CN102386232B - 耗尽型mos晶体管以及充电布置 - Google Patents

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Abstract

本发明涉及耗尽型MOS晶体管以及充电布置。一种耗尽型晶体管包括：第一导电类型的源极区和漏极区；第一导电类型的沟道区，被布置在源极区与漏极区之间；以及第一栅极电极，被布置成邻近沟道区并且通过栅极电介质与沟道区介电绝缘。所述耗尽型晶体管还包括第二导电类型的第一放电区，其被布置成邻近栅极电介质并且电耦合到参考电势的端子。所述耗尽型晶体管可以被包括在充电电路中。

Description

耗尽型MOS晶体管以及充电布置
技术领域
本发明涉及一种耗尽型晶体管以及一种具有耗尽型晶体管的充电布置。
背景技术
在一些电子电路应用中，需要为比如电容器的电荷存储元件充电，直到所述电荷存储元件两端的电压达到给定阈值电压为止。用于为电荷存储元件充电的充电电路可以包括耗尽型MOS晶体管，其漏极-源极路径与电荷存储元件串联连接并且其栅极端子连接到参考电势的端子，其中带有所述耗尽型MOS晶体管和所述电荷存储元件的串联电路被连接在供电电压端子之间。当处在这样的布置中时，电荷存储元件被放电，也就是说此时所述电荷存储元件两端的电压为零，并且当在所述供电端子之间施加供电电压时，充电过程开始，其导致电荷存储元件两端的电压增大。当电荷存储元件两端的电压增大时，耗尽型MOS晶体管的栅极－源极电压改变，其中当所述栅极－源极电压达到其夹断电压时，所述耗尽型MOS晶体管关断（夹断）。在这样的应用中，栅极电极的参考电势和晶体管的夹断电压被选择或调节成使得当达到电荷存储元件两端的所期望的电压时所述晶体管夹断。
耗尽型MOS晶体管包括通过栅极电介质彼此介电绝缘的沟道区和栅极电极。所述沟道区是在n型晶体管中是n掺杂的而在p型晶体管中是p掺杂的。在n型晶体管中，多数电荷载流子是电子而少数电荷载流子是空穴，而在p型晶体管中，多数电荷载流子是空穴而少数电荷载流子是电子。在这两种类型的耗尽型晶体管中，少数电荷载流子可以在所述沟道区中积聚。这些少数电荷载流子例如是通过热电荷载流子生成而生成的。在沟道区中积聚的少数电荷载流子可能影响耗尽型晶体管的夹断电压。在最坏情况下，少数电荷载流子可能竟会防止耗尽型晶体管关断。
因此，需要一种根据其设定的夹断电压可靠地接通及关断的耗尽型晶体管。
发明内容
第一方面涉及一种耗尽型晶体管，其包括：第一导电类型的源极区和漏极区；布置在源极区与漏极区之间的第一导电类型的沟道区；以及被布置成邻近沟道区并且通过栅极电介质与沟道区介电绝缘的第一栅极电极。所述耗尽型晶体管还包括第二导电类型的第一放电区，其被布置成远离源极区并邻近栅极电极并且电耦合到参考电势的端子。
第二方面涉及一种包括增强型晶体管的集成电路，所述增强型晶体管具有漂移区和漂移控制区，所述漂移控制区被布置成邻近漂移区并且通过漂移控制区电介质与漂移区电绝缘。所述集成电路还包括耦合到漂移控制区的电容性电荷存储元件以及耦合到所述电荷存储元件的充电电路。所述充电电路包括耗尽型晶体管，所述耗尽型晶体管具有：第一导电类型的源极区和漏极区；布置在源极区与漏极区之间的第一导电类型的沟道区；被布置成邻近沟道区并且通过栅极电介质与沟道区介电绝缘的第一栅极电极；以及第二导电类型的第一放电区，被布置成远离源极区并邻近栅极电极并且电耦合到参考电势的端子。
通过阅读下面的详细描述并且查看附图，本领域技术人员将认识到附加特征和优点。
附图说明
现在将参照附图来解释实例。附图用来图示基本原理，使得仅仅图示了对于理解基本原理所必要的方面。附图不是按比例绘制的。在附图中，相同的参考字符表示相似的特征。
图1示意性地图示了穿过根据第一实施例的耗尽型晶体管的垂直截面。
图2示意性地图示了穿过根据第二实施例的耗尽型晶体管的垂直截面。
图3图示了具有耗尽型晶体管和电容性电荷存储元件的充电电路的电路图。
图4示出了图示图3的充电电路的操作原理的时序图。
图5示意性地图示了穿过根据第三实施例的耗尽型晶体管的垂直截面。
图6示意性地图示了穿过根据第一实施例的具有条状栅极电极的耗尽型晶体管的水平截面。
图7示意性地图示了穿过根据第二实施例的具有条状栅极电极的耗尽型晶体管的水平截面。
图8示意性地图示了穿过根据第三实施例的具有条状栅极电极的耗尽型晶体管的水平截面。
图9图示了穿过具有环状栅极电极的耗尽型晶体管的水平截面。
图10图示了穿过根据另一个实施例的具有环状栅极电极的耗尽型晶体管的水平截面。
图11图示了穿过具有螺旋状栅极电极的耗尽型晶体管的水平截面。
图12图示了穿过具有两个栅极电极的耗尽型晶体管的垂直截面。
图13图示了根据另一个实施例的具有耗尽型晶体管和电容性电荷存储元件的充电电路的电路图。
图14图示了穿过根据第一实施例的具有两个栅极电极的耗尽型晶体管的水平截面。
图15图示了穿过根据第二实施例的具有两个栅极电极的耗尽型晶体管的水平截面。
图16图示了穿过根据第一实施例的具有三个栅极电极的耗尽型晶体管的水平截面。
图17示意性地图示了穿过根据第一实施例的集成电路的垂直截面，其具有增强型晶体管以及带有耗尽型晶体管的充电电路。
图18示意性地图示了穿过根据第二实施例的集成电路的垂直截面，其具有增强型晶体管以及带有耗尽型晶体管的充电电路。
图19示意性地图示了穿过根据另一个实施例的耗尽型晶体管的垂直截面。
具体实施方式
图1和2示意性地图示了穿过根据第一实施例和第二实施例的耗尽型晶体管的垂直截面。所述晶体管包括半导体主体100，其具有第一表面101和第二表面102。图1和2图示了垂直于第一和第二表面101、102延伸的垂直剖面内的截面。
所述耗尽型晶体管包括第一导电类型的漂移区11，其被布置在第一导电类型的源极区12和漏极区13之间。源极区12连接到源极端子S（图1、2中示意性地图示），漏极区13连接到漏极端子D（图1、2中示意性地图示）。栅极电极21被布置成邻近漂移区11的部分14并且至少部分地与源极区12重叠。漂移区11的被布置成邻近栅极电极21的部分14在下面中将被称作沟道区。栅极电极21通过栅极电介质22与半导体主体100介电绝缘，并且电连接到栅极端子G（图1中示意性地图示）。
图1和2中所图示的耗尽型晶体管是沟槽晶体管。在这些组件中，栅极电极21被布置在从第一表面101延伸到半导体主体100中的沟槽中。然而这仅仅是实例。将在下面中解释的基本原理同样也可以被应用于其他类型的晶体管，比如具有平面栅极电极的晶体管。
在图1的实施例中，沟道区14被布置在栅极电极21的两个部分之间，所述两个部分被布置成在半导体主体100的水平方向上彼此远离；所述水平方向与第一和第二表面101、102平行延伸。源极区12在半导体主体100的垂直方向上邻接沟道区14，并且也被布置在其间布置了沟道区14的两个栅极电极21部分之间。
把沟道区14和源极区12实现成使得其布置在两个栅极电极21部分之间（其中所述两个栅极电极21部分被布置成在水平方向上彼此远离）仅仅是实例。参照图2，沟道区14和源极区12也可以被布置在栅极电极21与介电层或绝缘层23之间，其中所述栅极电极和介电层23被布置成在水平方向上彼此远离，并且其中介电层23（与栅极电极21和栅极电介质22一样）在垂直方向上从第一表面101延伸到半导体主体100中。
参照图1和2，所述耗尽型晶体管还包括与第一导电类型互补的第二导电类型的放电区31。第一放电区31电耦合到参考电势的端子REF1。在图1和2中所图示的实施例中，第一放电区31被布置成远离源极区12，并且被布置成邻近栅极电极21或者更精确地说邻近栅极电介质22。在图1和2中所图示的实施例中，放电区31被布置成处在第一表面101正下方，并且分别通过栅极电极21和栅极电介质22或介电层23与源极区12和沟道区14分开。
现在将解释图1和2中所图示的耗尽型晶体管的操作原理。出于解释的目的，假设所述晶体管是n型晶体管，其中漂移区11、源极区12和漏极区13是n掺杂的半导体区，而放电区31是p掺杂区。然而这里所解释的原理同样适用于p型晶体管，其中所述漂移区、源极区和漏极区是p掺杂区，而放电区31是n掺杂区。
当在漏极端子D与源极端子S之间施加正电压并且当在源极区12与漂移区11之间的沟道区14中存在导电沟道时，所述组件处于其接通状态。沟道区14中的导电沟道受到栅极电极21控制，或者更精确地说受到栅极电极21的电势控制。当在n型晶体管中栅极电极21的电势相对于源极区和沟道区14的电势为负时，在沟道区14中沿着栅极电介质22耗尽沟道区的电荷载流子。随着栅极电极21与沟道区14的电势之间的差增大，该耗尽区扩大，其中当所述耗尽区在图1的组件中从一个栅极电极部分到达另一个栅极电极部分时，或者在图2的组件中从栅极电极到达绝缘层23时，沟道区14中的导电沟道被夹断。
在图2中所图示的实施例中，绝缘层23在半导体主体100的垂直方向上与带有栅极电极21和栅极电介质的栅极电极结构具有相同的尺寸。然而这仅仅是实例。所述栅极电极结构也可以比绝缘层23更深地延伸到半导体主体100中，或者绝缘层23可以比所述栅极电极结构更深地延伸到半导体主体100中，并且甚至可以延伸下至第二表面102。
当沟道区14中的导电沟道被夹断时，所述组件处于其关断状态。作为栅极端子G与源极端子S之间的电压的、所述沟道被夹断所处的栅极－源极电压VGS的数值被称作晶体管的夹断电压。在n型晶体管中，该电压是负电压。该电压的绝对值例如取决于沟道区14的掺杂浓度以及所述两个相邻栅极电极部分之间的距离或者栅极电极与绝缘层23之间的距离。
所述沟道区的掺杂浓度例如处在8∙1013cm-3与1017cm-3或者甚至1018cm-3之间的范围内。漏极区13的掺杂浓度例如处在1019cm-3与1020cm-3之间的范围内，所述放电区的掺杂浓度例如处在1016cm-3与1020cm-3之间的范围内。
沟道区14可以是漂移区11的一部分，并且在这种情况下与漂移区具有相同的掺杂浓度。然而沟道区14的掺杂浓度也可以不同于漂移区11的掺杂浓度。沟道区14的掺杂浓度是用于调节夹断电压的一个参数，并且可以高于或低于漂移区11的掺杂浓度。
可以按照不同方式来调节沟道区14的掺杂浓度。根据一个实施例，在外延过程中调节沟道区14的掺杂浓度。在该过程中，首先在半导体基板上形成至少一个外延层，其中所述基板形成漏极区13，并且所述至少一个第一外延层形成漂移区。可以在外延沉积过程期间调节所述至少一个第一外延层的掺杂浓度。此外，在所述至少一个第一层上形成至少一个第二外延层，其中所述至少一个第一层14的各部分形成沟道区14。可以在外延沉积过程期间调节所述至少一个第二外延层的掺杂浓度。随后在所述至少一个第二外延层中形成源极区12和放电区31，并且在所述至少一个第二外延层中形成栅极电极21和可选的绝缘层23。栅极电极21可以被形成为延伸下至漂移区11，或者可以被形成为完全布置在沟道区14中，该沟道区14与漂移区11具有不同的掺杂。
根据另一个实施例，可以通过以下步骤来形成其掺杂浓度与漂移区11的掺杂浓度不同的沟道区14：提供其掺杂浓度对应于漂移区11的掺杂浓度的均匀掺杂的外延层；以及将掺杂剂原子注入和/或扩散到将在其中形成沟道区的那些区域中。
用于调节晶体管夹断电压的另一个参数是栅极电极21材料的材料类型。所述栅极电极例如可以包括p掺杂或n掺杂的多晶半导体材料，比如多晶硅。
沟道区14的宽度，即两个相邻栅极电极部分21之间（参见图1）或者栅极电极21与绝缘层23之间（参见图2）的横向距离例如取决于沟道区14和/或漂移区11的掺杂浓度。一般来说，沟道区14的宽度越小，掺杂浓度越高。沟道区14的宽度例如处在5˜m到10˜m之间的范围内，但是在高掺杂浓度（例如大约1016cm-3）下也可以低于1˜m，或者在更高掺杂浓度（例如处于大约1017cm-3与1018cm-3之间）下甚至低于0.1˜m。
通常知道耗尽型晶体管是单极型晶体管，其中n型晶体管中的多数电荷载流子是电子，而p型晶体管中的多数电荷载流子是空穴。当所述组件处于操作中时，并且特别当所述组件处于其关断状态时，例如可以通过热电荷载流子生成而产生少数电荷载流子。在n型晶体管中，这些少数电荷载流子是空穴。这些少数电荷载流子可以沿着栅极电介质22在沟道区14中积聚，并且可能显著影响晶体管的夹断电压。在最坏情形下，在传统的耗尽型晶体管中沿着栅极电介质积聚的少数电荷载流子可能防止晶体管关断。
在根据图1和2的耗尽型晶体管中，放电区31有助于避免或者至少减少少数电荷载流子沿着栅极电介质22的积聚。当晶体管处于操作中时，参考电势VREF1被施加到参考端子REF1，其中该参考电势VREF1等于栅极电势，或者在n型晶体管中可以比栅极电势更负（或者在p型晶体管中可以比栅极电势更正）。
放电区31允许p型电荷载流子（即空穴）流到参考端子REF1，使得防止在沟道区14中沿着栅极电介质22积聚p型电荷载流子。然而放电区31没有直接连接到沟道区14，而是通过漂移区11的各部分连接到沟道区14。鉴于此，在放电区31与沟道区14之间存在电阻，使得在所述组件的操作中，沟道区14可以取得（assume）高于参考电势VREF1的电势。
图3示意性地图示了在被配置成为比如例如电容器的电容性电荷存储元件C充电的充电电路中使用根据图1和2的耗尽型晶体管。在图3的电路图中，参考符号T表示耗尽型晶体管，其在图3中由其电路符号表示。出于解释的目的，假设参考端子RFE1与栅极端子G连接。
在图3的充电电路中，晶体管T的漏极－源极路径与电荷存储元件C串联连接，其中所述串联电路被连接在正供电电势V+和负供电电势GND（比如例如接地）的端子之间。出于解释的目的，假设晶体管T是n型晶体管。该晶体管被连接在正供电电势V+与电荷存储元件C的端子之间。
在图4中示意性地图示了图3中所图示的充电电路的操作原理。图4示出了所述电容性电荷存储元件两端的电压VC和正供电电压V+的时序图。图4中的t0是供电电压V+接通时的时间。出于解释的目的，假设耗尽型晶体管D的栅极端子G与负供电电势GND连接。在时间t0处，电荷存储元件C被完全放电，使得晶体管T的栅极－源极电压VGS是零；因此，晶体管T被接通。从时间t0开始对电荷存储元件C充电，从而导致电荷存储元件C两端的电压VC增大。为了简化图示，在图4中示出了电压VC的线性增大。然而电压VC通常以指数曲线逼近其极限数值。
电荷存储元件C两端的电压VC的绝对值对应于栅极－源极电压VGS，其中随着电荷存储元件C两端的电压VC增大，所述栅极－源极电压变为更负。当晶体管T被关断时，也就是说当沟道区14中的导电沟道（参见图1和2）被夹断时，电荷存储元件C的充电过程停止。这在图4中的时间t1处图示，此时电荷存储元件C两端的电压VC的绝对值对应于晶体管T的夹断电压的绝对值。因此，晶体管T限制电荷存储元件C的充电过程，或者限制电荷存储元件C两端的电压。在图3和4中所图示的实施例中，电荷存储元件C被充电到的电压对应于所述晶体管的夹断电压。然而这仅仅是实例。通过适当地选择栅极端子G处的电势，也可以调节其他电压极限。根据另一个实施例（未图示），将分压器与电荷存储元件C并联连接，并且将栅极端子G与该分压器的抽头连接。在这种情况下，电荷存储元件C可以被充电到高于晶体管T的夹断电压的数值。
在图1和2的耗尽型晶体管中，放电区31通过漂移区11的被布置在栅极电极下方并且被布置在放电区31与栅极电极的下端之间的那些部分而连接到沟道区14，其中所述栅极电极的下端是远离半导体主体的第一表面101的末端。
图5图示了根据另一个实施例的耗尽型晶体管的垂直截面。在基于图1中所图示的实施例的该晶体管中，通过被布置在栅极电极21部分下方的第二导电类型的至少一个掺杂区32改进了少数电荷载流子从沟道区14到放电区31的流动。第二导电类型的该半导体区32改进了少数电荷载流子在栅极电极下方的区域中的流动，因此有助于增大放电区31的效率。
根据（用虚线图示的）一个实施例，第二导电类型的掺杂区32与放电区31邻接。为此，所述放电区可以延伸下至该区32，所述放电区下方的该区32可以延伸上至放电区31，或者可以在放电区31与该区32之间形成第二掺杂类型的连接区。第二掺杂区32也可以被实现在根据图2的耗尽型晶体管中。在这种情况下，第二掺杂区32可以被提供在栅极电极21下方和/或在绝缘层23下方。
栅极电极21可以被实现为具有多种不同几何结构之一。此外，被布置成彼此远离的源极区12和放电区31可以按照许多不同方式来布置，也就是说，这些区域相对于彼此的布置不限于图1和2中所图示的布置。将参照图定6到11解释一些实施例，所述实施例用来图示多个许多不同栅极电极几何结构以及源极区12和放电区31实现方式中的一些。这些图图示了在栅极电极21的区域、源极区12和放电区31中切穿所述晶体管的水平剖面A-A中的水平截面。在图1中图示了该剖面的位置。
图6示出了耗尽型晶体管的一个实施例，其中栅极电极21包括两个条状栅极电极部分，所述两个条状栅极电极部分被布置成彼此远离并且基本上彼此平行地延伸。源极区12和被布置在源极区12下方的沟道区14（图6中未示出）被布置在两个栅极电极部分之间。放电区31包括两个部分，其中这些部分中的每一个沿着栅极电极部分之一延伸。放电区31的各部分通过各栅极电极部分21和栅极电介质22而与源极区12分开。
图7图示了作为图6的实施例的修改的一个实施例。在图7的实施例中，放电区31的各部分比图6中的小并且不沿着栅极电极21部分的完全长度延伸。放电区的这些部分31可以被布置成在栅极电极21的纵向上彼此偏离（如图7中所图示），但是也可以被布置在各栅极电极部分21在纵向上的相同位置处（未示出）。
图8图示了图6的耗尽型晶体管的另一种修改。在图8的晶体管中，源极区12和放电区31两者都被布置在两个栅极电极21部分之间，其中源极区12和放电区31被布置成在所述条状栅极电极21部分的纵向上彼此远离，并且其中沟道区14的一个部分被布置在源极区12与放电区31之间。
图6到8示出了具有根据图1和5之一的垂直结构（即带有与沟道区14邻近的两个相邻栅极电极21部分的结构）的耗尽型晶体的实施例的水平截面。然而在图6到8中所图示的实现方式也可以被应用于根据图2的耗尽型晶体管，其包括栅极电极部分21和邻近沟道区23的绝缘层23。在这种情况下，栅极电极部分21之一（和相应的栅极电介质22）将被绝缘层23替代。
图9图示了具有环状栅极电极21的耗尽型晶体管。在该实施例中，源极区12和放电区31两者都被布置在由环状栅极电极21限定的环内部，并且被布置成彼此远离。沟道区14的一部分被布置在源极区12与放电区31之间并且将这些半导体区12、31彼此分开。在图9的实施例中，栅极电极21具有矩形环的几何结构。然而也可以应用任何其他环形几何结构，比如圆环几何结构。
在图9中所图示的实施例中，源极区14和放电区31在水平平面中被布置在由环状栅极电极21及其栅极电介质完全围绕的半导体区中。因此，栅极电极内的半导体区在水平方向上通过介电层（栅极电介质22）与其他半导体区分开。在图8的实施例中，可以通过附加地提供两个介电层23（用虚线图示）来形成围绕具有源极区14和放电区31的所述半导体区的环状介电结构，其中所述两个介电层23在两个栅极电极结构21、22之间延伸。
图10示出了其中栅极电极为环状并且具有间隙24的耗尽型晶体管。源极区12被布置在由环状栅极电极21限定的环内，而放电区31被布置在所述环外但是沿着环状栅极电极21的、该栅极电极具有其间隙24的那侧。源极区12通过沟道区14的各部分与放电区31分开，其中在图10中所图示的实施例中，源极区12被布置在栅极电极内的所述半导体区的与间隙24相对的那端。
图11图示了另一个实施例，其与图10中的实施例的不同之处在于栅极电极21具有带有间隙24的螺旋状几何结构。源极区12被布置在由环状栅极电极21限定的环内，而放电区31被布置在所述环外但是沿着环状栅极电极21的、该栅极电极具有其间隙24的那侧。源极区12通过沟道区14的各部分与放电区31分开，其中在图11中所图示的实施例中，源极区12被布置在栅极电极内的所述半导体区的与间隙24相对的那端。
图12示出了穿过根据另一个实施例的耗尽型晶体管的垂直截面。该晶体管包括两个栅极电极211、212，所述两个栅极电极被布置成在半导体主体100的水平方向上彼此远离并且通过栅极电介质221、222与半导体主体100介电绝缘。源极区12和沟道区14被布置在所述两个栅极电极211、212之间，其中每一个这些栅极电极在半导体主体100的垂直方向上延伸。可选地，第二导电类型的半导体区32被布置在半导体主体100中的第一和第二栅极电极211、212下方。在该组件中，第一栅极电极211对应于参照图1到11所图示的组件的栅极电极并且连接到第一栅极端子G1（示意性地图示）。第二栅极电极212连接到第二栅极端子G2。所述晶体管还包括至少一个放电区31，其被布置成远离第一区12。在图12中所图示的实施例中，放电区31被布置成邻近第一表面101并且通过第一和第二栅极电极211、212之一与源极区12分开。可选地，放电区31包括两个部分311、312：第一部分311，被布置成邻近第一栅极电极211；以及第二部分312，被布置成邻近第二栅极电极212。放电区31连接到参考电势的端子REF1。
根据一个实施例，参考电势的端子REF1连接到第一和第二栅极端子G1、G2之一。在n型晶体管中，放电区31例如连接到第一和第二栅极端子G1、G2中的在晶体管处于操作中时具有较低电势的那个端子。当在其中存在低于栅极电势G1、G2的电势的电路中采用这样的耗尽型晶体管时，放电区31也可以连接到这样的较低电势的端子。与参照图1到11所图示的耗尽型晶体管一样，图12的耗尽型晶体管可以被采用在具有电容性存储元件的充电电路中。
图13图示了在参照图3图示的充电电路中使用图12的晶体管。在该充电电路中，第一栅极端子G1像图3中的晶体管的栅极端子G那样连接。在图13的实施例中，参考电势的端子REF1与第一栅极端子G1连接。然而这仅仅是实例，参考电势的该端子REF1也可以与第二栅极端子G2连接。在图12的晶体管中，第二栅极电极212用来调节所述耗尽型晶体管的夹断电压。被施加到第二栅极端子G2的电势相对于第一栅极端子G1处的电势可以是负的，或者相对于第一栅极端子G1处的电势可以是正的。
对于n型晶体管的实施例的仿真已示出，当相对于源电势在-10V与10V之间改变第二栅极端子G2处的电势时，所述耗尽型晶体管的夹断电压可以在相对于源电势的-6V与-16V之间改变。这些仿真结果是对于其沟道区14的掺杂浓度为1∙1014cm-3并且其沟道宽度为6˜m的耗尽型晶体管获得的。
现在将解释具有第一栅极电极211和第二栅极电极212（其中第二栅极电极212具有固定电势）的耗尽型晶体管的操作原理。被施加到第二栅极端子G2和第二栅极电极212的电势分别影响沟道区中的沿着第二栅极电极212的电场。在n型晶体管中，第二栅极电极212的负电势导致沟道区14中的沿着第二栅极电极21的耗尽区，其中随着第二栅极电极212的负电势增大，该耗尽区进一步向第一栅极电极211的方向延伸。当由施加到第二栅极电极212的电势导致的耗尽区与由施加到第一栅极电极211的电势导致的耗尽区彼此接触时，导电沟道被夹断。因此，当被施加到第二栅极电极212的负电势的绝对值增大时，将被施加到第一栅极电极211以便夹断沟道的电势的绝对值减小。
在n型耗尽型晶体管中，第二栅极电极212处的正电势导致沟道区中的沿着第二栅极电极212的积聚沟道。因此，在第一栅极电极211处需要更负的电势以便夹断沟道。因此，当被施加到第二栅极电极212的正电势的绝对值增大时，将被施加到第一栅极电极211以便夹断沟道的电势的绝对值增大。
取代向第二栅极电极212施加固定电势并且向第一栅极电极211施加可变电势，还有可能在第一和第二栅极电极211、212两者处都具有变化的电势。在这种情况下，可以通过在第一和第二栅极端子G1、G2之一处施加夹断电压来夹断晶体管，其中所述夹断电压取决于被施加到第一和第二栅极电极211、212中的另一个的电势。
与在具有一个栅极电极的耗尽型晶体管中一样，可以相对于第一和第二栅极电极按照多种不同方式来布置放电区31。将参照图14和15来解释不同的实施例。图14和15示出了在切穿第一和第二栅极电极211、212、源极区12和放电区31的水平剖面B-B中穿过耗尽型晶体管的实施例的水平截面。在图12中图示了该水平剖面B-B的一般位置。在图14和15中所图示的两个实施例中的每一个中，第一和第二栅极电极211、212具有条状几何结构。源极区12被布置在第一和第二栅极电极211、212之间并且邻接栅极电极211、212的栅极电介质221、222。在图14的实施例中，放电区31被布置成在第一和第二栅极电极211、212的纵向上远离源极区12。在该实施例中，放电区31被布置在第一和第二栅极电极211、212的纵向末端，并且从这些栅极电极211、212之一到达至这些栅极电极211、212中的另一个。
通过附加地提供在所述两个栅极电极结构21、22之间延伸的两个介电层23（用虚线图示），可以形成介电结构，其在水平平面中包围具有源极区14和放电区31的所述半导体区。
根据图15的晶体管包括第二导电类型的两个放电区。第一放电区311被布置成邻近第一栅极电介质221的第一栅极电极211，而第二放电区312被布置成邻近第二栅极电介质222的第二栅极电极212。这些放电区被布置成在第一和第二栅极电极211、212的纵向上远离源极区12，并且被布置成彼此远离。在图15中所图示的实施例中，所述两个放电区311、312被布置在第一和第二栅极电极211、212之间。然而这仅仅是实例。这些放电区之一或这些放电区二者也可以被布置在由两个第一和第二栅极电极211、212限定的半导体区外。针对这种情况在图15中用虚线图示了第一和第二放电区311、312的位置。在该情况中，第一和第二放电区311、312通过第一和第二栅极电极211、212以及第一和第二栅极电介质211、222而与源极区12分开。第一和第二放电区311、312具有用于连接这些端子到参考电势的端子（未示出）。根据第一实施例，第一放电区与第一栅极电极211电连接，而第二放电区与第二栅极电极212电连接。
图16图示了穿过根据另一个实施例的耗尽型晶体管的水平截面。除了第一栅极电极211之外，该晶体管具有两个附加的栅极电极212、213，其通过第二和第三栅极电介质222、223与半导体主体100介电绝缘。所述三个栅极电极211、212、213具有条状几何结构，其中第一栅极电极211被布置在第二和第三栅极电极212、213之间。源极区12包括两个源极区部分：被布置在第一和第二栅极电极211、212之间的第一部分，以及被布置在第一栅极电极211与第三栅极电极213之间的第二源极部分。
根据图16的组件包括每个被布置成远离源极区12的三个放电区：被布置成邻近第一栅极电介质221的第一栅极电极211的第一放电区311；被布置成邻近第二栅极电介质222的第二栅极电极212的第二放电区312；以及被布置成邻近第三栅极电介质223的第三栅极电极213的第三放电区313。在图16中所图示的实施例中，第一放电区311具有两个部分：被布置在第一和第二栅极电极211、212之间的第一部分，以及被布置在第一和第三栅极电极211、213之间的第二部分。第二放电区312在图16的实施例中被布置在第一和第二栅极电极211、212之间，并且第三放电区213在图16的实施例中被布置在第一栅极电极211与第三栅极电极213之间。
根据图16的耗尽型晶体管包括两个耗尽型子晶体管：第一子晶体管，其包括第一栅极电极211、第二栅极电极212以及这两个栅极电极211、212之间的第一沟道区；以及第二子晶体管，其包括第一栅极电极211、第三栅极电极213以及这两个栅极电极211、213之间的第二沟道区。第一和第二子晶体管由施加到第二和第三栅极电极212、213的电势控制。根据一个实施例，第一栅极电极211具有固定电势，其与根据图14和15的晶体管的第二栅极电极的电势类似地影响在第二和第三栅极电极212、213处为了夹断第一和第二沟道所需的电势。当第一和第二沟道中的每一个被夹断时，具有两个子晶体管的晶体管被夹断。为此，要向第二和第三栅极电极212、213中的每一个施加夹断电压。
图17图示了穿过其中采用了耗尽型晶体管的集成电路的垂直截面。图17中所图示的耗尽型晶体管对应于图2中所图示的耗尽型晶体管。然而这仅仅是实例。取代图2的耗尽型晶体管，也可以使用参照图1到16所图示的任何其他耗尽型晶体管、或者任何其他采用如前文所图示的基本原理的具有至少一个放电区的耗尽型晶体管。所述集成电路还包括增强型MOSFET，其具有漂移区41、源极区42、漏极区43和主体区44。主体区44被布置在源极区42与漂移区41之间，并且与漂移区41和源极区42互补地掺杂。源极区42和主体区44通过源极电极47相接触，所述源极电极形成所述增强型MOSFET的源极端子SE。漏极区43在与主体区44相对的一端邻接漂移区41并且通过漏极电极48相接触，所述漏极电极形成所述增强型MOSFET的漏极端子DE。
图17中所图示的增强型MOSFET是垂直MOSFET，即其中源极区和漏极区被布置成在半导体主体100的垂直方向上彼此远离的MOSFET、或者其中当晶体管处于其接通状态时电流在垂直方向上流动的MOSFET。然而也可以使用横向晶体管。
所述增强型MOSFET还包括栅极电极45，其被布置成邻近主体区44并且通过栅极电介质46与主体区44（以及漂移区41和源极区42）介电绝缘。在图17中所图示的实施例中，所述栅极电极是沟槽电极，其被布置于在其中集成了所述集成电路的半导体区的半导体主体100的垂直方向上延伸的沟槽中。然而，利用沟槽设计的栅极电极45仅仅是实例。也可以使用任何其他电极设计，比如平面电极。
在图17中所图示的实施例中，所述增强型MOSFET和耗尽型MOSFET被集成在相同的半导体主体100中。然而这两个晶体管也可以被集成在两个不同的半导体主体中。
在图17中仅仅图示了所述增强型MOSFET的一个晶体管单元。不言自明的是，增强型MOSFET可以包括多个晶体管单元（在图17中用虚线图示），所述多个晶体管单元通过将其源极电极彼此连接、将其漏极电极彼此连接并且将其栅极电极彼此连接而并联连接。
所述增强型MOSFET可以被实现为n型MOSFET。在这种情况下，漂移区41、源极区42和漏极区43是n掺杂的，而主体区44是p掺杂的。所述增强型MOSFET也可以被实现为p型MOSFET，其中在这种情况下，漂移区41、源极区42和漏极区43是p掺杂的，而主体区44是n掺杂的。
所述增强型MOSFET还包括漂移控制区51，其被布置成邻近漂移区41并且通过漂移控制区电介质61与漂移区41介电绝缘。漂移控制区51的掺杂类型例如对应于漂移区41的掺杂类型。然而这些区也可以互补掺杂。漂移控制区51包括两个端子带：与漂移区51互补掺杂的第一端子带52，以及与漂移区51具有相同掺杂类型并且被更高掺杂的第二端子带53。漂移区51通过第二端子带53和整流器元件73（比如二极管）连接到漏极端子DE。整流器元件73被偏置成使得在n型增强型MOSFET中，漂移控制区51可以取得比漏极端子DE处的电势高的电势，也就是说使得所述漂移控制区无法被放电到漏极区43的电势。漂移控制区51通过第一端子带52连接到所述耗尽型晶体管的源极端子S。电容性电荷存储元件71（比如电容器）分别被连接在增强型MOSFET的源极端子SE与漂移控制区51的第一端子带52或者耗尽型晶体管的源极端子S之间。可选地，电压限制电路72与电容性电荷存储元件71并联连接。电压限制电路72充当保护元件，其把电荷存储元件71两端的电压限制到给定的击穿电压，在该击穿电压下电压限制电路72允许电流旁路所述电荷存储元件。电压限制电路72可以被实现为齐纳（Zener）二极管，或者在期望更高的击穿电压时可以被实现为具有两个或更多Zener二极管的串联电路。
根据图17的集成电路具有三个外部端子：增强型MOSFET的栅极端子GE，增强型MOSFET的源极端子SE，以及增强型MOSFET的漏极端子DE。从外部看来，所述集成电路像传统的增强型MOSFET那样工作，可以通过在栅极端子GE与源极端子SE之间施加适当的驱动电压来将其接通及关断。当所述MOSFET是n型MOSFET时，在漏极端子DE与源极端子SE之间存在正电压时并且在栅极端子GE与源极端子SE之间存在正驱动电压时，该MOSFET被接通。当所述驱动电压低于阈值电压时，n型MOSFET被关断。在根据图17的集成电路中，漂移控制区51被适配成当所述MOSFET处于其接通状态时在漂移区41中沿着漂移控制区电介质61生成导电沟道。所述导电沟道例如是积聚沟道。在下面中将解释所述集成电路的操作原理。出于解释的目的，假设增强型MOSFET和耗尽型MOSFET两者都是n型MOSFET。然而在下面中所图示的操作原理对于p型MOSFET也有效。
当图17中所图示的集成电路处于操作中时，在漏极端子DE与源极端子SE之间施加正电压。能够在不破坏增强型MOSFET的情况下所施加的电压取决于所述MOSFET的电压阻断能力，其中取决于MOSFET的具体设计的电压阻断能力可以高达几百伏特且更高。当在漏极端子DE与源极端子SE之间施加正电压时，所述电压也被施加在具有耗尽型晶体管和电荷存储元件71的串联电路之间，其中该串联电路被连接在漏极端子DE与源极端子SE之间。在图17中所图示的实施例中，耗尽型晶体管的漏极端子D通过整流器元件73与增强型晶体管的漏极端子DE连接。
备选地，耗尽型晶体管的漏极端子D不是通过整流器元件73而是通过可以被实现为二极管的另一个整流器元件76（用虚线图示）连接到增强型晶体管的漏极端子DE。
根据另一种备选方案，耗尽型晶体管的漏极端子D直接连接到增强型晶体管的漏极端子DE，并且另一个整流器元件76（用点线图示）被连接在耗尽型晶体管的源极端子与电容性电荷存储元件71之间。
参照关于图3和13提供的解释，当耗尽型晶体管夹断时，对电容性电荷存储元件71的充电停止，其中在图17中所图示的实施例中（其中耗尽型晶体管的栅极端子与增强型MOSFET的源极端子SE连接），电容性电荷存储元件71被加载到的电压对应于耗尽型晶体管的夹断电压。当取代根据图17的耗尽型晶体管，使用具有两个栅极电极的耗尽型晶体管（比如在图12、14或15中所图示的晶体管之一）时，可以通过单独的端子（即第二栅极端子）来调节该夹断电压。
当通过在栅极端子GE与源极端子SE之间施加适当的驱动电压而接通增强型MOSFET时，漏极端子DE与源极端子SE之间的电压降减小。这导致漂移控制区51相对于漂移区41被充电到更高的电势，其中对漂移控制区51进行充电所必要的电荷载流子是从电荷存储元件71提供的。漂移控制区51相对于漂移区41的更高电势导致漂移区41中的沿着漂移控制区电介质61的积聚沟道，其中与传统的增强型MOSFET相比，该积聚沟道显著减小所述增强型MOSFET的接通电阻。在该操作状态下，二极管73防止漂移控制区51被放电到漏极端子DE。
漂移区41与漂移控制区51之间的电势差主要由电荷存储元件71两端的电压确定，其中该电压主要由耗尽型晶体管的夹断电压确定。当增强型MOSFET被关断并且漏极端子DE与源极端子SE之间的电压降增大时，来自漂移控制区51的电荷载流子流回到电容性电荷存储元件71中，其中通过耗尽型晶体管来替代在所述开关过程期间“丢失”的那些电荷载流子。
在图17的集成电路中，一旦在源极端子SE与漏极端子DE之间施加供电电压，就对所述电荷存储元件进行充电，使得在第一次接通增强型MOSFET时，为了在所述漂移区中生成导电沟道而在漂移控制区51中所需要的电荷已经可获得，即在电荷存储元件71中。
可以按照许多不同方式来实现电荷存储元件71。电荷存储元件71可以是外部组件，或者可以被集成在半导体主体中。图18图示了集成电路的实施例，其中所述电容性电荷存储元件被集成在漂移控制区及其第一端子带中。电荷存储元件71包括第一电极74，其通过电容器电介质75与漂移控制区51和第一端子带分开。第一电极74被布置在沟槽中，并且包括导电材料，比如例如金属或者高掺杂的多晶半导体材料。第一电极74连接到增强型MOSFET的源极端子SE。所述电荷存储元件的第二电极由漂移控制区的第一端子带52形成，并且连接到耗尽型晶体管的源极端子S。
图18的电路中的耗尽型晶体管像图1中的包括两个栅极电极部分的耗尽型晶体管那样实现。
在图17和18所图示的集成电路中，具有背朝耗尽型晶体管的端子的电荷存储元件连接到增强型晶体管的源极端子。然而这仅仅是实例。所述电荷存储元件也可以连接到与源极电势不同的参考电势的端子而不是源极端子。
在图17和18中所图示的集成电路中，示出了根据图1或图5的耗尽型晶体管。然而这仅仅是实例。所述耗尽型晶体管也可以利用如图2、6到12、14到16中所示的结构或者那些的组合来实现。
在前面解释过的实施例中，耗尽型晶体管的源极区12和漏极区13被布置在相对的表面，即半导体主体的第一表面101和第二表面102。然而前面所解释的基本原理不限于与这种具体类型的晶体管相结合地使用。根据图19中所图示的另一个实施例，源极区12和漏极区13也可以被布置在相同的表面，比如半导体主体的第一表面101。在该实施例中，漏极区13包括第一表面101处的接触区131，源极区12和栅极电极21下方的隐埋区132，以及被布置在接触区131和隐埋区132之间的连接区133。形成漏极区的这三个区131、132、133中的每一个都是第一导电类型。这三个区的掺杂浓度可以完全相同或者可以彼此不同。
接触区131被布置成在水平方向上远离源极区12、栅极电极21和放电区31，其中所述接触区和这些区之间的半导体区可以具有与漂移区11相同的掺杂类型和相同的掺杂浓度。隐埋区132被布置成在垂直方向上远离源极区12、栅极电极21和放电区31，其中漂移区11被布置在这些区与隐埋区132之间。
隐埋区132被布置成半导体层110上，所述半导体层可以被实现为基板并且可以具有与隐埋层132的掺杂类型互补的掺杂类型。
在图19中所图示的实施例中，具有栅极电极21、栅极电介质、沟道区14和放电区31的结构对应于图1的结构。然而也可以使用前面所解释的任何其他实施例的具有源极区、栅极电极和放电区的结构。
为了方便描述起见，使用比如“之下”、“下方”、“下”、“之上”、“上”的空间相对术语以解释一个元件相对于另一个元件的定位。除了与在图中所描绘的那些不同的指向之外，这些术语还意图包含装置的不同指向。此外，比如“第一”、“第二”等等的术语也被用来描述各种元件、区域、部分等等，并且也不意图进行限制。相同的术语在整个说明书中指代相同的元件。
如这里所使用的术语“具有”、“含有”、“包含”、“包括”等等是开放型术语，其表明所声明的元件或特征的存在，而不排出附加的元件或特征。除非上下文另有清楚所指，否则冠词“一”、“一个”和“所述”等意图包括复数以及单数。
虽然在这里图示并描述了具体的实施例，但是本领域普通技术人员将会认识到，在不背离本发明的范围的情况下，各种备选的和/或等效的实现方式可以代替所示出并描述的具体实施例。本申请意图覆盖这里所讨论的具体实施例的任何适配或变型。因此，意图本发明只受到权利要求书及其等效物的限制。此外应当提到的是，结合一个实施例解释的特征可以与其他实施例的特征相组合，即使在前面没有明确提到这一点时也是如此。

Claims (23)

1.一种耗尽型晶体管，包括：
第一导电类型的源极区和漏极区；
布置在源极区与漏极区之间的第一导电类型的沟道区；
第一栅极电极，被布置成邻近沟道区并且通过栅极电介质与沟道区介电绝缘；以及
第二导电类型的第一放电区，被布置成邻近栅极电介质并且电耦合到参考电势的端子，
其中放电区被布置成远离源极区。
2.权利要求1的耗尽型晶体管，其中参考电势的所述端子是栅极电极。
3.权利要求1的耗尽型晶体管，还包括：
具有第一和第二表面的半导体主体，在其中布置所述源极区、漏极区、沟道区以及放电区，
其中第一栅极电极被布置在至少一个沟槽中，所述至少一个沟槽在所述半导体主体的垂直方向上从第一表面延伸。
4.权利要求3的耗尽型晶体管，其中第一栅极电极被布置在源极区与放电区之间。
5.权利要求3的耗尽型晶体管，其中第一栅极电极具有环状的几何结构。
6.权利要求5的耗尽型晶体管，其中第一栅极电极被布置在源极区与放电区之间。
7.权利要求5的耗尽型晶体管，其中第一栅极电极和放电区被布置在由所述环状的几何结构限定的开口内。
8.权利要求5的耗尽型晶体管，其中由所述环状的几何结构限定的环具有开口。
9.权利要求3的耗尽型晶体管，其中第一栅极电极具有螺旋状的几何结构。
10.权利要求9的耗尽型晶体管，其中第一栅极电极被布置在源极区与放电区之间。
11.权利要求3的耗尽型晶体管，其中第一栅极电极包括被布置在第一沟槽中的第一栅极电极部分和被布置在远离第一沟槽的第二沟槽中的第二栅极电极部分，并且其中源极区被布置在第一和第二沟槽之间。
12.权利要求11的耗尽型晶体管，其中第一放电区被布置在第一和第二沟槽之间。
13.权利要求4的耗尽型晶体管，还包括：
第二导电类型的半导体区，被布置在所述至少一个沟槽下方并且远离源极区。
14.权利要求13的耗尽型晶体管，其中第二导电类型的半导体区邻接放电区。
15.权利要求1的耗尽型晶体管，还包括：
第二栅极电极，被布置成邻近沟道区并且通过第二栅极电介质与沟道区介电绝缘。
16.权利要求15的耗尽型晶体管，其中源极区被布置在第一和第二栅极电极之间。
17.权利要求15的耗尽型晶体管，还包括：
被布置成邻近第二栅极电极的第二放电区。
18.权利要求17的耗尽型晶体管，其中第一放电区与第一栅极电极电连接，并且其中第二放电区与第二栅极电极电连接。
19.权利要求18的耗尽型晶体管，还包括：
被布置在第一和第二栅极电极之间的第三栅极电极，以及与该第三栅极电极电连接的第三放电区。
20.一种集成电路，包括：
具有漂移区和漂移控制区的增强型晶体管，所述漂移控制区被布置成邻近漂移区并且通过漂移控制带电介质与漂移区电绝缘；
耦合到漂移控制区的电容性电荷存储元件；以及
耦合到电荷存储元件的充电电路，所述充电电路包括耗尽型晶体管，所述耗尽型晶体管包括：
第一导电类型的源极区和漏极区；
布置在源极区与漏极区之间的第一导电类型的沟道区；
第一栅极电极，被布置成邻近沟道区并且通过栅极电介质与沟道区介电绝缘；以及
第二导电类型的第一放电区，被布置成邻近栅极电介质并且电耦合到参考电势的端子，
其中放电区被布置成远离源极区。
21.权利要求20的集成电路，其中所述充电电路和漂移控制区连接到电荷存储元件的一个公共端子。
22.权利要求20的集成电路，其中所述增强型晶体管还包括源极端子，并且其中电荷存储元件被连接在增强型晶体管的源极端子与漂移控制区之间。
23.权利要求20的集成电路，其中所述增强型晶体管和耗尽型晶体管被集成在公共半导体主体中。
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