CN1825476A - 半导体存储器装置 - Google Patents

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Abstract

存储器单元(MC)包括配置为相互成对的用于转移栅极的nMOS晶体管(11a、11b)，以及连接到所述nMOS晶体管(11a)的用于数据存储的一个电容器(12)。所述nMOS晶体管(11a)的栅极电极连接到字线WL，并且漏极连接到位线BL。所述nMOS晶体管(11b)的栅极电极连接到字线/WL，并且漏极和源极连接到地。所述电容器(12)连接在所述nMOS晶体管(11a)的源极和地之间。Y选择电路(13)连接在差分位线BL、/BL和差分数据线DL、/DL之间。所述Y选择电路(13)具有分别构成晶体管对的两对nMOS晶体管(14a、14b和15a、15b)。

Description

半导体存储器装置
技术领域
本发明涉及半导体存储器装置，例如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)，具体涉及能够实现高速工作的半导体存储器装置。
背景技术
在半导体存储器装置例如DRAM或SRAM中，信号在存储器垫(mat)中在字线和位线的较长距离上传输。因此，必须使与字线和位线中的RC延迟相关的定时余量取较大值。当线例如字线或位线作为传输线时，该线不受RC延迟的影响，并且获得的信号延迟仅仅是由电磁波速引起的延迟。通常，可以确保与常规余量相等或比常规余量大10倍的定时余量。
多个晶体管的栅极电极连接到字线，并且多个晶体管的源极连接到位线。每次反转字线和位线的信号状态时，电荷通过晶体管的栅极电容或源极扩散电容抽出。流过字线和位线损失的信号能量(总电荷量)导致RC延迟，并抑制了高速工作。日本专利申请公开No.2002-124635公开了通过提供一种电路用于强制抽送和抽走晶体管的状态转换所需的电荷，实现晶体管的高速切换。
发明内容
根据本发明的一个方面，提供了一种半导体存储器装置，包括：存储器单元，具有连接到字线和位线的至少一对晶体管对，所述晶体管对在相同阱区域中形成以相互邻近，并以差分方式工作；以及读出放大器电路，具有连接到所述位线的至少一对晶体管对，所述晶体管对在相同阱区域中形成以相互邻近，并以差分方式工作。
附图说明
图1是示出根据第一实施例的DRAM的电路图；
图2是示出利用晶体管对的反相电路的图形的平面图；
图3是示出图1中的差分信号线对的一个实例的透视截面；
图4是示出图1中的差分信号线对的另一个实例的透视截面；
图5A是示出nMOS晶体管的元件结构的截面图；
图5B是示出nMOS晶体管的符号的图；
图6是示出有效电容相对于MOS晶体管的栅极电压的改变的特性图；
图7是示出在MOS晶体管中在各种栅极电压范围内的有效电容的特性图；
图8A至8C是各示出用于说明晶体管对的工作的电路模型的图；
图9是示出读出放大器电路的元件结构的截面图，该读出放大器电路是使用晶体管对的电路的实例；
图10是示出根据第一实施例的DRAM的存储器单元的结构的另一个实例的电路图；
图11是示出图1所示的电容器以及用于转移(transfer)栅极的nMOS晶体管的平面图；
图12是图11所示的电容器的截面图；
图13示出根据第二实施例的SRAM的电路图；以及
图14是示出图13所示的存储器单元的图形的平面图。
具体实施方式
(第一实施例)
图1是示出根据第一实施例的DRAM的电路图。在该图中，WL和/WL表示差分字线，以及BL和/BL表示差分位线。存储器单元MC分别配置到差分字线WL和/WL与差分位线BL和/BL的交叉点。存储器单元MC分别连接到对应的字线WL和/WL与差分位线BL和/BL。
在该实施例中，每个存储器单元MC包括构成晶体管对的nMOS晶体管11a和11b，用于转移栅极，以及连接到nMOS晶体管11a和11b中的一个nMOS晶体管11a的一个晶体管12，用于数据存储。
存储器单元MC中的nMOS晶体管11a的栅极电极连接到差分字线的一个字线WL，并且nMOS晶体管11a的漏极连接到差分位线的一个位线BL。晶体管12连接在nMOS晶体管11a的源极和地之间。另一个nMOS晶体管11b的栅极电极连接到差分字线的另一个字线/WL，并且nMOS晶体管11b的漏极和源极都连接到地。
Y选择电路(列选择电路)13连接在差分位线BL、/BL和差分数据线DL、/DL之间。Y选择电路13具有分别构成晶体管对的两对nMOS晶体管14a、14b和15a、15b。
在Y选择电路13中用于Y选择的nMOS晶体管14a的源极至漏极连接在一个位线BL和一个数据线DL之间，并将差分Y地址信号的一个Y地址信号供给到nMOS晶体管14a的栅极电极。配置为与nMOS晶体管14a成对的虚nMOS晶体管14b的源极和漏极连接到地，并将差分Y地址信号的另一个Y地址信号供给到nMOS晶体管14b的栅极电极。
在Y选择电路13中用于Y选择的nMOS晶体管15a的源极至漏极连接在另一个位线/BL和另一个数据线/DL之间，并将差分Y地址信号的一个Y地址信号供给到nMOS晶体管15a的栅极电极。配置为与nMOS晶体管15a成对的虚nMOS晶体管15b的源极和漏极连接到地，并将差分Y地址信号的另一个Y地址信号供给到nMOS晶体管15b的栅极电极。
读出放大器电路16连接到差分位线BL和/BL。读出放大器电路16包括这样的两个CMOS反相电路17a和17b，其分别由nMOS晶体管和pMOS晶体管构成，并且其输入和输出节点相互交叉连接以构成触发(flipflop)电路。
一个CMOS反相电路17a由pMOS晶体管18a和nMOS晶体管19a构成，其中pMOS晶体管18a的源极连接到电源线SNL，在高电势侧的电源电压将被传输到电源线SNL；其中nMOS晶体管19a的漏极连接到pMOS晶体管18a的漏极，并且nMOS晶体管19a的源极连接到电源线SPL，在低电势侧的电压将被传输到电源线SPL。晶体管18a和19a的栅极电极共用连接，并且其栅极共用连接节点连接到位线/BL。
另一个CMOS反相电路17b具有配置为分别与一个CMOS反相电路17a中的pMOS晶体管18a和nMOS晶体管19a成对的pMOS晶体管18b和nMOS晶体管19b。pMOS晶体管18b的源极连接到电源线SNL。nMOS晶体管19b的漏极连接到pMOS晶体管18b的漏极，并且nMOS晶体管19b的源极连接到电源线SPL。晶体管18b和19b的栅极电极共用连接，并且其栅极共用连接节点连接到位线BL。
在图1中，形成在虚线中包围的相互成对的两对晶体管对，以在相同的阱区域中相互邻近。也就是说，形成在每个存储器单元MC中的nMOS晶体管11a和11b，以在p阱区域中相互邻近。形成在Y选择电路13中的nMOS晶体管14a和14b，以在相同p阱区域中相互邻近。形成在Y选择电路13中的nMOS晶体管15a和15b，以在相同p阱区域中相互邻近。形成在读出放大器电路16中的pMOS晶体管18a和18b，以在相同n阱区域中相互邻近。类似地，形成在读出放大器电路16中的nMOS晶体管19a和19b，以在相同p阱区域中相互邻近。将地电压供给到每个上述p阱区域，并将正极性的电源电压供给到n阱区域。
上述差分字线WL和/WL、差分位线BL和/BL以及差分数据线DL和/DL分别构成差分信号线对，以及上述电源线SNL和电源线SPL构成电源/地线对。在低电势侧将被传输到电源线SPL的电压可以是等于地电压的电压。
图1仅示出了DRAM的部分结构。该结构仅仅提供作为实例。对于DRAM中的所有电路，例如包括图1中用于控制存储器单元MC和读出放大器16的工作的控制电路20的电路，共同的是，以差分方式工作的晶体管对在相同阱区域中形成；所有信号线是差分信号线对；以及电源线由电源/地线对构成。上述控制电路20包括例如行译码器、列译码器等。
如上所述，流过字线和位线的信号能量(总电荷量)在存储器单元中损失，从而RC延迟发生，并抑制了高速工作。为了防止这种情况，可再利用存储器单元中的晶体管的先前状态中的电荷。当形成以差分方式进行切换操作的晶体管以在相同阱区域中相互邻近配置时，在阱区域中的晶体管对可以相互进行电荷交换。下文中，将这称为电荷交换效应。在此情况下，考虑到字线和位线，在最差情况下晶体管对的电容增加1/2，不管晶体管起作用或不起作用，并在最优结构中电容变为0，即进入基本无负载状态。
当对传输线布线时，传输线能够进行高速信号传输，而只有光学传输延迟。此外，因为没有能量衰减发生，在存储器单元中提供的用于数据存储的电容器的积累电荷量足以通过读出放大器电路读出，即使积累电荷量是通常的1/n。因为不能识别转换时的电容，读出放大器电路也是具有高灵敏度的高速读出放大器电路。
图2的图形平面图示出了一个实例，其中用简单反相电路表示共同利用阱区域的晶体管对的实例，以获得上述电荷交换效应。在图1所示的DRAM中，不进行切换操作而以直流方式工作的恒流晶体管没有例外地成对。然而，如Y选择电路13所示，相对于在数据线和位线之间连接的Y选择晶体管14a和15a，提供其源极和漏极不连接到数据线或位线的虚晶体管14b和15b，从而可构成以差分方式工作的晶体管对。
在图2中，在n阱区域21中形成用作pMOS晶体管的源极和漏极区域的多个p型扩散层22。在一对p型扩散层22之间的线区域上形成栅极电极。构成晶体管对的一对pMOS晶体管23a和23b以平面距离“d”形成，从而在将要供给到晶体管对的栅极控制信号转换时，进行电荷交换并加速高速状态转换。通过以下公式给出平面距离“d”的最大值dmax：dmax＝trμE＝0.35fμE，其中在n阱区域21中的电荷的迁移率为μ(cm2/Sv)，晶体管对(pMOS晶体管23a和23b)的线区域之间的电场强度为E(V/cm)，栅极控制信号的转换时间(上升时间或下降时间)为tr(s)，以及栅极控制信号的频率为f(1/s)。
除了上述pMOS晶体管23a和23b外，在n阱区域21中形成构成晶体管对的一对pMOS晶体管24a和24b。由晶体管24a和24b构成的晶体管对，类似于由晶体管23a和23b构成的晶体管对，以平面距离“d”形成，从而在将要供给到晶体管对的栅极控制信号转换时，互相进行电荷交换并加速高速状态转换。此外，晶体管对23a、23b和24a、24b之间的平面距离“l”设定为等于或大于例如5d(l＞5d)，5d是在两个晶体管对之间基本上没有进行电荷交换的距离。
在p阱区域25中形成用作nMOS晶体管的源极和漏极区域的多个n型扩散层26。在一对n型扩散层26之间的线区域上形成栅极电极。构成晶体管对的一对nMOS晶体管27a和27b以平面距离“d”形成，从而在将要供给到晶体管对的栅极控制信号转换时，互相进行电荷交换并加速高速状态转换。通过上述公式给出平面距离“d”的最大值dmax：dmax＝trμE＝0.35fμE。
除了上述nMOS晶体管27a和27b外，在p阱区域25中形成构成晶体管对的一对nMOS晶体管28a和28b。由晶体管28a和28b构成的晶体管对，类似于由晶体管27a和27b构成的晶体管对，以平面距离“d”形成，从而在将要供给到晶体管对的栅极控制信号转换时，互相进行电荷交换并加速高速状态转换。此外，晶体管对27a、27b和28a、28b之间的平面距离“l”设定为等于或大于例如5d(l＞5d)，5d是在两个晶体管对之间基本上没有进行电荷交换的距离。
pMOS晶体管23a和nMOS晶体管27a的栅极电极通过线29a相互连接，以及用作漏极区域的p型扩散层22和n型扩散层26通过输出线30a相互连接。晶体管23a和27a各构成反相电路。分别与pMOS晶体管23a和nMOS晶体管27a配置成对的pMOS晶体管23b和nMOS晶体管27b的栅极电极通过线29b相互连接，以及用作漏极区域的p型扩散层22和n型扩散层26通过输出线30b相互连接。晶体管23b和27b各构成反相电路。
栅极线29a和29b构成差分信号线对。用于以差分形式操作晶体管23a和27a的输入信号Vin和/Vin传输到差分信号线对。类似地，输出线30a和30b构成差分信号线对。从该两个反相电路输出的差分信号Vout和/Vout传输到差分信号线对。
为了供给电源电压和接地电压(地电压)至该两个CMOS反相电路，穿过上述n阱区域21和p阱区域25形成各通过电源线31和地线32构成的电源/地线对。用作pMOS晶体管23a和23b的源极区域的两个p型扩散层22通过两个电源接触33连接到电源线31，以及用作nMOS晶体管27a和27b的源极区域的两个n型扩散层26通过两个地接触34连接到地线32。
如上所述，电源和地线构成线对，并且其特征阻抗设定为等于或小于与这些线对悬挂(dangling)并联的晶体管的负载阻抗的并联总值。更具体地说，电源/地线对的特征阻抗Z设定为例如5Ω。
此外，对于构成控制电路20的多个晶体管，其中该控制电路20用于控制存储器单元MC和读出放大器电路16的工作，相同线类型的两个晶体管在相同阱区域中形成以相互邻近，并形成为以差分方式工作的晶体管对。
图3和图4各示出了由图1所示的差分字线WL和/WL、差分位线BL和/BL以及差分数据线DL和/DL构成的差分信号线对的截面结构的实例。图3所示的差分信号线对称为层叠线对。层叠线对由在同质绝缘层40中在垂直方向相互重叠并还延伸以相互平行的一对线41构成。
图4所示的差分信号线对称为共面线对。共面线对由在同质绝缘层40中在水平方向相互重叠并还延伸以相互平行的一对线41构成。
在图3和4中，假定一对线41之间的间隔是s1，以及邻近的线对之间的间隔是s2，配置多个差分信号线对以使2s1≤s2。
这里，由差分字线WL和/WL、差分位线BL和/BL以及差分数据线DL和/DL构成的差分信号线对以线尺寸设定，从而它们的特征阻抗Z保持在从50Ω至200Ω范围的值，优选100Ω。
同时，晶体管不能高速工作的最大原因是，晶体管释放在即将在状态转换之前存在的积累电荷，并然后在新状态之后纳入积累电荷分布的积累电荷需要很长时间。相对于电源地，旁路电容器实际上是被动的，即使在芯片中支持旁路电容器，也没有主动帮助进行主动改变的晶体管的电荷供应和放电。瞬时电流增加，从而发生电源电压降低和地电平升高，并限制瞬时电流。该问题将参考nMOS晶体管的模型进行说明。
图5A示出了nMOS晶体管的截面结构，图5B示出了相同晶体管的符号。在nMOS晶体管中，在衬底的表面区域上形成源极S和漏极D，并在源极和漏极之间在衬底上通过栅极绝缘膜形成栅极G。
现在，当将其中栅极、源极和漏极的所有电压相互相等的情况定义为基准时，当将正电势施加到栅极时，反转在栅极绝缘膜正下方的线，并形成反型层。电荷在栅极电势和反型层电势之间相互排斥，并在栅极和反型层之间产生寄生电容Cox。在此情况下，反型层的电荷是电子。在反型层的下部产生耗尽层，并且电荷在该耗尽层中也相互排斥。这样，在反型层和耗尽层之间产生寄生电容CGsub′。在栅极和衬底之间最初存在寄生电容CGsub。
此外，分别在栅极和源极之间存在寄生电容CGS，在栅极和漏极之间存在寄生电容CGD。分别在源极和衬底之间存在寄生电容(源极耗尽层电容)CJS，在漏极和衬底之间存在寄生电容(漏极耗尽层电容)CJD。此外，图5B所示的CD是漏极和地之间的寄生电容，以及CG是栅极和地之间的寄生电容。
应该特别注意，当将脉冲形电压VG施加到栅极电极并然后夹断发生时，即当漏极电流达到稳定状态时，漏极电压VD降低到接近基本电势，从而漏极耗尽层变窄，以及寄生电容CJD的值增加。寄生电容CD和CG可以取响应于如图6所示的栅极电压VG的值的范围的各种值。
栅极电压VG低于nMOS晶体管的阈值电压VTH的情况称为耗尽层状态。当建立该耗尽层状态时，获得CG＝CGS+CGsub+CGD以及CD＝CDsub+CJD，并且CGsub的值随着VG的增加而降低。此外，因为偏压大并且耗尽层的厚度大，所以CD的值小。
栅极电压VG超过VTH并低于VDsat的情况称为饱和状态。VDsat是当饱和电流流动时的VD的值。当建立该饱和状态时，CG＝CGS+CGsub+CGS′+CGD以及CD＝CDsub+CJD，并且随着VG的增加，CGsub的值降低，而CGS′的值增加。
栅极电压VG超过VDsat的状态称为非饱和状态。当建立该非饱和状态时，获得CG＝CGS+CGS′+CGD＝COX以及CD＝CJD，并且CJD的值随着VG的增加而降低。这样，MOS晶体管的有效电容的值随着栅极电压VG的改变而改变。于是，所有的有效电容称为Cmos。
图7示出了MOS晶体管的有效电容Cmos的电压特性。在该图中，纵轴表示有效电容Cmos的相对值(相对电容)，横轴表示栅极至源极电压VGS。可以通过将其分成强反型层范围、中反型层范围、弱反型层范围、耗尽层范围以及积累层范围，考虑MOS晶体管的有效电容Cmos的改变。如图7中的特性A所示，有效电容Cmos的值具有最低点。在该最低点，栅极电容CG比漏极电容CD更占优势的情况是反型层消失并只产生耗尽层的情况。然而，漏极电容CD占优势的情况也可以是改变发生的情况，如图7中的特性B所示。
以此方式，MOS晶体管可以视为依赖于电压的可变电容元件。其中，电容Cox的主要值通过Cox＝εoxS/tox给出。在公式中，εox是栅极绝缘膜的介电常数，S是线面积，以及tox是栅极绝缘膜的膜厚。漏极耗尽电容CJD通过如下公式给出：
C JD = q κ si ϵ 0 N A N D 2 ( N A + N D ) ( φ - V ) - - - ( 1 )
其中κsi是Si的比介电常数，NA和ND是受主和施主的浓度，以及φ是扩散电压。
当图7中的Cmos的最小值定义为Cmin时，必须通过反转(Vswing)栅极电压CG从电源注入Qtran＝2Vswing(Cmin)的电荷量。为了反转电荷，赋予为×2的系数。该系数可以是用于操作自己的能量，不管MOS晶体管的输出电荷。
现在，假定信号电压是Vswing＝1V，Cmin＝5fF，获得Qtran＝5fC。假定输入栅极的控制信号的转换时间(上升时间或下降时间)是25ps，冗余地需要Itran＝0.2mA用于驱动晶体管。每次信号转换时，该能量必须被瞬时吸收或释放。这也适用于pMOS晶体管。也就是说，在集成多个MOS晶体管的电路中，如果电源/地的状态稍差，则晶体管不能正常工作。
电源/地电压是静态，以及当0.2mA的电流瞬时流动时，由于在该线中存在的寄生电感的影响，发生电源电压的下降和地电平的上升。假定寄生电感的值是1nH，获得如下的电压波动ΔV：
ΔV＝(di/dt)L＝(0.2mA/25ps)1nH＝8mV        …(2)也就是说，当10个MOS晶体管同时进行切换操作时，在电源线或地线中发生80mV的电压波动。
同时，在图1所示的DRAM中，在相同阱区域中形成进行切换操作的晶体管，作为与另一个以差分方式工作的晶体管一起成对的晶体管中的一个。当在相同阱区域中形成的晶体管对以差分方式工作时，晶体管对中的一个晶体管的有效电容中积累的电荷移动到晶体管对中的另一个晶体管的有效电容，而没有进入电源和地线，并有助于对另一个晶体管的有效电容充电。
现在，将参考如图8所示的电路模型说明上述晶体管对的工作。在图8A、8B和8C中，晶体管对表示为开关SW1和SW2，以及在晶体管中存在的前述有效电容(Cmos)表示为C1和C2。
图8A示出了在晶体管对进行切换操作之前的初始状态。在该初始状态下，开关SW1关闭(在接通状态)，而开关SW2打开(在断开状态)。此时，在有效电容C1中积累电荷。
图8B示出了在晶体管对进行切换操作时的转换状态。在该转换状态下，如在图7中的弱反型层范围和中反型层范围之间的边界处所示，获得的有效电容C1和C2的值是Cmos的最小值Cmin(基本为Cmos的一半)。通过将该有效电容降低到一半(1/2)，电荷强制从有效电容C1放电。放电电荷移动到另一个有效电容C2，并在其中积累。在此情况下，供给到另一个有效电容C2的电荷假定是例如所示出的负电荷(电子)。如上所述，假定Cmin＝2.5fF，2.5fC的电荷量强制从有效电容C1放电。从有效电容C1放电的负电荷优选被在相同空间即相同阱区域中存在的有效电容C2接收。
图8C示出了在反转之后，即在晶体管对进行切换操作之后建立的状态。在该状态下，开关SW1打开(在断开状态)，而开关SW2关闭(在接通状态)。此时，在有效电容C1中，消除电场时释放的正电荷(空穴)也可以比通过电感存在的在电源Vdd中包括的电荷更优先地移动到有效电容C2。当通过使用电荷的迁移率计算时间间隔时，移动正电荷和负电荷所需的时间间隔等于或小于1ps。该转换时间间隔足够用于该移动。
可以如下计算上述等于或小于1ps的时间间隔。这里，空穴的移动速度小于电子，因此使用空穴计算时间间隔。空穴迁移率是4×102(cm2/vs)。假定温度是300k，以及载流子浓度范围从1014至1015(cm-3)。现在，假定Vdd＝1.8V，获得漂移扩散速度为D＝7.2×102(cm2/s)。假定在相同阱区域中载流子移动的最大尺寸是10μm，建立 0.001 cm = Dt = 7.2 × 10 2 · t , 获得t＝1.4×10-9(s)＝1.4ns。对于电子，获得该时间间隔为约140ps。假定电荷的最大移动距离是1μm，上述时间间隔增加了一个数字位，并获得GHz带宽的时间间隔。也就是说，可以通过减小在阱区域中的电荷的移动距离获得更有利的效果。
这里，在相同阱区域中形成的晶体管对以这样的平面距离形成，以使在切换时有效地进行上述电荷交换，并加速高速状态转换(图2中的“d”)。该平面距离“d”的最大值dmax通过dmax＝trμE＝0.35fμE给出，其中阱区域中的电荷的迁移率是μ(cm2/Sv)，晶体管对的线区域之间的电场强度是E(V/cm)，将要输入晶体管的栅极的控制信号的转换时间(上升时间或下降时间)是tr(s)，以及控制信号的频率是f(1/s)。
现在，将参考实际电路的截面说明在晶体管对中的上述电荷移动。
图9示出了图1所示的读出放大器电路的截面结构作为使用晶体管对的电路的实例。在p型衬底50上形成n阱区域51和p阱区域52。在n阱区域51中形成图1所示的读出放大器16中的两个pMOS晶体管18a和18b，并在p阱区域52中形成读出放大器16中的两个nMOS晶体管19a和19b。
将电源线SNL将要传输到的高电势侧的电源电压Vdd供给到每个pMOS晶体管18a和18b的源极。将电源线SPL将要传输到的低电势侧的电源电压即地电压供给到每个nMOS晶体管19a和19b的源极。pMOS晶体管18a和nMOS晶体管19a的栅极共同连接到一个位线/BL。将一个差分信号的输入信号/Din供给到位线/BL。pMOS晶体管18b和nMOS晶体管19b的栅极共同连接到另一个位线BL。将另一个差分信号的输入信号Din供给到位线BL。
这里，在相同n阱区域51中形成的两个pMOS晶体管18a和18b具有相同的尺寸和结构，并以平面距离“d”形成，以在供给到两个晶体管的信号Din和/Din转换时，互相进行电荷交换并加速高速状态转换。类似地，在相同p阱区域52中形成的两个nMOS晶体管19a和19b也具有相同的尺寸和结构，并以平面距离“d”形成，以在供给到两个晶体管的信号Din和/Din转换时，互相进行电荷交换并加速高速状态转换。
以此方式，图9所示的读出放大器中的每个晶体管对如图8A、8B和8C所述进行工作。即，将构成晶体管对的一个晶体管的有效电容减小到一半，从而通过抽送/抽走(pump-up/pump-down)操作由另一个晶体管的有效电容对冗余电荷充电，并且也通过距离上比电源近的自由载流子由另一个晶体管的有效电容对剩余的一半电荷充电。也就是说，该读出放大器电路具有实际上很小的电容并可以高速工作。类似地，在具有晶体管对的存储器单元中的转移栅极具有实际上很小的电容并可以高速工作。
图9示出了在将差分信号Din和/Din的一个信号Din从低电平(-)切换(改变)到高电平(+)，同时将另一个信号/Din从高电平(+)切换(改变)到低电平(-)的情况下，当电荷移动时的现象。参考在n阱区域51中的两个pMOS晶体管，p型漏极扩散层周围的耗尽层在一个pMOS晶体管18a中缩减，而相反地，p型漏极扩散层周围的耗尽层在另一个pMOS晶体管18b中展宽，于是载流子在这两个pMOS晶体管18a和18b之间移动。这也适用于在p阱区域52中的两个nMOS晶体管。
同时，在图1的DRAM中，已经关于存储器单元MC由作为一对晶体管对的nMOS晶体管11a、11b和数据存储电容器12构成的情况进行了说明。然而，本发明并不限于此。如图10所示，存储器单元MC可以由作为用于转移栅极的两对晶体管对的四个nMOS晶体管11a、11b、11c、11d和一个电容器12构成。
也就是说，构成一个晶体管对的两个nMOS晶体管11a和11b的栅极电极共同连接到差分字线的一个字线WL，漏极连接到差分位线和另一个位线BL、/BL中的一个，以及电容器12连接在两个nMOS晶体管11a和11b的源极之间。
构成另一个晶体管对的两个nMOS晶体管11c和11d的栅极电极共同连接到差分字线的另一个字线/WL，以及漏极和源极一起连接到地。
图11是示出图1所示的电容器12以及用于转移(transfer)栅极的nMOS晶体管11a和11b的平面图。图12是沿图11所示的线XII-XII截取的截面图。如图12所示，电容器12具有相对的同时将绝缘体53夹在中间的一对金属电极54，该绝缘体53由高k(高介电常数)材料例如HfO2、Ta2O5、La2O3、Pt2O3、CeO2等构成。如图11所示，连接一对金属电极54、nMOS晶体管11a和地的一对接触部分与一对金属电极54一起从相同位置引出。也就是说，电容器本身具有传输线结构，从而在电容器中的电荷可以高速充电和放电，使得可以实现存储器单元的高速工作。
在图12中，参考标号55表示用作nMOS晶体管的源极或漏极的p型扩散层；参考标号56表示栅极电极；参考标号57表示位线；以及参考标号58表示用于使电容器和漏极相互连接的插塞。
现在，这里计算电容器12的电容。假定电容器面积是S，绝缘体53的介电常数是“k”，以及绝缘体53的厚度是“t”，电容Cs通过Cs＝kS/t给出。在利用0.18μm工艺的情况下电容器面积是约0.2μm2，从而例如限定S＝0.18μm2。当使用t＝10和k＝30的HfO2作为绝缘体53时，如下获得电容Cs。当然，另一金属可以用作电极材料。
Cs＝30×8.84×10-12×0.18×10-12/
    10×10-9(F)≈5(fF)                    …(3)
在公式中，假定读出放大器16的工作开始电压是ΔV，各位线的电容是Cb＝150fF，以及电源电压是Vdd＝2.5V，则获得ΔV＝(Vdd/2)(Cs/Cs+Cb)＝41mV。
通常，在0.18μm工艺中读出放大器电路的读出能力为约200mV。上述工作开始电压ΔV(41mV)等于或小于读出能力，因此不能设计可操作的读出放大器电路。然而，将位线构成为传输线型的差分位线，并获得线电容作为特征阻抗，而其实质上不能识别。此外，因为连到许多其它转移栅极的漏极电容通过电荷交换效应实质上也为1/2，Cb为约30fF，并可确定150mV作为ΔV。此外，获得的读出放大器电路16本身是利用晶体管对的电荷交换电路，并提高了灵敏度，从而即使当ΔV是150mV时也能够进行充分的读出操作。
当然，当通过进一步尺寸缩小减小单元面积时，在电容器的厚度方向可考虑层叠，并可以保持结构的自由度。
总之，上述DRAM具有下列五个特征：
(1)进行切换操作的晶体管构成以差分方式工作的晶体管对；
(2)形成(1)的晶体管对，以在相同阱区域中相互邻近，并相互交换通过操作积累的电荷；
(3)用于传输差分信号的线(例如字线、位线和数据线)形成为具有特定阻抗(z＝100Ω)的线对；
(4)电源和地线是线对，并且其特征阻抗设定为等于或小于并联悬挂的晶体管的负载阻抗的并联总值；以及
(5)在存储器单元中的电容器本身提供为传输线结构，并可以使电容器中的电荷高速充电和放电。
图1的DRAM具有上述五个特征，从而可以实现高速工作。即使通过利用常规MOS电路工艺，即元件的最小尺寸的范围从0.35μm至0.18μm的工艺，制造图1的元件时，也可以确保在几个GHz带宽的频率下进行切换操作。即使通过利用与该工艺等效的铝线，也可以几乎避免通常遇到的RF延迟问题。
当将晶体管提供为差分晶体管对时，晶体管的数量增加，同时，线例如字线的数量也增加。然而，可以获得更多有利的效应，例如实现高速工作和低功耗。此外，通常需要以附带的方式另外提供各种辅助电路以改善特性。然而，在图1的DRAM中，几乎不需要提供这样的辅助电路，并且该DRAM可以由基于如常规教科书中所示的工作原理的电路构成。因此，可以几乎消除由晶体管对结构引起的晶体管数量的增加。
(第二实施例)
现在，这里将说明将本发明应用到SRAM的情况。
图13示出了根据第二实施例的SRAM的电路结构。在该图中，WL和/WL表示差分字线，以及BL和/BL表示差分位线。存储器单元MC配置在差分字线WL、/WL和差分位线BL、/BL的交叉点。存储器单元MC连接到差分字线WL、/WL和差分位线BL、/BL。
根据本实施例在SRAM中提供多个差分字线和多个差分位线。存储器单元MC分别配置在多个差分字线WL、/WL和多个差分位线BL、/BL的交叉点。图13仅示出了其中的一个存储器单元。
除了存储器单元MC之外，如在图1所示的DRAM的情况，提供了包括读出放大器16的控制电路20，例如行译码器和列译码器。
在第二实施例中，存储器单元MC各包括：用于转移栅极的nMOS晶体管61a；配置为与nMOS晶体管61a成对的虚nMOS晶体管61b；用于转移栅极的nMOS晶体管62a；配置为与nMOS晶体管62a成对的虚nMOS晶体管62b；以及触发电路63。触发电路63连接到用于转移栅极的nMOS晶体管61a和62a，并存储1位数据。
用于转移栅极的nMOS晶体管61a的源极和漏极中的一个连接到差分位线BL和/BL中的一个位线BL，源极和漏极中的另一个连接到触发电路63，此外，栅极电极连接到差分字线WL和/WL中的一个字线WL。配置为与上述nMOS晶体管61a成对的虚nMOS晶体管61b的源极和漏极一起连接到地，并且栅极电极连接到差分字线WL、/WL中的另一个字线/WL。类似地，用于转移栅极的nMOS晶体管62a的源极和漏极中的一个连接到差分位线BL和/BL中的另一个位线/BL，源极和漏极中的另一个连接到触发电路63，此外，栅极电极连接到差分字线WL和/WL中的一个字线WL。配置为与上述nMOS晶体管62a成对的虚nMOS晶体管62b的源极和漏极一起连接到地，并且栅极电极连接到差分字线WL和/WL中的另一个字线/WL。
触发电路63包括分别由nMOS晶体管和pMOS晶体管构成、并且其输入和输出节点相互交叉连接的两个CMOS反相电路64a和64b。
一个CMOS反相电路64a由以下构成：pMOS晶体管65a，其源极连接到将电源电压Vdd将要传输到的电源线；以及nMOS晶体管66a，其漏极连接到pMOS晶体管65a的漏极，并且其源极连接到将低电势侧的电源电压(地电压GND)将要传输到的电源线。两个晶体管65a和66a的栅极电极共用连接，并且该栅极共用连接节点连接到用于转移栅极的nMOS晶体管62a的源极和漏极中的另一个。
另一个CMOS反相电路64b具有分别与该一个CMOS反相电路64a中的pMOS晶体管65a和nMOS晶体管66a成对的pMOS晶体管65b和nMOS晶体管66b。pMOS晶体管65b的源极连接到上述电源线。nMOS晶体管66b的漏极连接到pMOS晶体管65b的漏极，并且nMOS晶体管66b的源极连接到地侧上的电源线。两个晶体管65b和66b的栅极电极共用连接，并且该栅极共用连接节点连接到用于转移栅极的nMOS晶体管62a的源极和漏极的另一个。
在图13中，形成在虚线中包围的相互成对的两对晶体管对，以在相同阱区域中相互邻近。也就是说，形成nMOS晶体管61a和61b，以在相同p阱区域中相互邻近。形成nMOS晶体管62a和62b，以在相同p阱区域中相互邻近。形成pMOS晶体管65a和65b，以在相同n阱区域中相互邻近。形成nMOS晶体管66a和66b，以在相同p阱区域中相互邻近。将地电压供给到每个p阱区域，并将具有正极性的电源电压供给到n阱区域。
与根据第一实施例的DRAM的情况一样，差分字线WL和/WL、差分位线BL和/BL以及差分数据线(未示出)分别构成差分信号线对，如图3或4所示。设定各线的尺寸，以使获得的其特征阻抗Z为从50Ω至200Ω范围的值，优选100Ω。一对上述电源线构成电源/地线对。电源/地线对的特征阻抗设定为等于或小于并联悬挂的晶体管的负载阻抗的并联总值。例如，电源/地线对的特征阻抗Z设定为5Ω。
图13仅示出了SRAM的部分结构。然而，该结构仅仅提供作为实例。对于SRAM中的所有电路，包括存储器单元MC、读出放大器16和控制电路20共同的是，在相同阱区域中形成以差分方式工作的晶体管对；所有信号线是差分信号线对；以及电源线由电源线对构成。
在根据第二实施例的SRAM中，由于与根据第一实施例的DRAM的情况相同的原因，可以在相同阱区域中的晶体管对之间进行电荷交换，可以实现通常已经浪费消耗的积累电荷的再利用，并可以实现高速工作和低功耗。
与根据第一实施例的DRAM的情况一样，采用传输线作为线。当使用传输线时，获得的信号延迟仅仅是光学传输延迟，并可以进行高速信号传输。
图14是示出了图13所示的存储器单元的图形的平面图。在图14中，用类似的参考标号表示与图13对应的类似构成元件，并且这里省略了重复的说明。形成构成晶体管对的nMOS晶体管61a和61b，以在相同p阱区域71中相互邻近。然后，以平面距离“d”形成晶体管61a和61b，从而在将要供给到晶体管对的栅极控制信号(差分字线WL、/WL的信号)转换时，互相进行电荷交换并加速高速状态转换。形成构成晶体管对的nMOS晶体管62a和62b，以在p阱区域72中相互邻近。于是，以平面距离“d”形成晶体管62a和62b，从而在将要供给到晶体管对的栅极控制信号(差分字线WL和/WL的信号)转换时，互相进行电荷交换并加速高速状态转换。形成构成晶体管对的pMOS晶体管65a和65b，以在相同n阱区域73中相互邻近。于是，以平面距离“d”形成晶体管65a和65b，从而在将要供给到晶体管对的栅极控制信号(nMOS晶体管61a、62a的信号)转换时，互相进行电荷交换并加速高速状态转换。形成构成晶体管对的pMOS晶体管64a和64b，以在相同n阱区域74中相互邻近。于是，以平面距离“d”形成晶体管64a和64b，从而在将要供给到晶体管对的栅极控制信号(nMOS晶体管61a、62a的信号)转换时，互相进行电荷交换并加速高速状态转换。
平面距离“d”的最大值dmax通过dmax＝trμE＝0.35fμE给出，其中在n阱区域或p阱区域中的电荷的迁移率为μ(cm2/Sv)，晶体管对的线区域之间的电场强度为E(V/cm)，栅极控制信号的转换时间(上升时间或下降时间)为tr(s)，以及栅极控制信号的频率为f(1/s)。
形成由电源线75和地线76构成的电源/地线对，以将电源电压和地电压供给到上述CMOS反相电路。用作pMOS晶体管65a和65b的源极区域的两个p型扩散层通过两个电源接触连接到电源线75，以及用作nMOS晶体管64a和64b的源极区域的两个n型扩散层通过两个地接触连接到地线76。
对于本领域的技术人员，其它优点和修改将是显而易见的。因此，本发明在其更宽的方面不限于这里示出和说明的具体细节和代表性实施例。由此，只要不脱离由所附权利要求和其等同物限定的总发明构思的精神和范围，可以进行各种修改。

Claims (11)

1.一种半导体存储器装置，其特征在于包括：
存储器单元(MC)，具有连接到字线和位线的至少一对晶体管对，所述晶体管对在相同阱区域中形成以相互邻近，并以差分方式工作；以及
读出放大器电路(16)，具有连接到所述位线的至少一对晶体管对，所述晶体管对在相同阱区域中形成以相互邻近，并以差分方式工作。
2.根据权利要求1的半导体存储器装置，其特征在于，还包括控制电路(20)，所述控制电路控制所述存储器单元和读出放大器电路的工作，其中所述控制电路具有在相同阱区域中形成以相互形成并以差分方式工作的晶体管对。
3.根据权利要求1的半导体存储器装置，其特征在于，所述字线和位线分别由差分信号线对构成。
4.根据权利要求3的半导体存储器装置，其特征在于，所述差分信号线对的特征阻抗为从50Ω至200Ω范围的值。
5.根据权利要求1的半导体存储器装置，其特征在于，所述存储器单元各包括用于转移栅极的晶体管对和连接到所述晶体管对中的任何一方的电容器，所述电容器存储数据。
6.根据权利要求5的半导体存储器装置，其特征在于，所述电容器连接在用于转移栅极的所述晶体管对中的任何一方和参考电势的供给节点之间。
7.根据权利要求5的半导体存储器装置，其特征在于，所述电容器具有这样的结构，其中由高k材料构成的绝缘体夹在一对金属电极之间。
8.根据权利要求1的半导体存储器装置，其特征在于，所述存储器单元各包括用于转移栅极的第一晶体管，配置为与所述第一晶体管成对的第二晶体管，以及连接到所述第一晶体管的触发电路，所述触发电路存储数据。
9.根据权利要求1的半导体存储器装置，其特征在于，所述晶体管对以一平面距离形成，从而在将要供给到所述晶体管对的控制信号转换时，互相进行电荷交换并加速高速状态转换。
10.根据权利要求9的半导体存储器装置，其特征在于，所述平面距离“d”的最大值dmax通过下式给出：
dmax＝trμE＝0.35fμE
其中在所述阱区域中的电荷的迁移率为μ(cm2/Sv)；所述晶体管对的线区域之间的电场强度为E(V/cm)；所述控制信号的转换时间为tr(s)；以及所述控制信号的频率为f(1/s)。
11.根据权利要求1的半导体存储器装置，其特征在于，还包括线对，所述线对的特征阻抗等于或小于通过使所有晶体管的接通电阻相互并联获得的阻抗，所述所有晶体管包括所述读出放大器电路中的晶体管，所述线对将高电势侧和低电势侧的电源电压供给到所述读出放大器电路。
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