TWI305916B - Semiconductor memory device - Google Patents

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TWI305916B
TWI305916B TW095106538A TW95106538A TWI305916B TW I305916 B TWI305916 B TW I305916B TW 095106538 A TW095106538 A TW 095106538A TW 95106538 A TW95106538 A TW 95106538A TW I305916 B TWI305916 B TW I305916B
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Kanji Otsuka
Tamotsu Usami
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Toshiba Kk
Kanji Otsuka
Tamotsu Usami
Oki Electric Ind Co Ltd
Sanyo Electric Co
Sony Corp
Nec Corp
Fujitsu Microelectronics Ltd
Matsushita Electric Ind Co Ltd
Renesas Tech Corp
Rohm Co Ltd
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Description

1305916 (1) 九、發明說明 【發明所屬之技術領域】 本發明與半導體記憶體裝置有關，諸如動態隨機存取 記憶體（DRAM )或靜態隨機存取記憶體（SRAM )，且特 別是與能實現高速操作的半導體記憶體裝置有關。 【先前技術】 0 在諸如DRAM或SRAM的半導體記憶體裝置中，信號 在位於較長距離之字線及位元線上的記憶體墊（memory mat )內傳送。因此’必須慎重考慮字線及位元線內之rc 延遲所造成的時序容差。當諸如字線或位元線的線被視爲 傳輸線時，解除此線的RC延遲，所得到的信號延遲，僅 是因電磁波速率所造成的延遲。一般來說，其可配置的時 序容差等於或大於傳統容差的10倍。 若干個電晶體的閘極電極連接到字線，若干個電晶體 0 源極連接到位元線。每次字線及位元線的信號狀態反轉時 ’電荷被電晶體之閘極電容或源極消散電容吸出。損失的 信號能量（總電荷數）流過字線及位元線導致RC延遲， 這在高速操作是不被允許的。日本專利ΚΟΚAI公告2002-1 2463 5描述經由提供強迫泵升及泵降電晶體狀態變遷所需 電荷的電路，以獲致電晶體的該高速切換。 【發明內容】 根據本發明的一態樣，提供一種半導體記憶體裝置’
-6- (2) 1305916 包含：記憶體格，具有至少一對配對的電晶體連接到字線 及位元線，該配對的電晶體形成在同一個井區內，以便相 互毗鄰，並以差動的方式操作；以及，感測放大器電路， 具有至少一對配對的電晶體連接到位元線，該配對的電晶 體形成在同一個井區內，以便相互毗鄰，並以差動的方式 操作。 • 【實施方式】 (第一實施例） 圖1顯示根據第一實施例之DRAM的電路圖。在該圖 中，WL及/WL指示差動字線，以及，BL及/BL指示差動 位元線。記憶體格MC分別配置在差動字線WL及/WL與 差動位元線BL及/BL的交叉點。記憶體格MCI分別連接 到對應的字線WL及/WL與位元線BL及/BL。 在本實施例中，每一個記憶體格MC包括用於轉移閘 • ( transfer gate )的nMO S電晶體1 1 a及1 1 b，構成配對的 電晶體，以及一個用於儲存資料的電容器12，連接到 nMOS電晶體11a及lib的一個nMOS電晶體1 la。記憶 體格MC內之nMOS電晶體1 la的閘極電極連接到差動字 線的一條字線WL，以及，nMO S電晶體1 1 a的汲極連接 到差動位元線的一條位元線BL。電容器12連接於nMOS 電晶體1 1 a的源極與接地之間。nMOS電晶體1 1 b的閘極 電極連接到差動字線的另一條字線/WL，以及，nMOS電 晶體1 1 b的汲極與源極一同連接到地。 -7- (3) 1305916 Y選擇器電路（行選擇器電路）13連接於差動位元線 BL、/BL與差動資料線DL、/DL之間。Y選擇器電路13 具有兩對nMOS電晶體14a、14b及15a、15b，分別被架 構成配對的電晶體。 在Y選擇器電路13內用於Y選擇之nMOS電晶體 1 4a的源極-到-汲極，連接於一條位元線BL與一條資料線 DL之間，以及，差動Y位址信號的一個Y位址信號，供 # 應到nMOS電晶體14a的閘極電極。被組構成與nMOS電 晶體14a配對之假nMOS電晶體14b的源極與汲極接地， 以及，差動Y位址信號的另一個Y位址信號供應到nMOS 電晶體14b的閘極電極。 在Y選擇器電路13中用於Y選擇器之nMOS電晶體 15a的源極-到-汲極，連接於另一位元線/BL與另一資料線 /DL之間，以及，差動Y位址信號的一Y位址信號供應到 nMOS電晶體15a的閘極電極。與nMOS電晶體15a配對 # 組構之假nMOS電晶體15b的源極與汲極接地，以及，差 動Y位址信號的另一 Y位址信號供應給nMOS電晶體15b 的閘極電極。 感測放大器電路16連接到差動位元線BL及/BL。感 測放大器電路16包括兩個分別由nMOS電晶體及pMOS 電晶體組構成的CMOS反相器電路17a及17b，且兩者的 輸入與輸出節點相互交叉連接’以組構成一正反器電路。 其中一個CMOS反相器電路17a是由源極連接至傳送 電源電壓之高電位側之電源線S N L的p Μ 0 S電晶體1 8 a， -8 - (4) 1305916 以及汲極連接至pMOS電晶體18a之汲極且源極連接至傳 送電源電壓之低電位側之電源線SPL的nMOS電晶體19a 組構而成。此兩個電晶體1 8a及1 9a的閘極電極共接，且 其閘極共接節點連接至位元線/BL。 另一個CMOS反相器電路17b具有pMOS電晶體18b 及nMOS電晶體19b，且被組構成分別與CMOS反相器電 路17a中的pMOS電晶體18a及nMOS電晶體19a配對。 # pMOS電晶體18b的源極連接到電源線SNL。nMOS電晶
體1 9b的汲極連接到pMOS電晶體1 8b的汲極，且nMOS 電晶體19b的源極連接到電源線SPL。兩個電晶體18b及 1 9b的閘極電極共連，且其閘極共連節點連接到位元線B L 〇 在圖1中，在虛線的圈內形成兩對相互配對的電晶體 ’以便在相同的井區內相互毗鄰。亦即，在每一個記憶體 格MC內形成nMOS電晶體11a及lib，以便在p井區內 ® 相互毗鄰。在Y選擇器電路13內形成nMOS電晶體14a 及14b’以便在相同的p井區內相互毗鄰。在γ選擇器電 路13內形成nMOS電晶體15a及15b，以便在同一p井區 內相互毗鄰。在感測放大器電路1 6內形成pMOS電晶體 18a及18b，以便在同—η井區內相互毗鄰。同樣地，在 感測放大器電路16內形成nMOS電晶體19a及19b，以便 在同一P井區內相互毗鄰。接地電壓供應給上述每一個p 井區’以及，正電壓供應給η井區。 上述的差動字線WL及/WL、差動位元線BL及/BL、 -9 - (5) 1305916 以及差動資料線DL及/DL分別組構出差動信號線對，且 上述的電源線SNL及電源線SPL組構出電源/接地線對。 傳送到電源線SPL之低電位側的電壓可以等於接地電壓。 圖1僅顯示DRAM的部分結構。此結構僅是提供一例 子。在DRAM中，爲所有電路共用的電路例如包括圖1中 所示，用以控制記億體格M C及感測放大器1 6之操作的 控制電路20是形成在同一井區內，以差動方式操作的配 • 對電晶體；所有信號線都是差動信號線對；且電源線是由 電源/接地線對組成。例如，上述的控制電路2 0包括列解 碼器、行解碼器等。 如前所述，記憶體格內流過字線及位元線的信號能量 (電荷總量）被損耗，因此發生RC延遲，且無法進行高 速操作。爲避免此情況，可再利用記憶體格內電晶體之前 一狀態中的電荷。當形成在相同井區內以差動方式進行切 換操作的電晶體相互毗鄰配置時，在該井區內的配對電晶 • 體相互間可交換電荷。在後文中，將此稱爲電荷交換效應 。在此情況中，由於字線與位元線，無論電晶體動作或不 動作，在最壞情況下，該配對電晶體的電容增加到1 /2， 在最佳結構中的電容變爲0，即進入實質上無負載的狀態 〇 當傳輸線被接線時，僅只有光學傳輸延遲，該傳輸線 能尚速傳輸信號。此外，由於沒有發生能量哀減*設置在 記憶體格內之用於儲存資料之電容器所累積的電荷量，可 被感測放大器電路充分地感測到，即使所累積的電荷量只 -10- <9 (6) 1305916 是習用的1/η。也設置感測放大器電路做爲具有高靈敏度 的高速感測放大器電路，因爲在變遷時的電容無法被確認 〇 圖2中的樣式平面視圖顯¥爲得到上述電荷交換效應 共用一井區的配對電晶體例，其代表一簡單的反相器電路 。在圖1所示的DRAM中，以直流方式操作不進行交換操 作的定電流電晶體例外地不配對。不過，如Y選擇器電路 φ 1 3中所示，關於連接於資料線與位元線間的Y選擇器電 晶體1 4a及1 5 a，配置源極與汲極不連接到資料線或位元 線的假電晶體1 4b與1 5b，藉以組構出以差動方式操作的 配對電晶體。 在圖2中，在η井區21內形成做爲pMOS電晶體之 源極與汲極區的複數層p型擴散層22。閘極電極形成在p 型擴散層22對之間的直線區域上。形成由pMOS電晶體 對23a及23b組構成的配對電晶體，兩電晶體間有一平板 • 距離“d”，以使電荷交換被進行，且在閘極控制信號的變 遷供應到配對電晶體之時，高速狀態變遷被加速。當η井 區 21內的電荷遷移率爲p(cm2/Sv)、配對電晶體（ p Μ 0 S電晶體2 3 a及2 3 b )之線區域間的電場強度爲E ( V/cm )、閘極控制信號的變遷時間（上升時間或下降時間 )爲tr ( s )、以及閘極控制信號的頻率爲f ( 1 /s )時’ 平板距離“d”的最大値dmax爲dmax = trpE = 0.35fpE。 在η井區21內與上述pMOS電晶體23a及23b不同 位置處，形成由pMOS電晶體對24a及24b組構成的配對 -11 - (7) 1305916 電晶體。由PMOS電晶體24a及24b組成的配對電晶體如 同由pMOS電晶體23a及23b組成的配對電晶體，兩電晶 體間有一平板距離“d”，以使相互間進行電荷交換，且在 閘極控制信號的變遷供應到配對電晶體之時，高速狀態變 遷被加速。此外，配對電晶體2 3 a、2 3 b與2 4 a、2 4 b間實 質上的平板距離“1”被設定成等於或大於例如5d ( l>5d ) ，此距離爲這兩對配對電晶體間不會進行電荷交換的距離 •。 做爲riMOS電晶體之源極與汲極區的複數層η型擴散 層26，形成在ρ井區25內。閘極電極形成在η型擴散層 26對之間的線區域上。形成由nMOS電晶體對27a及27b 組構成的配對電晶體，兩電晶體間有一平板距離“d”，以 使相互間進行電荷交換，且在閘極控制信號的變遷供應到 配對電晶體之時，高速狀態變遷被加速。平板距離“d”之 最大値 dmax 的公式爲 dmax = trpE = 0.35fpE。 # 在P井區25內與上述nMOS電晶體27a及27b不同 位置處，形成由nMOS電晶體對28a及28b組構成的配對 電晶體。由電晶體28a及28b組成的配對電晶體如同由電 晶體27a及27b組成的配對電晶體，兩電晶體間有一平板 距離“d”，以使相互間進行電荷交換，且在閘極控制信號 的變遷供應到配對電晶體之時，高速狀態變遷被加速。此 外，配對電晶體27a、27b與28a、28b間實質上的平板距 離“1”被設定成等於或大於例如5d ( l>5d )，此距離爲這 兩對配對電晶體間不會進行電荷交換的距離。 -12- (8) 1305916 pMOS電晶體23a與nMOS電晶體27a的閘極電極經 由線2 9a相互連接，且做爲汲極區的p型擴散層22與η 型擴散層26以輸出線30a相互連接。電晶體23a與27a 兩者組構成一反相器電路。被組構以分別與PMOS電晶體 23a及nMOS電晶體27a配對之pMOS電晶體23b及 nMOS電晶體27b的閘極電極，經由線29b相互連接，以 及，做爲汲極區的P型擴散層22與η型擴散層26以輸出 φ 線30b相互連接。電晶體23b與27b兩者也組構成一反相 器電路。 閘極線29a與29b組構成差動信號線對。以差動方式 操作電晶體23a與27a的輸入信號Vin及/Vin被傳送到差 動信號線對。同樣地，輸出線3 0a及3 Ob組構成差動信號 線對。從兩反相器電路輸出的輸出信號Vout及/Vout被傳 送到差動信號線對。 橫跨上述η井區21及p井區25形成的電源供應線3 1 # 及接地線3 2組構成的電源供應/接地線對，以將電源電壓 及接地電壓供應給兩個CMOS反相器電路。做爲pMOS電 晶體23a及23b之源極區的兩層p型擴散層22，經由兩個 電源供應接點3 3連接到電源供應線3 1，以及，做爲 nMOS電晶體27a及27b之源極區的兩層η型擴散層26， 經由兩個接地接點3 4連接到接地線3 2。 如前所述，由電源供應與接地線組構成線對，且其特 性阻抗設定在等於或小於平行於這些線對懸吊之電晶體之 負載阻抗的倂聯總値。特別是，例如將電源供應/接地線 -13- (9) 1305916 對的特性阻抗設定在5 Ω。 此外，形成關於組構用以控制記憶體格MC及感測放 大器電路1 6之操作之控制電路20的複數個電晶體，以及 兩個相同線類型的電晶體，以便在同一井區內相互毗鄰， 並形成以差動方式操作的配對電晶體。 圖3及4顯示由圖1中所示差動字線WL及/WL、差 動位元線BL及/BL、以及差動資料線DL及/DL所組構之 • 差動信號線對的橫剖面結構例。圖3所示的差動信號線對 被稱爲堆疊式線對。堆疊式線對是由一對在垂直方向相互 重疊並延伸的線4 1組構而成，以便在均質的緣絕層40中 相互平行。 圖4中所示的差動信號線對被稱爲共面線對。共面線 對是由一對在水平方向相互重疊並延伸的線4 1組構而成 ，以便在均質的緣絕層40中相互平行。 在圖3及4中，假設線對41間的間距爲s 1，毗鄰線 • 對間的間隔爲s2 ’配置複數條差動信號線對，以便 2 s 1 < s 2。 在此，將由差動字線WL及/WL、差動位元線BL及 /B L、以及差動資料線D L及/D L所組成的這些差動信號線 對的線尺寸，設定在使其特性阻抗z的値保持在5 0 Ω至 200Ω之間，以10Ω較佳。 同時’電晶體無法高速操作的最大原因是電晶體要花 很長的時間排放狀態變遷前所存在的累積電荷，並接著在 接下來的新狀態中’將累積的電荷包括到累積的電荷分布 -14- (10) 1305916 內。關於電源接地，旁通電容器基本上是被動的，且即使 晶片內支援旁通電容器，也不會主動地幫助電晶體的電荷 供應及排放，做主動的改變。瞬間的電流增加，因而發生 電源電壓下降及接地位準上升，且瞬間電流被限制。此問 題將參考nMOS電晶體的模型描述。 圖5 A顯示ηΜ Ο S電晶體的剖面結構，圖5 B顯示同一 個電晶體的符號。在nMOS電晶體中，源極S與汲極D形 • 成在基板的表面區域，且閘極G經由閘緣絕膜形成在基板 上的源極與汲極間。 現在，將閘極、源極與汲極所有的電壓都相互相等時 的情況定義爲參考，緊鄰在閘緣絕層下方的線被反轉，且 當閘極被施加以正電位時，形成反轉層。閘極電位與反轉 層電位相互間的電荷相反，且閘極與反轉層間產生一寄生 電容Cox。在此情況，反轉層的電荷是電子。在反轉層的 較低部分產生耗盡層，且在此耗盡層內的電荷也相反。因 • 此，在反轉層與耗盡層間也產生寄生電容CGsub’。寄生電 容CGsub原存在於閘極與基板之間。 此外，寄生電容CGS存在於閘極與源極之間，且寄生 電容CGD存在於閘極與汲極之間。寄生電容（源極耗盡 層電容）CJS存在於源極與基板之間，以及寄生電容（汲 極耗盡電容）CJD存在於汲極與基板之間。此外，圖5B 中所示的CD是汲極與接地間的寄生電容，C G是閘極與接 地間的寄生電容。 特別需注意，當脈衝形的電壓V G施加於閘極電極時 -15 - (11) 1305916 ’接著發生夾止（pinch-off) ’亦即，當汲極電流到達穩 定狀態時，汲極電壓V D被降到接近一實質電位，以使汲 極耗盡層變窄，且寄生電容CJD的値增加。如圖6所示， 反應一範圍的鬧極電壓VG値，可產生各種値的寄生電容 CD 與 CG。 閘極電壓VG低於nMOS電晶體之臨限電壓VTH的情 況稱爲耗盡層狀態。當此耗盡層狀態被建立時，得到 • CG = CGS + CGSub + CGD 以及 CD = CGSub + CJD，且 CGSub 的 値隨著VG的增加而減少。此外，由於偏壓大且耗盡層的 厚度大，因此，CD的値小。 閘極電壓VG超過VTH且低於VDsat的情況稱爲飽合 狀態。當飽合電流流動時，VD的値是VD sat。當此飽合 狀態被建立時，得到 CG = CGS + CGSub + CGS' + CGD以及 CD = CGSub + CJD - CGSub的値隨著VG的增加而減少，同 時，C G S ’的値增加。 # 閘極電壓VG超過VDsat的狀態稱爲不飽合狀態。當 此不飽合狀態被建立時，得到CG = CGS + CGS'CGD = COX以 及CD = CJD，且CJD的値隨著VG的增加而減少。按此方 式，MOS電晶體的有效電容値隨著閘極電壓VG的改變而 改變。於是，整個有效電容稱爲Cmos。 圖7顯示MOS電晶體之有效電容Cmos的電壓特性。 在該圖中，縱軸指示有效電容Cmos的相對値（相對電容 )，水平軸指示閘極到源極的電壓 V G S。可考慮將Μ Ο S 電晶體之有效電容Cmos的改變劃分成強反轉層範圍、中 -16- (12) 1305916 反轉層範圍、弱反轉層範圍、耗盡層範圍及累積層範圍。 圖7中之特性A顯示有效電容Cmos之値最小的點。在此 最小點處’其情況是閘極電容CG遠大於汲極電容CD，此 爲反轉層消失’且僅產生耗盡層的情況。不過，也有以汲 極電容CD爲主的情況，在此情況中，發生如圖7中特性 B所示的改變。 按此方式，MOS電晶體可視爲電容隨電壓改變的元件 。在這些之中，電容 Cox的主要値（primary value )是 Cox = soxS/tox。在此公式中，εοχ是閘緣絕膜的介電常數 ’ S是線的面積，t〇X是閘緣絕膜的膜厚。汲極耗盡電容 CJD之公式如下：
CJD qKsiS〇NAND 2(N^ + Ν〇) (φ - V) 其中，ksi是矽的比介面電常數，ΝΑ及ND是受體與 施體的濃度，Φ是擴散電壓。 當圖7中之Cmos的最小値定義爲Cmin時，必須經 由反轉 （Vswing) 閘極電壓 CG 從電源植入 Qtran = 2 Vs wing ( Cmin )的電荷量。爲了反轉電荷，賦予 指示χ2的係數。無論MOS電晶體的輸出電荷爲何，此係 數可以是用於操作其自身的能量。 得到 Vswing=l 伏、Cmin = 5pF、Qtran = 5fC。假設輸入 到閘極之控制信號的變遷時間（上升時間或下降時間）是 25ps，Itran = 0.2mA用於驅動電晶體有餘。每次信號變遷 -17- (13) 1305916 ，此能量必須瞬間被吸收或排放。此也可應用於pMOS電 晶體。亦即，在一電路中有若干個MOS電晶體整合在一 起，如果電源/接地的狀態稍差，該電晶體即不能良好地 工作。 電源/接地電壓是靜態的，且當瞬間流過0.2mA的電 流時，由於存在於該線中之寄生電感的影響，發生電源電 壓下降或接地位準上升。假設寄生電感的値是1 nH，得到 # 的電壓變動AV如下： ΔV= ( di/dt ) L= ( 0.2mA/25ps ) 1 nH = 8mV ( 2 ) 亦即，當10個MOS電晶體在同一時間進行切換操作 時，電源線或接地線內出現8 0mA的電壓變動。 在此同時，在圖1所示的DRAM中，形成在同一井區 內之配對電晶體其中一個電晶體進行的切換操作，是與另 # 一電晶體按差動方式操作。當形成在同一井區內的配對電 晶體按差動方式操作時，累積在配對電晶體其中之一之有 效電容內的電荷，移向該配對電晶體其中另一的有效電容 ，不會外逸到電源或接地線內，並用於另一電晶體之有效 電容的充電。 現將參考圖8所示的電路模型描述上述配對電晶體的 操作。在圖8A、8B及8C中，所示的配對電晶體做爲開 關SW1及SW2，且存在於該些電晶體內之前所描述的有 效電容（Cmos)分別以C1及C2表示。 -18- (14) 1305916 圖8 A顯示在配對電晶體進行切換操作前的初始狀態 。在此初始狀態中，開關SW1接通（〇N狀態），且開關 s W2關斷（OFF狀態）。此時，電荷累積在有效電容c i 內。 圖8 B顯示當配對電晶體進行切換操作時的變遷狀態 。在此變遷狀態中，如圖7中所示之弱反轉層範圍與中反 轉層範圍間的邊界處’所得到的有效電容C 1及c 2値是 Cmos的最小値Cmin(Cmos實質上的一半）。經由將此 有效電容減至一半（1/2) ’有效電容C1中的電荷被迫排 放。被排放的電荷移動到另一有效電容C2，且累積於其 內。在此情況，如圖示說明，假設供應給另一個有效電容 C2的電荷例如是負電荷（電子）。如前所述，假設 Cmin = 2.5fC’即有2.5fC的電荷量被迫從有效電容C1中 排出。從有效電容C1中排出的負電荷，由存在於同一空 間（即同一井區域內）的有效電容C2優先接收。 圖8 C顯示反轉後狀態建立，即，在配對電晶體進行 轉換操作之後。在此狀態中，開關S W1被關斷（off狀 態）’且開關SW2被接通（ON狀態）。此時，當電場消 失後，有效電容C1釋放的正電荷（電洞），可比經由感 應而存在於電源Vdd內的感應電荷，更優先地移動到有效 電容C2。當使用電荷之遷移率計算時間間隔時，正與負 電荷兩者移動所需的時間間隔變爲等於或小於1 p s。此變 遷時間間隔足夠該移動。 得到上述等於或小於1 p s之時間間隔的計算如下。在 -19- (15) 1305916 此’電洞的移動速率小於電子，因此，使用電洞計算時間 間隔。電洞的遷移率是4xl〇2(cm2/vs)。假設溫度是 300k’且載子濃度範圍從1〇14至i〇15(cnT3)。現在，假 設Vdd=1.8伏，所得到的漂移擴散速率爲D = 7.2xl02 ( cm2/vs )。假設在同一井區中之載子移動的最大尺寸爲 ΙΟμιη，於是建立 0.001cm = VDt = A/7.2xl02*t，並得到 t=1.4xl(T9 ( s ) =i.4ns。至於電子，所得到的此時間間隔 • 大約是140ps。假設電荷的最大移動距離是Ιμπι，則上述 時間間隔的增量爲1個數字（digit)，且得到頻寬爲GHz 的時間間隔。亦即，經由縮短電荷在井區內的移動距離， 可得到更有利的效果。 在此，形成在相同井區內的配對電晶體是按一平板距 離形成，以使切換之時有效率地進行上述的電荷交換，且 高速狀態變遷被加速（圖2中的“d”）。當井區中之電荷 的遷移率爲μ ( cm2/Sv )，配對電晶體之線區間的電場強 # 度爲E(V/cm)，被輸入到電晶體閘極之控制信號的變遷 時間（上升時間或下降時間）爲tr ( s )，且控制信號的 頻率爲f(l/s)時，此平板距離“d”的最大値dmax爲 d m a X = t r μ E = 0.3 5 f μ E。 現將參考實際電路的橫剖面描述上述配對電晶體中之 電荷的移動。 圖9顯示以圖1中之感測放大器電路16的剖面結構 做爲配對電晶體的電路例。η井區51及ρ井區52形成在 ρ型基板50上。圖1中所示的二個pMOS電晶體18a及 (16) 1305916 18b，形成在η井區5 1內，以及，感測放大器電路16內 的二個nMOS電晶體19a及19b，形成在ρ井區52內。 在電源線SNL上傳送之高電位側的電源電壓Vdd供 應給每一個pMOS電晶體18a及18b的源極。在電源線 SPL上傳送之低電位側的接地電壓供應給每一個nMOS電 晶體19a及19b的源極。pMOS電晶體1 8a及nMOS電晶 體1 9a的閘極共連到一位元線/BL。差動信號其中之一的 # 輸入信號/Din供應到該位元線/BL。PM0S電晶體18b及 nMO S電晶體1 9 b的閘極共連到另一位元線B L。差動信號 其中另一的輸入信號Din供應到位元線BL。 在此’形成在同一η井區51內的二個pMOS電晶體 18a及18b具有相同的尺寸及結構，且形成有—平板距離 “d”’以便相互進行電荷交換，且在信號Din及/Din之變 遷供應給該些電晶體時，高速狀態變遷被加速。同樣地， 形成在同一ρ井區52內的二個nMOS電晶體19a及19b ® 具有相同的尺寸及結構，且形成有一平板距離“d，，，以便 相互進行電荷交換，且在信號Din及/Din之變遷供應給該 些電晶體時，高速狀態變遷被加速。 按此方式’圖9所示的感測放大器中，每一配對電晶 體均按圖8A、8B及8C的描述操作。亦即，組構成配對 電晶體中之一個電晶體的有效電容被減半，藉以經由pup_ up/pup-down操作’被另一電晶體之有效電容充以多餘的 電荷’且剩下的一半電荷也經由在距離上較靠近電源的自 由載子充電。亦即’此感測放大器電路具有一實質的電容 -21 - (17) 1305916 ，且可在高速下操作。同樣地，具有配對電晶體之記憶體 格內的轉移閘極具有一實質上小的電容，且可在高速下操 作。 圖9顯不當在差動信號Din及/ Din中的一個信號Din 被從低位準（-)切換（改變）到高位準（+ )，同時另一 信號/Din被從高位準（+)切換（改變）到低位準（—）的 情況中，電荷移動時的現象。參考η井區5 1中的兩個 φ pMOS電晶體’一個pMOS電晶體18a內之ρ型汲極擴散 層四周的耗盡層縮小，反之，另一個pMOS電晶體18b內 之P型汲極擴散層四周的耗盡層擴張，接著，載子在這兩 個pMOS電晶體18a及18b間移動。此也可應用於ρ井區 52內的兩個nMOS電晶體。 此時，在圖1的DRAM中’所描述的情況是關於由一 對配對的nMOS電晶體11a及lib與資料儲存電容器12 所組成的記憶體格MC。不過，本發明並不限於此。如圖 # 1 〇所示’記憶體格M C可由用於轉移閘極之二對配對電晶 體的4個nMOS電晶體11a、lib、11c、及lid及一個電 容器1 2所組成。 亦即，組構成一配對電晶體之二個nMOS電晶體1 1 a 及1 1 b的閘極電極共連到差動字線中的一條字線WL，汲 極連接到其中一條差動位元線以及另一條位元線B L、/B L ，以及’電容器12連接於二個nMOS電晶體11a及lib 的源極之間。 組構成另一配對電晶體之二個η Μ 0 S電晶體1 1 c及 (18) 1305916 1 1 d的閘極電極共連到差動字線中的另一條字線/WL，且 汲極與源極一同連接到接堆。 圖11的平面視圖顯示圖1所示的電容器12連同用於 轉移閘極的η Μ 0 S電晶體1 1 a及1 1 b。圖1 2是沿著圖1 1 中之XII-XII線所取的剖面視圖。如圖12所示，電容器 12具有一對金屬電極54，其間夾有一層由高-k(高介電 常數）之材料製成的緣絕體53，例如Hf02、Ta205、 _ La2〇3、Pt203、Ce03、或類似物。如圖1 1所示，一對接 觸部連接該對金屬電極54、nMOS電晶體11a，且接地是 連同該對金屬電極54從相同位置露出。亦即，電容器本 身具有傳輸線結構，藉以電容器內的電荷可以高速充電及 放電，以便獲致記憶體格的高速操作。 在圖12中，參考編號55指示做爲nMOS電晶體之源 極或汲極的P型擴散層；參考編號5 6指示閘極電極；參 考編號5 7指示位元線；以及，參考編號5 8指示連接塞， # 用以相互連接電容器與汲極。 現在計算電容器12的電容。假設電容器面積爲S，緣 絕體53的介電常數是“k” ’且緣絕體53的厚度是“t”，電 容Cs是Cs = kS/t。在使用〇. 1 8微米製程之情況下的電容 器面積大約〇·2μιη2，因此，例如定義S = 0.18gm2。當所使 用t=10奈米且k = 30的Hf02做爲緣絕體53時，得到的電 容Cs如下。金屬電極54使用鋁。當然，也可以使用其它 金屬做爲電極材料。
Cs = 30x8.84xlO'l2x〇.18xl〇*12/i〇xi〇-9(F)«5(fF) (3) -23- (19) 1305916 在該公式中，假設感測放大器電路16的操作開始電 壓是AV，每一位元線的電容是Cb = 150fF，且電源電壓 Vdd = 2.5V，得到 AV= ( Vdd/2) ( Cs/Cs + Cb ) =41mV。 —般來說，在0.18微米的製程中，感測放大器電路 的感測能力大約200mV。前所描述的操作開始電壓av ( 41mV )等於或小於感測能力’且無法設計出可操作的感 測放大器電路。不過，位元線被組構成傳輸線類型的差動 • 位元線，儘管線電容不可能實質上被確認，但所得到線電 容可做爲特性阻抗。此外，由於汲極電容也導致很多其它 轉移閘極實質上1 /2的電荷交換效果，Cb大約3 OfF，且 可建立150mV做爲AV。此外，感測放大器電路16本身是 使用配對電晶體得到的電荷交換電路，且靈敏度被增進， 因此，即使當A V是1 5 OmV時，也能做到充分的感測操作 〇 當然，當記憶格的面積因尺寸進一步縮小而縮減時， 0 可考慮在電容器之厚度方向的疊層’且可保持結構上的自 由度。 綜言之，上述的DRAM具有以下5項特徵： (1) 進行切換操作的電晶體組構成以差動方式操作的配 對電晶體； (2) 形成（1 )的配對電晶體，以便在同一井區內相互 毗鄰，且經由操作所累積的電荷被相互交換； (3) 以具有比阻抗（ζ=100Ω)的線對形成用於傳送差動 信號的傳輸線（諸如字線、位元線、及資料線）； -24- (20) 1305916 (4) 電源與接地線是線對，且其特性阻抗被設定成等於 或小於平行懸吊之電晶體的並聯總負載阻抗値；以 及 (5) 記憶體格本身內的電容器配置成傳輸線結構，且電 容器內的電荷可被高速充電及放電。 圖1的DRAM具有以上五項特徵，藉以可達成高速操 作。即使圖1中之元件是使用一般的MOS電路製程製造 φ ’即，元件最小尺寸之範圍從0.35微米至0.18微米的製 程，仍可確保切換是在帶寬數GHz的頻率操作。一般會遇 到的RF延遲問題幾乎全可避免，即使是使用等同於此製 程的鋁線。 當電晶體配置成差動配對電晶體時，電晶體的數量增 加，同時，諸如字線等傳輸線的數量也跟著增加。不過， 可獲得更多有利的效果，諸如可達成高速操作及低功耗。 此外，習用上，需要以附加的方式額外配置各種輔助電路 # 以增進特性。不過，在圖1所示的DRAM中，幾乎不需要 配置這類輔助電路，且該DRAM可由根據一般教課書中之 操作原理的電路組成。因此，配對電晶體結構所增加的電 晶體數量幾可忽略不計。 (第二實施例） 現將描述將本發明應用於SRAM。 - 圖1 3顯示根據第二實施例之S RAM的電路架構。在 圖中，WL及/WL指示差動字線、BL及/BL指示差動位元 -25- (21) 1305916 線。記憶體格MC配置在差動字線WL、/WL與差動位元 線BL、/BL的交叉點。記憶體格MC連接到差動字線WL 、/WL與差動位元線BL、/BL。 在根據本發明的SRAM內，配置複數條差動字線與複 數條差動位元線。分別在複數條差動字線W L、/ W L與複 數條差動位元線BL、/BL的交叉點配置記憶體格MC。圖 1 3僅顯示這些記憶體格中的一個記憶體格。 • 除了記憶體格MC之外，如圖1中所示的DRAM，也 配置了一包括感測放大器電路1 6的控制電路2 0，例如是 列解碼器及行解碼器。 在第二實施例中，每一個記憶體格MC包括：用於轉 移閘極的nMOS電晶體61a;假nMOS電晶體61b，與 nMOS電晶體61a組構成配對電晶體；用於轉移閘極的 nMOS電晶體62a ;假nMOS電晶體62b，與nMOS電晶體 6 2a組構成配對電晶體；以及正反器電路63。正反器電路 # 63連接到做爲轉移閘極的nMOS電晶體61a及62a，並儲 存1位元的資料。
用於轉移閘極之nMOS電晶體61a的源極與汲極其中 之一連接到差動位元線B L及/B L中的位元線B L，源極與 汲極其中另一連接到正反器電路63，此外，閘極電極連接 到差動字線WL及/WL中的字線WL。與上述nMOS電晶 體61a組構成配對電晶體之假nMOS電晶體61b的源極與 汲極一起連接到地，且閘極電極連接到差動字線 WL及 /WL中的另一字線/WL。同樣地，用於轉移閘極之nMOS
-26- (22) 1305916 電晶體62a的源極與汲極其中之一連接到差動位元線BL 及/BL中的另一位元線/BL，源極與汲極其中另—連接到 正反器電路63，此外，閘極電極連接到差動字線WL及 /WL中的字線WL。與上述nMOS電晶體62a組構成配對 電晶體之假nMOS電晶體62b的源極與汲極一起連接到地 ’且閘極電極連接到差動字線WL及/WL中的另一字線 /WL。 φ 正反器電路63包括二個CMOS反相器電路64a及64b ’其分別是由nMOS電晶體及pMOS電晶體組構而成，且 該兩電晶體的輸入與輸出相互交叉連接。 CMOS反相器電路64a的架構爲：pMOS電晶體65a 的源極連接到傳送電源電壓 Vdd的電源線；以及，nMOS 電晶體66a的汲極連接到pMOS電晶體65a的汲極，且其 源極連接到傳送電源電壓之低電位側（接地電壓GND )的 電源線。兩個電晶體65a及66a的閘極電極共接，且此閘 φ 極共接節點連接到用於轉移閘極之nMOS電晶體62a之源 極與汲極的其中另一。 另一 CMOS反相器電路64b具有pMOS電晶體65b及 nMOS電晶體66b，分別與CMOS反相器電路64a內的 pMOS電晶體65a及nMOS電晶體66a配對。pMOS電晶 體65b的源極連接到上述電源線。nMOS電晶體66b的汲 極連接到pMOS電晶體65b的汲極’以及’ nMOS電晶體 6 6 b的源極連接到電源線的接地側。電晶體6 5 b及6 6 b兩 者的閘極電極共連，且此閘極共連節點連接到用於轉移閘
-27-
V (23) 1305916 極之nMOS電晶體62a之源極與汲極的其中另一。 在圖1 3中，相互配對的兩對配對電晶體形成在虛線 包圍的範圍內，以便在同一井區內相互毗鄰。亦即，形成 nMOS電晶體61a及61b，以便在同一 p井區內相互毗鄰 。形成nMOS電晶體62a及62b，以便在同一 p井區內相 互毗鄰。形成pMOS電晶體65a及65b，以便在同一η井 區內相互毗鄰。形成nMOS電晶體66a及66b，以便在同 • 一 P井區內相互毗鄰。接地電壓供應給每一個p井區，以 及正極性的電源電壓供應給η井區。 如根據第一實施例之DRAM的情況，差動字線WL及 /WL、差動位元線BL及/BL、以及差動資料線（未顯示） 分別組構成差動信號線對，如圖3或4所示。每一條線的 尺寸經過設定，以使這些線所得到的特性阻抗Z的範圍從 5 0Ω到200Ω，以100Ω較佳。上述的一對電源線，組構成 電源/接地線對。電源/接地線對的特性阻抗設定在等於或 # 小於平行懸吊之並聯電晶體的總負載阻抗値。例如，將電 源/接地線對的特性阻抗Z設定到5 Ω。 圖13僅顯不SRAM的部分架構。不過，此架構僅是 提供一例子。SRAM內所有電路的共通點是，以差動方式 操作的配對電晶體形成在同一井區內，包括記憶體格M C 、感測放大器電路1 6、以及控制電路20 ;所有的信號線 都是差動信號線對；以及，電源線是由電源線對組成。 在根據第二實施例的SRAM中，在同一井區內的配對 電晶體間可進行電荷交換，與根據第一實施例之DRAM的 -28- (24) 1305916 情況相同，可達成再利用習慣上被消耗浪費掉的累積電荷 〇 如根據第一實施例之DRAM的情況，使用傳輸線做爲 線。當使用傳輸線時，所得到的信號延遲僅光學傳輸延遲 ，且可進行高速的信號傳輸。 圖1 4是顯示圖1 3所示記憶體格樣式的平面視圖。在 圖14中，與圖13中對應的相同構件賦予相同的參考編號 φ ，且在此不做重複的描述。形成被組構成配對電晶體的 nMOS電晶體61a及61b，以便在同一 p井區71內相互毗 鄰。接著，形成具有一平板距離“d”的兩電晶體61a及61b ，以便彼此間進行電荷交換，且在閘極控制信號（差動字 線WL、/WL的信號）供應到配對電晶體之時，高速狀態 變遷被加速。形成被組構成配對電晶體的nMOS電晶體 62a及62b，以便在同一p井區72內相互毗鄰。接著，形 成具有一平板距離“d”的兩電晶體62a及62b，以便彼此間 # 進行電荷交換，且在閘極控制信號（差動字線WL、/WL 的信號）供應到配對電晶體之時，高速狀態變遷被加速。 形成被組構成配對電晶體的pMOS電晶體65a及65b，以 便在同一 η井區73內相互毗鄰。接著，形成具有一平板 距離“d”的兩電晶體65a及65b，以便彼此間進行電荷交換 ，且在閘極控制信號（nMOS電晶體6 1 a、62a的信號）供 應到配對電晶體之時，高速狀態變遷被加速。形成被組構 成配對電晶體的pMOS電晶體64a及64b ’以便在同一 η 井區7 4內相互毗鄰。接著，形成具有一平板距離“ d ”的兩 -29- (25) 1305916 電晶體65a及65b，以便彼此間進行電荷交換，且在閘極 控制信號（nMOS電晶體61a、62a的信號）供應到配對電 晶體之時，高速狀態變遷被加速。 當η井區或ρ井區內之電荷的遷移率爲p(cm2/Sv) 、配對電晶體之線區域間的電場強度爲E ( V/cm )、閘極 控制信號的變遷時間（上升時間或下降時間）爲tr ( s ) 、以及閘極控制信號的頻率爲f ( 1 /s )時，平板距離“d” 鲁 的最大値 dmax 爲 dmax = trpE = 0.35pE。 爲提供電源電壓及接地電壓給上述的兩個CMOS反相 器電路，形成由電源線75與接地線76組構成的電源/接 地線對。做爲pMOS電晶體65a及65b之源極區的兩層p-型擴散層，經由兩個電源接點連接到電源線7 5，以及，做 爲nMOS電晶體64a及64b之源極區的兩層η-型擴散層， 經由兩個接地接點連接到接地線7 6。 熟悉此方面技術之人士可很容易地想到其它的優點及 ® 修改。因此’本發明較廣義的態樣並不限於本文所顯示及 描述的特定細節及代表的實施例。因此，可做各樣的修改 ，不會偏離所附申請專利範圍及其相等物所定義之一般發 明槪念的精神與範圍。 【圖式簡單說明】 圖1顯示根據第一實施例之DRAM的電路圖； 圖2顯示使用配對電晶體之反相器電路之樣式的平面 視圖； .«·» -30- (26) 1305916 圖3顯示圖1中之差動信號線對之例的橫斷面透視圖 » 圖4顯示圖1中之差動信號線對之另一例的橫斷面透 視圖； 圖5 A顯示nM 0 S電晶體之單元結構的剖視圖； 圖5 B顯示ηΜ Ο S電晶體的符號； 圖6顯示關於MOS電晶體之閘極電壓之有效電容改 φ 變的特性視圖； 圖7顯示MOS電晶體內之各種閘極電壓範圍之有效 電容的特性視圖； 圖8A至8C之每一圖顯示用於說明配對電晶體之操作 的電路模型； 圖9是顯示感測放大器電路之單元結構的剖面圖，其 爲使用配對電晶體的電路例； 圖1 0的電路視圖顯示根據第一實施例之DRAM之記 春億體格之架構的另一例； 圖的平面圖顯示圖1中所示的電容器及用於轉移 閘極之nMOS電晶體的平面圖； 圖1 2顯示圖1 1中所示電容器的剖視圖； 圖1 3顯示根據第二實施例之S RAM的電路圖；以及 圖1 4顯示圖1 3中所示記憶體格之樣式的平面視圖。 【主要元件符號說明】 1 la : nMOS電晶體 -31 - (27) 1305916
1 lb : nMOS電晶體 12 :電容器 MC :記憶體格 BL :位元線 WL :字線 D L :資料線 SNL :電源線 SPL :電源線 1 3 : Y選擇器電路 14a: nMOS電晶體 14b: nMOS電晶體 15a: nMOS電晶體 1 5b : nMOS電晶體 1 6 :感測放大器電路 17a : CMOS反相器電路 17b : CMOS反相器電路 18a: pMOS電晶體 1 8 b : ρ Μ Ο S電晶體 1 9a : nMOS電晶體 1 9b : nMOS電晶體 2 0 :控制電路 23a: pMOS電晶體 23b: pMOS電晶體 24a: pMOS電晶體 -32- (28) (28)1305916 24b: pMOS電晶體 2 5 : p井區 26 : n型擴散層 27a: nMOS電晶體 27b : nMOS電晶體 28a: pMOS電晶體 28b: pMOS電晶體 2 9 a :閘極線 2 9 b :閘極線 3 0 a :輸出線 3 0b :輸出線 3 1 :電源供應線 3 2 :接地線 3 3 :電源供應接點 3 4 :接地接點 5 0 : p型基板 5 1 : η井區 52 : ρ井區 5 3 :緣絕體 5 4 :金屬電極 5 5 : ρ型擴散層 5 6 :閘極電極 5 7 :位元線 5 8 :連接塞 -33 (29) (29)1305916 61a: nMOS電晶體 61b:假nMOS電晶體 62a: nMOS電晶體 6 2b :假nMOS電晶體 63 :正反器電路 64a : CMOS反相器電路 64b : CMOS反相器電路 65a: pMOS電晶體 65b : pMOS電晶體 66a: nMOS電晶體 66b : nMOS電晶體 7 5 :電源線 7 6 :接地線
-34-

Claims (1)

  1. Γ305916 年只r修正替換頁
    十、申請專利範圍 第95 1 06 5 3 8號專利申請案 中文申請專利範圍修正本 1 2日修正 一對連接 成在同一 及 到該位元 內，以便 裝置，其 感測放大 井區內的 裝置，其 裝置，其 :200Ω 的 裝置，其 民國97年9月 1. 一種半導體記憶體裝置，包含： 記憶體格（memory cell，MC)，具有至少 到字線與位元線的配對電晶體，該配對電晶體龙 φ 井區內，以便相互毗鄰，且以差動方式操作；以 感測放大器電路（1 6 )，具有至少一對連g 線的配對電晶體，該配對電晶體形成在同一井區 相互毗鄰，且以差動方式操作。 2 ·如申請專利範圍第1項的半導體記憶| 中另包含控制電路（2 〇 )，其控制該記憶體格2 器電路的操作，其中該控制電路具有形成在同-配對電晶體，以便相互形成並以差動方式操作。 3-如申請專利範圍第1項的半導體記憶f 中該字線與該位元線分別組成差動信號線對。 4.如申請專利範圍第3項的半導體記憶f 中所得到該差動信號線對的特性阻抗値在50Ω : 範圍。 5 ·如申請專利範圍第1項的半導體記憶f 中該記憶體格每一個包括用於轉移閘的配對電晶體及連接 至用於轉移閘的該配對電晶體兩者其中之一的電容器，該 電容器用以儲存資料。 13 G 5 96 「.τ.^·- ' >— - · *·* * ~ ^ ~ ’ * ； 1 e /.. ·,'；. . ； I -：·' r, ' · 1 ；： v； :x ；：\, ^X«r-9*s~~4'-^·—1- 6. 如申請專利範圍第5項的半導體記憶體裝置，其 中該電容器連接於用於轉移閘之該配對電晶體兩者其中之 一與參考電位之供應節點之間。 7. 如申請專利範圍第5項的半導體記憶體裝置，其 中該電容器的結構爲高k材料製成的緣絕體，且該絕緣體 夾於一對金屬電極之間。 8. 如申請專利範圍第1項的半導體記憶體裝置，其 φ 中該記憶體格每一個包括用於轉移閘極的第一電晶體’被 組構成與該第一電晶體配對的第二電晶體；以及連接於該 第一電晶體的正反器電路，該正反器電路用以儲存資料。 9. 如申請專利範圍第1項的半導體記憶體裝置，其 中該配對電晶體形成具有一平板距離’以使相互間進彳了電 荷交換，且在控制信號之變遷供應至該配對電晶體之時， 加速高速狀態變遷。 1 0.如申請專利範圍第9項的半導體記憶體裝置，其 φ 中該平板距離“d”的最大値dmax爲： dmax = tr μΕ = 0.35ί μΕ 其中該井區內的電荷遷移率爲μ ( cm2/Sv );該配對 電晶體之線區域間的電場強度爲E ( V/cm ):該控制信號 的變遷時間爲tr ( s ):以及該控制信號的頻率爲f ( 1 /s )° 1 1.如申請專利範圍第1項的半導體記憶體裝置，另 包含特性阻抗等於或小於藉由相互並聯包括在該感測放大 器電路內電晶體的所有電晶體的ON電阻所得到的阻抗， -2- 1305916 該線對在高電位側及低電位側供應電源電壓給該感測放大 器電路。
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