CN103207303B - 功率晶体管中的电流测量装置与方法 - Google Patents

功率晶体管中的电流测量装置与方法 Download PDF

Info

Publication number
CN103207303B
CN103207303B CN201310012063.4A CN201310012063A CN103207303B CN 103207303 B CN103207303 B CN 103207303B CN 201310012063 A CN201310012063 A CN 201310012063A CN 103207303 B CN103207303 B CN 103207303B
Authority
CN
China
Prior art keywords
transistor
load
voltage
current
face terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310012063.4A
Other languages
English (en)
Other versions
CN103207303A (zh
Inventor
安东·毛德
弗朗茨·赫尔莱尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN103207303A publication Critical patent/CN103207303A/zh
Application granted granted Critical
Publication of CN103207303B publication Critical patent/CN103207303B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0092—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring current only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

本发明涉及功率晶体管中的电流测量，其中，一种电路装置包括负载晶体管和传感晶体管。负载晶体管的第一负载端子与传感晶体管的第一负载端子耦接。一种测量电路包括被配置为提供校准电流的电流源，该测量电路被配置为在传感晶体管处于导通状态时测量传感晶体管的第一负载端子和第二负载端子之间的第一电压、根据校准电流和第一电压确定传感晶体管的电阻、在负载晶体管处于导通状态时测量负载晶体管的第一负载端子和第二负载端子之间的第二电压、以及根据传感晶体管的电阻和第二电压确定通过负载晶体管的负载电流。

Description

功率晶体管中的电流测量装置与方法
技术领域
本发明的实施方式涉及具有功率晶体管和电流测量电路的电路装置，并涉及用于测量功率晶体管中的电流的方法。
背景技术
功率晶体管广泛地用于在汽车或工业应用中切换电流。例如，功率晶体管可用于任何一种开关式电源中、用于驱动负载的驱动电路中(诸如灯具、电感阀门或电机)、用于逆变器中等。为了调节通过负载的电流或者为了简单地检测过载的情况，在多种应用中需要测量流过晶体管的电流。
众所周知用于测量通过晶体管的负载电流的不同概念。这些概念包括例如，将分流电阻器与晶体管的负载路径串联并且测量该电阻器两端的电压、使用霍尔传感器测量电流、或者使用电感电流传感器电感地测量电流。
功率晶体管通常包括多个并联的相同的晶体管单元。根据另一个概念，这些晶体管单元(传感单元)中的至少一个用于测量通过晶体管的其他晶体管单元(负载单元)的电流。传感单元在与负载单元相同的操作点内操作(但是仅测量通过传感单元的电流)，从而通过传感单元的电流与通过负载单元的总体负载电流成比例。由传感单元的数量和负载单元的数量之间的比率给出比例系数。
而且，还需要以较低的测量损耗精确地测量通过功率晶体管的电流。
发明内容
第一实施方式涉及一种包括负载晶体管的电路装置。负载晶体管和传感晶体管均包括控制端子、第一负载端子以及第二负载端子。负载晶体管的控制端子与传感晶体管的控制端子耦接。负载晶体管的第一负载端子与传感晶体管的第一负载端子耦接。负载晶体管和传感晶体管被配置为以导通状态或以截止状态进行操作。电路装置还包括测量电路，其包括被配置为提供校准电流的电流源。测量电路被配置为在传感晶体管处于导通状态时测量传感晶体管的第一负载端子和第二负载端子之间的第一电压。测量电路被配置为基于校准电流和第一电压确定传感晶体管的电阻。测量电路被配置为在负载晶体管处于导通状态时测量负载晶体管的第一负载端子和第二负载端子之间的第二电压，以及基于传感晶体管的电阻和第二电压确定通过负载晶体管的负载电流。
第二实施方式涉及一种用于测量通过负载晶体管的电流的方法，该负载晶体管具有控制端子、第一负载端子以及第二负载端子。该方法包括提供包括控制端子、第一负载端子以及第二负载端子的传感晶体管，并且将传感晶体管的控制端子耦接至负载晶体管的控制端子以及将传感晶体管的第一负载端子耦接至负载晶体管的第一负载端子。该方法还包括以导通状态操作传感晶体管、驱动通过传感晶体管的校准电流并且测量传感晶体管的第一负载端子和第二负载端子之间的第一电压。基于校准电流和第一电压确定传感晶体管的电阻。在负载晶体管处于导通状态时，测量负载晶体管的第一负载端子和第二负载端子之间的第二电压。基于传感晶体管的电阻和第二电压确定通过负载晶体管的负载电流。
附图说明
现在将参考附图来说明实例。这些图用于示出基本原理，从而仅示出理解基本原理所需要的方面。并未按比例绘制这些图。在图中，相同的参考标号表示相似的特征。
图1示意性示出了用于切换通过负载的电流的功率晶体管的使用；
图2示出了MOSFET的特征曲线；
图3示出了具有负载晶体管、传感晶体管以及测量电路的电路装置的第一实施方式；
图4示出了用于测量通过负载晶体管的负载电流的方法步骤；
图5更详细地示出了测量电路的一个实施方式；
图6示出了实现根据第一实施方式的负载晶体管和传感晶体管的半导体本体的水平截面图；
图7示出了实现根据第二实施方式的负载晶体管和传感晶体管的半导体本体的水平截面图；
图8示意性示出了在一个半导体本体内实现传感晶体管单元和负载晶体管单元的第一实施方式；
图9示意性示出了在一个半导体本体内实现传感晶体管单元和负载晶体管单元的第二实施方式；
图10示出了实现根据第三实施方式的负载晶体管和传感晶体管的半导体本体的垂直截面图；
图11示出了图10的装置以及根据第一实施方式的偏置电路的电路图；
图12示出了图10的装置以及根据第二实施方式的偏置电路的电路图；
图13示出了图10的实施方式的修改例；
图14示出了在公共的半导体本体内实现图10和图13的装置的负载晶体管单元和传感晶体管单元的第一实施方式；
图15示出了在公共的半导体本体内实现图10和图13的装置的负载晶体管单元和传感晶体管单元的第二实施方式；
图16示出了图10的装置的修改例；
图17示出了在图10和图16的实施方式中实现漏极端子和漂移控制区域之间的耦接的第一实施方式；
图18示出了在图10和图16的实施方式中实现漏极端子和漂移控制区域之间的耦接的第二实施方式；
图19示出了实现根据第一实施方式的电压箝位元件的半导体本体的垂直截面图；
图20示出了实现根据第二实施方式的电压箝位元件的半导体本体的垂直截面图；以及
图21示出了实现根据第三实施方式的电压箝位元件的半导体本体的垂直截面图。
具体实施方式
在以下具体说明中，参考附图，附图构成说明书的一部分，并且在图中，通过示例，示出了可实践本发明的特定实施方式。在这方面，诸如“顶部”、“底部”、“前面”、“背面”、“前部”、“尾部”等方向性术语参照所描述的图的方向来使用。由于实施方式的部件可设置为多个不同的方向，所以方向性术语用于示例的目的，而非进行限制。应理解，在不背离本发明的范围的情况下，可使用其他实施方式，并且可进行结构上或逻辑上的变化。因此，以下具体实施方式并未具有限制性的意义，并且本发明的范围由所附权利要求限定。要理解，本文中所描述的各种示例性实施方式的特征可彼此结合，除非另有明确规定。
图1示意性示出了用于切换通过负载Z的负载电流IDS的作为电子开关的功率晶体管的用途。负载Z可为任何类型的电负载，例如，电感负载、电阻负载、电容负载、或它们的组合。负载Z可包括具有多个电子装置的复杂电子电路，并且可包括其他功率晶体管。图1中所示的功率晶体管M实现为MOSFET，具体而言，实现为n型MOSFET。然而，这仅用于示例的目的。用作电子开关的功率晶体管不限于n型MOSFET。相反，也可使用其他类型的MOSFET，例如，p型MOSFET、IGBT(绝缘栅极双极晶体管)、功率JFET(结型场效应晶体管)或功率BJT(双极结型晶体管)。
在图1中所示的实施方式中，将功率晶体管M连接为低侧开关，这表示功率晶体管M连接在负载Z和用于低侧电位或参考电位(如接地GND)的端子之间。然而，这仅作为实例。功率晶体管M也可连接为高侧开关。在这种情况下，功率晶体管M会连接在负载Z和用于高侧电位或正电源电位V+的端子之间。
功率晶体管M具有控制端子、第一负载端子、第二负载端子，并且在第一负载端子和第二负载端子之间具有负载路径。在功率MOSFETM中，如图1中所示，栅极端子G为控制端子，漏极端子D为第一负载端子，源极端子S为第二负载端子，并且漏源路径D-S为负载路径。
为了切换通过负载Z的负载电流IDS，功率晶体管M的负载路径D-S与负载Z串联在用于高侧电源电位V+和低侧电源电位GND的端子之间。通过在控制端子G和第二负载端子S之间施加合适的驱动电压VGS，可导通和截止功率晶体管M。在图1中所示的MOSFET中，驱动电压为MOSFET的栅源电压VGS。
图2示出了n型(增强)功率MOSFET的典型特征曲线。图2示出了在不同的控制电压(栅源电压)VGS1-VGS6(VGS1<VGS2<VGS3<VGS4<VGS5<VGS6)下根据负载电压(漏源电压)VDS的负载电流或漏源电流IDS。参考图2，特征曲线均具有线性区域，在该区域内，负载电压VDS增大时，负载电流IDS(大致)线性地增大，并且特征曲线均具有饱和区域，在该区域内，负载电压VDS进一步增大不会造成负载电流IDS进一步(显著地)增大。在不同的控制电压VGS1-VGS2下获得的特征曲线相似，并且其最大电流不同，该最大电流为在饱和区域中操作功率MOSFET时的电流。
可将在线性区域中操作的功率MOSFET视为与欧姆电阻串联的理想开关。通常，在线性区域中操作导通时用作电子开关的功率MOSFET。在这种情况下，最大的负载电压VDS在几伏特的范围内，例如，在0V到3V之间。负载电压VDS取决于负载电流IDS以及MOSFET的导通电阻(RON)。导通电阻取决于晶体管的电压阻断能力，从而与电压阻断能力较低的晶体管相比，电压阻断能力较高的晶体管通常具有更高的比导通电阻。MOSFET的“比导通电阻”(RON·A)为导通电阻(RON)与MOSFET的半导体面积(A)的乘积。晶体管的电压阻断能力通常取决于应用来设计。在工业应用中，通常使用电压阻断能力在50V或100V与1000V之间的功率晶体管。
在功率晶体管用作电子开关的多种应用中，期望测量通过负载Z和通过功率晶体管M的负载电流IDS。根据具体应用，可通过多种不同的方式使用有关负载电流的信息。例如，在电流调整器内，有关负载电流的信息用于控制负载电流，在电流模式的电压调整器中，有关负载电流的信息用于控制电压调整器的输出电压。在其他应用中，有关负载电流的信息仅用于检测负载Z中的过载状态。
图3示出了电路装置的第一实施方式，该电路装置包括作为电子开关的负载晶体管11并且被配置为测量通过负载晶体管11的负载电流IDS。负载晶体管11具有控制端子G1、第一负载端子D1以及第二负载端子S1。与参考图1所说明的电路一样，图3的负载晶体管11实现为MOSFET，具体地，实现为n型MOSFET。然而，这仅作为实例。负载晶体管11不限于实现为MOSFET。相反，也可使用另一类型的MOSFET(例如，p型MOSFET)、或另一类型的功率晶体管(例如，功率JFET)或功率BJT。在图3的实施方式中，负载晶体管11的控制端子为MOSFET的栅极端子G1，第一负载端子D1为MOSFET的漏极端子，并且第二负载端子S1为MOSFET的源极端子。
该电路设置还包括传感晶体管12，该晶体管具有控制端子G2、第一负载端子D2以及第二负载端子S2。传感晶体管12与负载晶体管11为相同的类型，从而在图3中所示的实施方式中，传感晶体管12实现为MOSFET，具体地，实现为n型MOSFET。传感晶体管12的控制端子G2与负载晶体管11的控制端子G1耦接，并且传感晶体管12的第一负载端子D2与负载晶体管11的第一负载端子D1耦接。下面将与负载晶体管11和传感晶体管12的控制端子G1、G2连接的端子称为公共的控制端子G，并且下面将与负载晶体管11和传感晶体管12的第一负载端子D1、D2连接的端子称为公共的第一负载端子D。
负载晶体管11和传感晶体管12为晶体管装置1的一部分。根据一个实施方式，晶体管装置1整合在公共的半导体本体内。下面在本文中，根据附图，说明在公共的半导体本体中实现负载晶体管11和传感晶体管12的实施方式。
在图3的电路装置中，负载晶体管11和传感晶体管12可实现为公共的栅极和公共的漏极晶体管，而源极端子S1、S2为单独的端子。传感晶体管12的单独源极端子S2可用于测量电流的目的，下面会进行说明。根据另一个实施方式(未示出)，负载晶体管11和传感晶体管12实现为公共的栅极和公共的源极晶体管。在本实施方式中，与公共的负载端子连接的第一负载端子分别为负载晶体管11和传感晶体管12的源极端子，而第二负载端子为漏极端子。这些漏极端子为单独的端子，并且用于测量电流的目的。
参考依照图2所进行的说明，在线性区域中操作的功率晶体管(尤其是功率MOSFET)可视为具有串联的欧姆电阻的理想开关。为了进行说明，图3中也示出了分别表示负载晶体管11和传感晶体管12的导通电阻RON1、RON2的电阻器。当负载晶体管11和传感晶体管12在线性区域中进行操作时，导通电阻独立于流过单独的晶体管11、12的电流，并且独立于单独的晶体管11、12的漏源电压VDS1、VDS2。
参考图3，电路装置还包括电流测量电路2。电流测量电路2被配置为提供表示通过负载晶体管11的负载电流IDS1的电流测量信号S2。电流测量电路2包括电流源21，该电流源与传感晶体管12的第二负载端子S2连接并且被配置为提供校准电流IM。电流源21连接在第二负载端子S2和电源电位V2的端子之间。电流源可由传送稳流的有源电路构成。可选地，电流源可由连接在电源电位V2和第二负载端子S2之间的电阻器构成。这个电源电位V2可与负载晶体管11的第二负载端子S1处的电位相对应，或者可与负载晶体管的第二负载端子S1处的电位不同。当负载晶体管11用作低侧开关时，负载晶体管11的第二负载端子S1的电位为低侧电源电位，例如，接地GND。根据另一个实施方式，电源电位V2为比负载晶体管11的第二负载端子S1处的电位更高的电位。根据另一个实施方式，电源电位V2为比负载晶体管11的第二负载端子S1处的电位更低的电位。校准电流IM的电流流动方向可由电流源21限定。当电源电位V2与负载晶体管11的第二负载端子S1处的电位对应时，例如，当电源电位V2比负载晶体管11的第一负载端子D1处的电位更负时，校准电流IM在图3中所示的方向流动，并且当电源电位V2为高于公共的第一负载端子D处的电位的正电源电位时，校准电流IM在相反的方向上流动。
电流测量电路2还包括控制和评估电路22，其被配置为测量负载晶体管11的第一负载电压VDS1并且测量传感晶体管12的第二负载电压VDS2。在图3的实施方式中，第一和第二负载电压VDS1、VDS2分别为负载晶体管11和传感晶体管12的漏源电压。控制和评估电路22可实现为微控制器，或者可包括微控制器。在另一个实施方式中，可使用至少一个放大器和/或至少一个比较器来实现控制和评估电路22。
电流测量电路2可与驱动电路DRV(由虚线表示)耦接，该驱动电路生成在公共的控制端子G处接收的栅极驱动电路。电流测量电路2可由驱动电路DRV接收有关栅极驱动信号的信息，从而能够检测以导通状态还是截止状态来驱动负载晶体管11和传感晶体管12。当栅极驱动信号(栅源电压)的绝对值高于阈值时，以导通状态驱动MOSFET(例如，图3中所示的n型MOSFET)，并且当栅极驱动信号的绝对值低于阈值时，以截止状态驱动MOSFET。通常，为用作电子开关的功率晶体管提供栅极驱动信号，该信号显著高于阈值电压。当阈值电压通常在0.7V和8V之间或在2V和5V之间时，提供给用作电子开关的功率晶体管的栅极驱动电压通常在1.3V和20V之间或在8V和15V之间。电流测量电路2可被配置为在传感晶体管12处于导通状态时，在任意的时间或者任意的时间间隔内测量传感晶体管12的导通电阻。测量传感晶体管12的导通电阻以及计算负载晶体管11的导通电阻的时间在下面称为校准时间或校准时间段。根据一个实施方式，在导通负载晶体管11和传感晶体管12的时间和校准时间之间具有时间延迟。这就确保了在负载晶体管11处于稳态中时，确定负载晶体管11的导通电阻，从而在导通负载晶体管11时或之后不久发生的寄生效应不会对测量结果造成负面影响。这种寄生效应为例如给内部寄生电容(例如，栅源、栅漏极或漏源电容)充电或放电或二极管恢复处理。同样，在校准时间和负载晶体管11开始截止的时间之间可具有时间延迟。
根据另一个实施方式(图3中的虚线所示)，电流源21为通过由电流测量电路2接收的控制信号S21可导通和切断的受控电流源。在这种情况下，电流源21被配置为在导通电流源21时，提供恒定的校准电流IM，并且在切断电流源时，不提供校准电流(校准电流0)。在本实施方式中，电流测量电路2可被配置为每当导通传感晶体管12和负载晶体管11时，导通电流源21。可将有关传感晶体管12的开关状态的信息通过驱动电路DRV所提供的开关状态信号SON/OFF提供给电流测量电路2。
下面参考图4说明图3的电路装置的操作原理和用于使用该电路装置测量负载电流IDS1的方法。图4示意性示出了图3的电路装置所执行的单独的方法步骤，以确定负载电流IDS1并且生成电流测量信号S2。
参考图4，测量通过负载晶体管11的负载电流IDS1，包括(图4中的步骤201)在传感晶体管12处于导通状态时，驱动通过传感晶体管12的校准电流IM，并且测量第二负载电流VDS2。电流源21可实现为未受控的恒定电流源。当然，在传感晶体管12(以及负载晶体管11)处于导通状态时，电流源21可仅驱动通过传感晶体管12的校准电流IM。在这种情况下，每当导通传感晶体管12时，电流源21“自动”驱动通过传感晶体管12的校准电流IM。
参考图4，测量负载电流IDS1，还包括(步骤202)基于校准电流IM和所测量的第二负载电流VDS2，计算传感晶体管12的电阻RON2。根据欧姆定律，可如下计算导通电阻RON2：
R O N 2 = V O S 2 I M - - - ( 1 )
其中，RON2为传感晶体管12的导通电阻，VDS2为电流测量电路2所测量的第二负载电压VDS2，并且IM为校准电流。根据一个实施方式，校准电流IM为固定电流，其电流值储存在电流测量电路2中。根据另一个实施方式(未示出)，电流测量电路2进一步测量校准电流IM，并且基于所测量的校准电流IM，计算传感晶体管12的导通电阻RON2。
当校准电流IM在图3中所示的方向流动时，第二负载电压VDS2为具有图3中所示的极性的电压。当校准电流IM在相反的方向上流动时，第二负载电压VDS2具有反极性。因此，校准电流IM可与负载电流IDS1在相同的方向上流动，但是也可在相反的方向上流动。在后一种情况下，校准电流IM会流过传感晶体管12，并且然后加入通过负载晶体管11的负载电流IDS1中。然而，计算通过负载晶体管11的负载电流IDS1时未考虑校准电流IM，通过以下说明，这显然易见。
参考图4，确定负载电流IDS1还包括(步骤203)测量第一负载电压VDS1，并且基于传感晶体管12的电阻RON2以及根据所测量的第一负载电压VDS1，计算负载电流IDS1。
负载晶体管11和传感晶体管12为相同类型的晶体管，并且可在公共的半导体本体中实现。负载晶体管11和传感晶体管12均具有有效晶体管面积，下面会进一步详细地进行说明。负载晶体管11的导通电阻RON1(至少大致)与传感晶体管12的导通电阻RON2成比例，其中，负载晶体管11的导通电阻RON1和传感晶体管12的导通电阻RON2之间的比例系数由传感晶体管12的有效面积A2的尺寸和负载晶体管11的有效面积A1的尺寸之间的比率表示，即：
R O N 1 R O N 2 &ap; A 2 A 1 - - - ( 2 a )
R O N 1 &ap; A 2 A 1 &CenterDot; R O N 2 - - - ( 2 b )
根据一个实施方式，负载晶体管11和传感晶体管12以沟道宽度相同的多个相同的晶体管单元来实现。为了进行说明，假设负载晶体管11以n个晶体管单元实现并且传感晶体管12以m个晶体管单元实现，m<<n。m例如在1和50之间，而n可高达几百到几千或者甚至高达几万。在这种情况下，可由：
R O N 1 R O N 2 &ap; m n - - - ( 3 a )
R O N 1 &ap; m n &CenterDot; R O N 2 - - - ( 3 b )
来代替等式(2a)和(2b)。
基于负载晶体管11的电阻RON1以及所测量的第一负载电压VDS1，如下计算负载电流IDS1：
I D S 1 = V D S 1 R O N 1 - - - ( 4 )
因此，在校准步骤中获得负载晶体管的导通电阻RON1之后，计算负载电流IDS1，仅需要测量负载晶体管的负载电压VDS1并且使用等式(4)计算负载电流。这可非常快地进行。
在测量电路2中，储存了传感晶体管12的电阻RON2或者负载晶体管11的电阻RON1。
党负载晶体管11和传感晶体管12的电源端子的S1、S2的电位不同时，基于等式(2b)或(3b)，不能精确地计算负载晶体管11的导通电阻RON1。例如，当第二电源电压V2与负载晶体管11的电源端子的S1的电位对应时，传感晶体管12的栅源电压VGS2与负载晶体管11的栅源电压VGS1减去电流源21两端的电压降V21相对应。参考图2，功率MOSFET的线性区域中的特征曲线的斜率也取决于栅源电压。特征曲线的斜率的倒数限定相应的栅源电压(图2中的VGS1-VGS2)的导通电阻。由于传感晶体管12以低于负载晶体管11的栅源电压进行操作，所以计算用于传感晶体管12的导通电阻RON2未精确地表示负载晶体管11的导通电阻RON1。然而，当负载晶体管11的栅源电压明显大于阈值电压时，并且当电流源21的压降明显低于传感晶体管12的栅源电压VGS2时，误差非常低，并且传感晶体管12和负载晶体管11的导通电阻RON2和RON1分别可视为成比例。而且，当在MOSFET11、12中与总体导通电阻RON1和RON2相比栅极沟道的电阻非常低时，使用不同的驱动电压VGS1、VGS2驱动负载晶体管11和传感晶体管12时所产生的误差几乎可忽略不计。这就是高电压MOSFET的情况，其中，总体导通电阻主要由漂移区域的电阻确定。下面说明MOSFET中漂移区域的实施方式。
可选地，测量电路2包括控制电路，该控制电路将传感晶体管12的源极端子S2的电位调节成等于负载晶体管11的源极端子S1的电位。这种控制电路(调节电路)可包括可调电阻器(如晶体管)，该可调电阻器连接在传感晶体管12的源极端子S2和操作放大器之间连接，该操作放大器接收负载晶体管11的源极电位和传感晶体管12的源极电位并且被配置为调节可调电阻器的电阻，从而使这些电位相同。众所周知这种控制电路，从而在这方面不需要进一步进行说明。然而，当应用这种控制电路时，电源电位V2应低于负载晶体管11的源极端子S1处的电位。
根据另一个实施方式(未示出)，负载晶体管11和传感晶体管12的栅极端子G1、G2未(直接)耦接，从而这些端子接收不同的驱动电位。根据一个实施方式，该电路包括控制电路，其调节栅极电位(栅极端子G1、G2的电位)，从而独立于电源电位之间的差值，负载晶体管11和传感晶体管12的栅源电压VGS1、VGS2相同，使得在相同的操作点操作这两个晶体管11、12。在本实施方式中，负载晶体管11的栅极端子G1可与驱动电路DRV连接，并且控制电路可耦接在这两个栅极端子G1、G2之间并且可被配置为根据负载晶体管11的栅源电压VGS1驱动传感晶体管12，使得传感晶体管12的栅源电压VGS2与负载晶体管11的栅源电压VGS1对应。
参考图3，控制和评估电路22具有输入端子，该输入端子与负载晶体管11和传感晶体管12的公共的第一负载端子(漏极端子)D1、D2耦接。控制和评估电路22具有电压测量电路，该电路耦接在这个输入端子、负载晶体管11的第二负载端子S1以及传感晶体管12的第二负载端子S2之间。这个测量电路两端的电压分别与第一负载电压VDS1和第二负载电压VDS2对应。在负载晶体管11和传感晶体管12处于导通状态时，这些电压为最大为几伏特的电压。因此，通过以低压电子装置实现的电压测量电路可容易地测量这些电压。然而，当负载晶体管11和传感晶体管12处于截止状态时，或者在某些过载或误差状态下，例如，当负载Z中存在短路时，这些电压可增大为几百伏特。
为了保护控制和评估电路22不具有较高的第一和第二负载电压VDS1、VDS2，根据图5中所示的一个实施方式的测量电路22包括电压限制或电压箝位元件23，该元件连接在公共的第一负载端子D与控制和评估电路22的输入端子之间。参考图5，电压箝位元件23可实现为耗尽晶体管，例如，耗尽MOSFET(如图5中所示)或JFET。耗尽晶体管的负载路径(漏源路径)连接在公共的第一负载端子D与控制和评估电路22的输入端子之间，并且耗尽晶体管23的控制端子(栅极端子)与负载晶体管11的第二负载端子S1或者与传感晶体管12的第二负载端子S2连接。耗尽晶体管23将控制和评估电路22的测量电路所接收的电压箝位(限制)为耗尽晶体管23的夹断电压。在其栅极端子与控制和评估电路22的输入端子之间的电压达到耗尽晶体管23的夹断电压时，耗尽晶体管23夹断。选择耗尽晶体管23，使得与负载晶体管11和传感晶体管12分别处于导通状态时所产生的标准负载电压VDS1、VDS2相比，其夹断电压更高。因此，在这些晶体管处于导通状态时，传送给控制和评估电路22的第一和第二负载电压VDS1、VDS2保持不变，而在第一负载电压VDS1或第二负载电压VDS2分别增大为大于耗尽晶体管23的夹断电压时，传送给控制和评估电路22的电压限于耗尽晶体管23的夹断电压。
图5中仅示意性示出了接收负载电压VDS1、VDS2的测量电路。这个测量电路包括接收第一负载电压VDS1的第一电压测量元件25以及接收第二负载电压VDS2的第二电压测量元件26。这些电压测量元件25、26所提供的电压测量信号由计算单元24(仅在图5中示意性示出)接收，该计算单元通过参考图4所说明的方式处理电压测量单元所接收的电压测量信号，以提供表示通过负载晶体管11的负载电流IDS1的电流测量信号S2。
图5中仅示意性示出了测量第一和第二负载电压VDS1、VDS2的测量电路。任何一种测量单元可用于测量第一和第二负载电压VDS1、VDS2。计算单元24可为模拟信号处理单元或数字信号处理单元，该单元从测量电路中接收电压测量信号并且通过上述方式处理电压测量信号。
下面将计算传感晶体管12的导通电阻RON2的程序称为校准程序。根据一个实施方式，每当导通负载晶体管11(传感晶体管12)时，测量电路2被配置为执行校准程序。根据另一个实施方式，测量电路2被配置为并非在负载晶体管11的每个转换周期中、而是以规则的或不规则的时间间隔周期地，或者根据外部参数执行校准程序。
需要以规则的或不规则的时间间隔或者根据外部参数确定传感晶体管12的导通电阻RON2，这是因为传感晶体管12的导通电阻RON2以及因此负载晶体管11的导通电阻可发生变化，这种变化是由于具有负载晶体管11和传感晶体管12的晶体管装置1中的温度发生了变化。根据一个实施方式，外部参数为负载晶体管中的温度，测量该温度，并且每当温度改变超过指定的阈值(例如5K、10K、20K)时，执行校准程序。
可通过多种不同的方式来实现具有负载晶体管11和传感晶体管12的晶体管装置1。下面参考图6到图18说明实现晶体管装置1的一些实例。
图6示出了根据第一实施方式的半导体本体100的截面的垂直截面图，该半导体本体中实现了负载晶体管11和传感晶体管12的有效装置区域。半导体本体100具有第一表面101和相反的第二表面102。图6示出了垂直于第一和第二表面101、102延伸的垂直截面平面中的垂直截面。
在图6的晶体管装置中，负载晶体管11和传感晶体管12均实现为垂直晶体管，这表示这些晶体管11、12的电流流动方向主要与半导体本体100的垂直方向相对应。
负载晶体管11包括多个并联的晶体管单元。这些晶体管单元中的一个在图6中标有参考标号101。这些晶体管单元中的每个包括漂移区域11、与漂移区域11邻接的本体区域12、通过本体区域12与漂移区域11分离的源极区域13、以及与漂移区域11邻接的漏极区域15。栅极电极17与本体区域12相邻，并且通过栅极电介质18与本体区域12介电绝缘。源极区域13和本体区域12与源电极141电连接。源电极141形成或连接到负载晶体管11的第二负载端子S1(源极端子)。可选地，接触区域19比本体区域12掺杂更高并且与本体区域12具有相同的掺杂类型，该接触区域19设置在本体区域12和源电极141之间。漏极电极16与漏极区域15连接。漏极电极16形成或连接到公共的第一负载端子D(漏极端子)。
传感晶体管12的至少一个晶体管单元102与负载晶体管11的晶体管单元101相同。因此，传感晶体管12的晶体管单元102的相同特征与负载晶体管11的晶体管单元101的相应特征具有相同的参考标号。传感晶体管12的至少一个晶体管单元102的源极区域13和本体区域12与形成或连接到传感晶体管12的第二负载端子S2的第二源电极142相连接。
负载晶体管11和传感晶体管12具有单独的源电极141、142，而漏极区域15和漏极电极16对于负载晶体管11的单独的晶体管单元101以及由传感晶体管12的至少一个晶体管单元102是公共的。负载晶体管11和传感晶体管12因此可称为公共的漏极晶体管。单独的晶体管单元101、102的栅极电极17与公共的栅极端子G连接。这仅对图6中所示的两个晶体管单元示意性示出。
根据一个实施方式，负载晶体管和传感晶体管的单独的晶体管单元101、102分别实现为具有相同的或至少大致相同的沟道宽度。在这种情况下，使用等式(2b)，从传感晶体管12所测量的导通电阻RON2，可容易地计算负载晶体管11的导通电阻RON1。
如上所述，负载晶体管11和传感晶体管12也可实现为公共的源极晶体管。在这种情况下(未示出)，负载晶体管11和传感晶体管12具有公共的源电极，但是具有单独的漏极区域和单独的漏极电极。已知公共的源极晶体管，由此在这方面不需要进一步进行说明。
参考图6，单独的晶体管单元101、102均还包括场电极51，该电极通过场电极电介质52与漂移区域11介电绝缘。具有场电极51和场电极电介质52的场电极结构延伸通过漂移区域11或进入漏极区域15。负载晶体管11的晶体管单元101的场电极51与第一源电极141电连接。或者，这些场电极51与栅极端子G电连接。在图6中所示的实施方式中，传感晶体管12的一个晶体管单元102和负载晶体管11的相邻的晶体管单元共同具有场电极51，从而在本实施方式中，传感晶体管单元102的场电极51也与第一源电极141连接。然而，这个公共的场电极51也可与第二源电极142连接。
虽然在图6中所示的实施方式中，负载晶体管单元101和传感晶体管单元102的栅极电极17与公共的栅极端子G连接，但是也能够将负载晶体管单元101的栅极端子连接至第一栅极端子，并且将至少一个传感晶体管单元102的栅极电极17连接至与第一栅极端子不同的第二栅极端子。这就允许独立地调节负载晶体管11和传感晶体管12的栅极驱动电位，如上文中所述。
在图6中所示的实施方式中，两个栅极电极17或栅极电极的两个部分以及一个场电极51设置在半导体本体100的公共的沟道中，栅极电极18位于场电极电介质52之上以及场电极51的一部分和本体区域12之间。
通常，场电极51和栅极电极17可包括多晶的高掺杂半导体材料(例如，多晶硅)，并且栅极电介质18和场电极电介质52可包括半导体氧化物(例如，二氧化硅)或任何其他类型的场电极电介质。
在图6中所示的实施方式中，传感晶体管12具有传感晶体管单元102的漂移区域11，该区域通过场电极结构51、52与相邻的负载晶体管单元101的漂移区域11分离。因此，驱动进入传感晶体管12中的校准电流仅流过传感晶体管12的漂移区域11，其中，漂移区域主要限定传感晶体管的导通电阻。因此，在传感晶体管12和负载晶体管11的漂移区域之间没有可能会负面地影响校准处理的交叉电流(crosscurrent)。
单独的晶体管单元101、102的源极区域13、本体区域12、漂移区域11以及漏极区域15可以功率晶体管常规的掺杂浓度来实现。源极区域和漏极区域13、15的掺杂浓度例如在5E17cm-3和1E21cm-3之间的范围内。本体区域12的掺杂浓度例如在5E16cm-3和5E18cm-3之间的范围内。漂移区域11的掺杂浓度例如在1E12cm-3和1E16cm-3之间的范围内。
负载晶体管11和传感晶体管12可实现为n型晶体管或p型晶体管。在n型晶体管中，源极区域13和漂移区域11为n掺杂型，而本体区域12为p掺杂型。在p型晶体管中，源极区域13和漂移区域11为p掺杂型，而本体区域12为n掺杂型。而且，这些晶体管可实现为MOSFET或IGBT。在MOSFET中，漏极区域15与漂移区域11具有相同的掺杂类型，但是具有更高的掺杂度。在IGBT中，漏极区域15(也称为发射极区域)的掺杂类型与漂移区域11的掺杂类型互补。
图7示出了具有负载晶体管11和传感晶体管12的晶体管装置1的另一个实施方式。在图6的实施方式中，传感晶体管12的晶体管单元102具有在两个相邻的沟道之间延伸的漂移区域11，每个沟道包括传感晶体管单元102的栅极电极17。在图7的实施方式中，传感晶体管单元102的漂移区域11在整合有传感晶体管单元的栅极电极17的一个沟道的相反侧上延伸。而且，在图7的实施方式中，传感晶体管单元102的场电极51与第二源电极142连接。
图6和图7分别示出了负载晶体管11和传感晶体管12的单独晶体管单元101、102的垂直截面图。在与图6和图7中所示的截面垂直的水平面中，可通过不同的方式实现单独的晶体管单元101、102。
参考图8，晶体管单元101、102可实现为在水平面中细长型晶体管单元。在图8中，仅示意性示出了单独的晶体管单元101、102。未示出晶体管单元的详细情况(例如，源极区域、本体区域、栅极电极以及栅极电介质)。
图9示出了实现在水平面中的单独的晶体管单元101、102的另一个实施方式。在图9的实施方式中，单独的晶体管单元具有矩形。然而，这仅为一个实施方式，单独的晶体管单元也可具有在水平面中的六边形或任何其他多边形。
图10示出了半导体本体100的截面的垂直截面图，在该半导体本体中实现了根据第二实施方式的负载晶体管11和传感晶体管12的有效装置区域。与图6和图7中所示的实施方式中一样，负载晶体管11以多个并联的晶体管单元101实现，并且传感晶体管12以至少一个晶体管单元102实现。在图10中，示出了负载晶体管11的两个晶体管单元101和传感晶体管12的一个晶体管单元102。
在本实施方式中，负载晶体管11和传感晶体管12均实现为MOSFET，具体地实现为垂直的MOSFET。参考图10，垂直的MOSFET为电流流动方向与半导体本体100的垂直方向对应的MOSFET，MOSFET的有效装置区域用于该半导体本体中。半导体本体100的“垂直方向”为与半导体本体100的第一表面101垂直的方向。图10示出了MOSFET的垂直截面图，或者更确切地说示出了半导体本体100的垂直截面图。然而，下面要说明的基本操作原理不限于垂直的MOSFET，但是也可应用于电流流动方向与半导体本体的横向对应的横向的MOSFET。
参考图10，每个晶体管单元101、102包括漂移区域11、本体区域12、源极区域13以及漏极区域15。源极和漏极区域13、15设置为在电流的流动方向(本实施方式中的半导体本体100的垂直方向)上远离。本体区域12设置在源极区域13和漂移区域11之间，并且漂移区域11设置在本体区域12和漏极区域15之间。漏极区域15与形成或连接到公共的第一负载端子(漏极端子D)的漏极电极16电连接。负载晶体管11的晶体管单元101的源极区域13和本体区域12与形成或连接到负载晶体管11的第二负载端子S1的第一源电极141电连接，并且传感晶体管12的至少一个晶体管单元101的源极区域13和本体区域12与形成或连接到传感晶体管12的第二负载端子S2的第二源电极142电连接。通过与本体区域12具有相同的掺杂类型的更高掺杂的区域，负载晶体管单元101和/或传感晶体管单元102的本体区域12可与相应的第二负载端子S1、S2连接。那些更高掺杂的区域在图10中由虚线表示。
漂移区域11、本体区域12、源极区域13以及漏极区域15构成MOSFET的有效装置区域，并且实现于半导体本体100中。根据一个实施方式，有效装置区域为单晶半导体区域。漏极电极16可包括例如掺杂度较高的单晶半导体基底、多晶半导体材料、硅化物或金属。源极电极可包括多晶半导体材料、硅化物或金属。
每个晶体管单元101、102还包括栅极电极17，该电极通过本体区域12，从源极区域13中延伸到或进入漂移区域11。栅极电极17通过栅极电介质18与这些半导体区域介电绝缘，并且与公共的栅极端子G连接。栅极电介质18可为常规的栅极电介质并且包括例如氧化物、氮化物或高k电介质。
MOSFET可实现为n型MOSFET或p型MOSFET。在n型MOSFET中，源极区域13和漏极区域15为n掺杂型，而本体区域12为p掺杂型。在p型MOSFET中，源极区域13和漏极区域15为p掺杂型，而本体区域12为n掺杂型。源极区域和漏极区域13、15的掺杂浓度例如在5E17cm-3和1E21cm-3之间的范围内。本体区域12的掺杂浓度例如在5E16cm-3和5E18cm-3之间的范围内。漂移区域11的掺杂浓度例如在1E12cm-3和1E15cm-3之间的范围内。
在图10中所示的这种MOSFET中，漂移区域11可与源极区域13和漏极区域15具有相同的掺杂类型，可与源极区域13和漏极区域15互补地掺杂，或者也可具有部分漂移区域11(未示出了)中主要的两种掺杂类型，其中，在下文中将说明的介电层35和MOSFET的沟道区域之间的漂移区域11的至少一部分可与源极区域13具有相同的掺杂类型。MOSFET的“沟道区域”为沿着栅极电介质18的本体区域12中的栅极电极控制导电沟道的区域。
参考图10，每个晶体管单元101、102还包括漂移控制区域31，该区域通过介电层35与漂移区域11介电绝缘。介电层35在下文中称为漂移控制区域电介质35。漂移控制区域电介质35在电流流动方向上延伸。因此，在图10中所示的实施方式中，漂移控制区域电介质35为在半导体本体100的垂直方向延伸的垂直介电层。漂移控制区域31被配置为当相应的MOSFET处于导通的状态时，沿着漂移控制区域电介质35在漂移区域11中生成导电沟道。这个导电沟道有助于减少MOSFET的导通电阻。在为感生源极区域13和漂移区域11之间的沿着栅极电介质18的本体区域12中的导电沟道的栅极端子G施加电位时，以及在漏极和源极端子D、S1、S2之间施加电压时，每个MOSFET11、12(例如，传统的MOSFET)处于导通状态。例如，在n型增强型MOSFET中，要在栅极端子G和源极端子S之间施加的电压为正电压，并且要在漏极端子D和源极端子S之间施加的电压为正电压，以促使MOSFET处于导通状态。在漂移区域11与源极和漏极区域13、15具有相同的掺杂类型时，沿着漂移控制区域电介质35的导电沟道为累积沟道，并且在漂移区域11与这些源极和漏极区域13、15互补地掺杂时，导电沟道为反向沟道。
半导体器件装置还包括与漂移控制区域31耦接的偏置电源40。偏置电源40被配置为偏置漂移控制区域31，从而当MOSFET处于导通状态时，沿着漂移控制区域电介质35，在漂移区域11中生成导电沟道。在具有n型MOSFET的装置中，偏置电源40被配置为为漂移控制区域31充电，从而在MOSFET处于导通状态时，漂移控制区域31具有比漂移区域11的电位更高的电位。在这种情况下，沿着漂移控制区域电介质35，在漂移区域11中生成电子沟道(根据漂移区域11的掺杂类型，作为累积或反向沟道)。在具有p型MOSFET的装置中，偏置电源40被配置为为漂移控制区域31充电，从而漂移控制区域具有比漂移区域11的电位更低的电位。可通过多种不同的方式实现偏置电源40。图11和图12示出了两个可能的实例。在图11和图12中，负载晶体管11和传感晶体管12由电路符号表示。这些电路符号分别基于包括第二控制端子DR1和DR2的通常MOSFET(在本实例中，具体为n型MOSFET)的电路符号。这些第二控制端子DR1、DR2与单独的装置的漂移控制区域31耦接并且与图10中的电极34对应。
在图10中所示的实施方式中以及在图11和12中所示的实施方式中，一个驱动电路40为负载晶体管11和传感晶体管12这两者设置。然而，这仅仅是实例。也可能为负载晶体管11和传感晶体管12中的每一个提供单独的驱动电路。
参考图11，偏置电源40可与栅极端子G连接，并且可包括连接在栅极端子G和漂移控制区域31(图11中的第二控制端子DR1、DR2)之间的整流器元件41(例如，二极管)。图11中所示的二极管的极性应用于n型MOSFET中，其中，当MOSFET处于导通的状态时，栅极端子的电位比源极和本体区域13、12(参见图10)更高。在本实施方式中，每次都通过栅极驱动电路DRV(图11中用虚线表示)为漂移控制区域31充电，并且栅极端子的电位高于(在n型MOSFET中)或低于(在p型MOSFET中)漂移控制区域31的电位。
参考图11，偏置电路40可还包括耦接在漂移控制区域31(第二控制端子DR1、DR2)和参考电位的端子(例如，第一源极端子S1(未示出)或第二源极端子S2)之间的电容元件42(例如，电容器)。电容元件42用于储存在MOSFET处于截止状态时来自漂移控制区域31的电荷载子。漂移控制区域31中需要这些电荷载子，以在MOSFET处于导通状态时，沿着漂移控制区域电介质35在漂移区域11中控制(生成)导电沟道。下面更详细地进行说明。在MOSFET的截止阶段在电容器42中储存电荷并且在导通MOSFET时提供来自电容器42的这些电荷，有助于减少开关损耗。以较高的开关频率操作MOSFET时，减少开关损耗尤其是个问题。
根据另一个实施方式(未示出)，漂移控制区域31仅与栅极电极G连接(通过电极34和可选的半导体区域33)。在本实施方式中，与栅极端子连接并且被配置为通过对栅极电极G施加合适的驱动电位来导通和截止MOSFET的栅极驱动电路DRV也用作偏置源，每当导通MOSFET时，该偏置源偏置漂移控制区域31。
在图12中所示的实施方式中，偏置电路40包括耗尽晶体管43，例如，耗尽MOSFET。耗尽晶体管43包括连接在漏极端子D和漂移控制区域31(第二控制端子DR1、DR2)之间的负载路径(漏源路径)和控制端子(栅极端子)。控制端子与参考电位的端子(例如，第一和第二电源端子S1、S2中的一个)连接。在这个偏置电路40中，耗尽晶体管43通过漏极端子D为漂移控制区域31充电，直到漂移控制区域31和参考端子(图12的实施方式中的第一电源端子S1)之间的电压与耗尽晶体管43的夹断电压对应。
参考图10，每个晶体管单元101、102可还包括整流器元件44，(例如，二极管)，该整流器元件连接在漏极电极16和漂移控制区域31的漏极侧端之间。漂移控制区域31在MOSFET的电流流动方向上沿着漂移区域延伸。漂移控制区域31的“漏极侧端”为朝着单独的MOSFET11、12的漏极区域15(或漏极电极16)定位的端部。因此，漂移控制区域31的“漏极侧端”为朝着源极区域13(或源极电极14)定位的端部。可选地，整流器元件44与连接区域32连接，该连接区域与源极和漏极区域13、15具有相同的掺杂类型，从而连接区域32在n型MOSFET中为n掺杂，并且在p型MOSFET中为p掺杂。连接区域32比漂移控制区域31具有更高的掺杂浓度。连接区域32的掺杂浓度例如在10E15cm-3和10E21cm-3之间的范围内。仅示意性地示出了图10中的整流器元件44。整流器元件44也可实现为靠近半导体本体100的第一表面101，在一侧导电连接到漂移控制区域31或连接区域32，在另一侧导电连接到漏极电极D。漂移控制区域31和/或连接区域32与漏极接触16(未示出)之间可提供介电绝缘。
MOSFET还可包括半导体区域33，该区域与MOSFET的源极和漏极区域13、15互补掺杂并且在漂移控制区域31的源极侧端，与漂移控制区域31邻接。在n型MOSFET中，半导体区域33为p掺杂，并且在p型MOSFET中，半导体区域33为n掺杂。偏置电源40通过这个可选的半导体区域33与漂移控制区域31连接。偏置电源40可与接触电极34连接，其中接触电极分别与漂移控制区域31或区域33连接。为了将漂移控制区域31或半导体区域33电连接到接触电极34，漂移控制区域31或半导体区域33分别可包括更高程度掺杂的接触区域(未示出)，该接触区域分别与漂移控制区域31或半导体区域33具有相同的掺杂类型。这个接触区域由接触电极34接触。
漂移控制区域31的掺杂类型可与漂移区域11的掺杂类型对应，或者可与漂移区域的掺杂类型互补。根据另一个实施方式，漂移控制区域31和/或漂移区域11是本征的。
现在说明图10的晶体管装置的基本操作原理。为了进行说明，假设MOSFET为具有n掺杂的漂移区域11的n型增强MOSFET，并且假设漂移控制区域31与漂移区域11具有相同的掺杂类型。在这种情况下，当MOSFET处于导通状态时，偏置电源40被配置为偏置漂移控制区域31，以相对于电源端子S(电源电位)的电位具有正电位。当施加给栅极端子G的驱动电位在源极区域13和漂移区域11之间的本体区域12中生成导电沟道时，并且在漏极和源极端子D、S之间施加正电压时，MOSFET处于导通状态。在导通状态中，比漂移区域11具有更高的电位的漂移控制区域31沿着漂移控制区域电介质35在漂移区域11中生成累积沟道。与没有漂移控制区域的MOSFET相比，这种累积沟道大幅降低了MOSFET的导通电阻。当漂移区域11与源极和漏极区域13、15互补掺杂时，漂移控制区域31沿着漂移控制区域电介质35在漂移区域11中生成反向沟道。
当本体区域12中沿着栅极电介质18的沟道中断时，MOSFET处于截止状态。在这种情况下，耗尽区域在漂移区域11中扩展，开始于本体区域12和漂移区域11之间的pn结处。在漂移区域11中扩展的耗尽区域也使耗尽区域在漂移控制区域31中扩展，该漂移控制区域与漂移区域11一样，可包括单晶半导体材料。由于在漂移区域11中扩展的耗尽区域以及在漂移控制区域31中扩展的耗尽区域，所以限制了漂移控制区域电介质35两端的电压。
MOSFET处于截止状态时，电容储存元件42用于储存在MOSFET处于导通状态时漂移控制区域31中所需要的电荷。这些电荷为n型MOSFET中的正电荷，并且可由半导体区域33提供。
整流器元件44允许漂移控制区域31中热生成的电荷载流子流动到漏极区域15中，以防止漂移控制区域31的电位以不受控制的方式增大。因此，整流器元件44用作压力限制元件，该元件限制漂移控制区域31的电位和漏极电极15之间的电压差。接通这个整流器元件44，从而使得MOSFET处于导通状态时，漂移控制区域31可具有比漏极端子D处的电位更高的电位。
在图10中所示的实施方式中，栅极电极17为设置在半导体本体100的沟道中的沟道电极，该沟道在半导体本体的垂直方向上从第一表面101延伸。然而，这仅为一个实例。栅极电极17也可实现为半导体本体10的第一表面101之上的平面电极(未示出)。
图13示出了根据第四实施方式的MOSFET的垂直截面图。在本实施方式中，漂移控制区域31或可选的半导体区域33与栅极电极17邻接。在本实施方式中，栅极电极17包括单晶半导体材料。根据一个实施方式，栅极电极的掺杂类型和掺杂浓度与漂移控制区域31的掺杂类型和掺杂浓度对应。在本实施方式中，栅极电极17和漂移控制区域31由相同掺杂类型和掺杂浓度的连续单晶半导体区域构成。在这种情况下，栅极电极17为与本体区域12相邻的半导体区域，并且漂移控制区域31为与漂移区域11相邻的半导体区域。
根据另一个实施方式，栅极电极17与本体区域12具有相同的掺杂类型，其可与漂移控制区域31的掺杂类型互补。栅极电极17的掺杂浓度可与本体区域12的掺杂浓度对应。换言之，栅极电极17的掺杂浓度可与上述半导体区域33的掺杂浓度对应。在这种情况下，可省略这个半导体区域33。
栅极电极17用于控制本体区域12中的导电沟道，并且通过栅极电介质18与本体区域12介电绝缘。图13的半导体装置的操作原理与图10的半导体装置的操作原理对应，其差别在于，在图13的半导体装置中，当导通该装置时，通过栅极电极17为漂移控制区域31充电，并且通过栅极电极为其放电。所需要的电荷由栅极驱动电路提供。彼此邻接的漂移控制区域电介质35和栅极电介质18可由一个介电层形成，在图13的实施方式中该介电层为垂直介电层。
水平面为与半导体本体100的第一表面101平行的平面，在该水平面中，可通过多种不同的方式实现单独的晶体管单元。图14和图15中示出了两种可能的实施方式。图14和图15示出了在通过根据图10和图13的MOSFET的漂移区域11、漂移控制区域电介质35以及漂移控制区域31切割的截面中，半导体本体100的水平截面图。
参考图14，单独的晶体管单元的漂移区域11可具有在水平面中的细长(纵向、带状)形状。一个漂移控制区域31可围绕单独的漂移区域11。根据另一个实施方式(图7中的虚线所示)，具有纵向形状的多个漂移控制区域31，每个漂移控制区域31由纵向端部处的另一个介电层36终止。
参考图15，单独的晶体管单元的漂移区域11可具有矩形并且以六角网格设置。然而，漂移区域11也可实现为具有其他形状，诸如椭圆形、六边形、八边形或其他多边形，或者也可以为如矩形的其他网格或其他的网格。
参考图16，该图示出了基于图10的晶体管装置的晶体管装置，驱动电路40的电容元件42可整合在半导体本体100中的漂移控制区域31中和/或半导体区域33中。在图16中所示的实施方式中，沟道电容器整合在每个漂移控制区域31中并且包括电容器电极421，该电容器电极通过电容器电介质与漂移控制区域31和半导体区域33介电绝缘。电容器电极421与参考电位的端子(例如第一和第二电源端子S1、S2中的一个)连接。电容器电极421形成电容器的第一电容器电极，而第二电容器电极由漂移控制区域31和半导体区域33构成。电容器42仍然连接在接触电极421和参考电位的端子(图16中的S1)之间。
进一步参考图16，另一个介电层35'可设置在漂移控制区域31的漏极侧端和漏极电极16之间。在这种情况下，漏极电极16可为连续的电极。
参考图17，在具有纵向漂移区域11以及具有在漂移控制区域31的漏极侧端和漏极电极16之间的另一个介电层35'的MOSFET中，整流器元件44可通过第一表面101与漂移控制区域31连接。图17示出了图16中所示的垂直截面B-B中的一个漂移控制区域31的垂直截面图。在本实施方式中，漏极电极16也设置在漂移控制区域31之下，但是通过另一个介电层35'与漂移控制区域介电绝缘。因此，漂移控制区域31设置在“介电井”中，该介电井包括漂移控制区域电介质35(图17中所示)、纵端(其中，在图17中，仅示出了一个纵端)的介电层36、以及漂移控制区域电介质底部的另一个介电层35'。整流器元件44连接在漏极电极16和另一个连接区域37之间。另一个连接区域37与连接区域32具有相同的掺杂类型，并且在纵端沿着介电层36从第一表面101延伸到连接区域32，从而将整流器元件44与MOSFET的漏极侧端的连接区域32连接。可选的半导体区域33远离垂直的连接区域37。
根据图18中所示的另一个实施方式，整流器元件44连接在第一表面101处的接触区域45和垂直连接区域37之间。接触区域45位于半导体本体100的边缘区域中。半导体本体100的边缘区域为这样一个区域，该区域与具有单独的晶体管单元的单元场邻接并且可选地与半导体本体100的垂直边缘103邻接。垂直边缘103在水平方向上终止半导体本体100。在本实施方式中，另一个介电层35'未将边缘区域与漏极电极16分离，从而漏极电极16与接触区域45所在的边缘区域接触。可选地，另一个垂直连接区域可分别存在于整流器元件44或接触区域45的一个端子与漏极电极16(未示出)之间。
参考图17和图18，整流器元件实现于半导体本体100的边缘终止系统200的外部，其中，边缘终止系统为与具有单独的晶体管单元(上述实施方式中的101、102)的单元场邻接的区域，并且确保在截止状态中，该装置具有横向阻断能力。图17和图18中仅示意性示出了边缘终止系统，并且该系统可包括通常的边缘终止结构，例如，场板和/或场环。
如参照图5所说明的，电压箝位元件可连接在控制和评估电路22的公共的第一负载端子D与输入端子之间。下面参考图19到21说明用于实现箝位元件23的不同实施方式。在这些实施方式的每一个中，箝位元件23实现在与具有单独的晶体管单元(上述实施方式中的101、102)的单元场邻接的区域中。然而，箝位元件也可实现于单元场所包围的区域中(图19到图21中未示出了该可选情况)。在图19到图21中，仅示意性示出了晶体管装置1，并且可通过上述方式中的任何一种，实施该装置。而且，箝位元件设置在半导体本体100的第一表面101的远离漏极电极16的区域中。
参考图19，箝位元件可实现为JFET，其具有第一掺杂类型的漂移区域58、第一掺杂类型的接触区域53(但是其掺杂度比漂移区域58更高)、以及具有与第一掺杂类型互补的第二掺杂类型的并且与漂移区域58和接触区域53邻接的栅极区域59。栅极区域在水平面中在至少在两个相反的侧上与漂移区域58和接触区域53邻接，并且可在水平面中围绕这些区域58、53。栅极区域59与参考电位的端子(例如，第一电源端子S1)连接。漂移区域58通过第一掺杂类型的半导体区域50与漏极电极16电耦接。半导体区域50的掺杂浓度可与JFET漂移区域的掺杂浓度对应，并且可与晶体管单元(图19中未示出)中漂移区域的掺杂浓度对应。半导体区域50可通过漏极区域15与漏极电极16连接。参考图19，接触区域53与连接端子231连接，该端子用于将JFET连接到控制和评估电路22的输入端子。
下面说明图19的JFET的操作原理。为了进行说明，假设JFET为具有n掺杂漂移区域58和p掺杂栅极区域59的n型JFET。在漏极端子D和第一电源端子S1之间施加正电压时，耗尽区域在漂移区域58中扩展，开始于栅极区域59和漂移区域58之间的pn结处。当耗尽区域在水平方向上完全延伸穿过漂移区域时，夹断JFET。根据漂移区域58的掺杂浓度和漂移区域58的宽度，可调节夹断JFET的电压(夹断电压)，该宽度为水平方向漂移区域的尺寸。直到JFET夹断，端子231处的电位才与漏极电位对应(控制和评估电路22具有高输入阻抗时)。
在图20中所示的实施方式中，箝位元件实现为耗尽MOSFET。这种耗尽MOSFET与图19中的JFET的不同之处在于，耗尽MOSFET包括栅极电极521，其通过栅极电极522而非半导体栅极区域与漂移区域58介电绝缘。可选地，第二掺杂类型的浮动半导体区域56可设置在栅极电极521和栅极电极522之下。而且，第二掺杂类型的可选的半导体区域54可设置在第一表面101的区域中，与栅极电极522邻接并且通过栅极电极521和栅极电极522与接触区域53分离。
在图21中所示的实施方式中，箝位元件实现为耗尽MOSFET，其具有与图6和图7中所示的晶体管单元的栅极电极结构对应的栅极电极结构。与图20的实施方式中一样，栅极区域59与栅极电极531相邻，并且通过栅极电极532与栅极电极531介电绝缘。图21的箝位元件23例如实现于具有图6和图7中所示的晶体管单元的晶体管装置中。在这种情况下，相同的处理步骤一方面可用于产生负载晶体管单元和传感晶体管单元的栅极电极结构，并且另一方面产生箝位元件23的栅极电极结构。因此，箝位元件23也包括场电极571和场电极电介质572。然而，箝位元件中可以不需要这些结构特征。
在上述电路装置和方法中，通过以下方式确定通过负载晶体管11的电流：首先测量传感晶体管12的导通电阻或者基于所测量的传感晶体管12的导通电阻，确定负载晶体管11的导通电阻；测量负载晶体管11两端的负载电压VDS1；以及基于所确定的导通电阻RON1以及所测量的负载电压VDS1，计算负载电流。如上所述，负载晶体管11的导通电阻可根据诸如负载晶体管中的温度的外部参数发生变化，从而根据一个实施方式，观察外部参数，并且每当已经检测到外部参数发生明显变化时，重新计算负载晶体管11的(或传感晶体管12的)导通电阻。根据另一个实施方式，以规则的或不规则的时间间隔，重新计算导通电阻。
当负载晶体管11和传感晶体管12以如图10中所示的具有漂移区域11和漂移控制区域31的晶体管单元实现时，传感晶体管12和负载晶体管11的导通电阻均可取决于施加给漂移控制区域31的电位。在这种情况下，校准程序可包括计算负载晶体管的若干个导通电阻RON1，每个电阻针对漂移控制区域35的不同的电位。将所计算的导通电阻和漂移控制区域31的相应电位的值储存在测量电路2的存储器中。当确定通过负载晶体管11的负载电流时，不仅测量负载电压VDS1，而且测量漂移控制区域31的电位，从存储器中检索与漂移控制区域所测量的电位对应的导通电阻，并且使用所测量的负载电压和所检索的导通电阻，计算负载电流。当然，可规则地、不规则地或根据外部参数，重复用于确定不同的漂移控制区域31的电位处的导通电阻的校准程序。
在图6和图7中所示的晶体管单元101、102中，场电极51与一个电源端子S1、S2连接。根据其他实施方式(未示出)，场电极与相应的晶体管单元101、102的栅极端子连接，或者与驱动电路连接，该驱动电路在负载晶体管11和传感晶体管12处于导通状态时为场电极施加电位，该电位适合于沿着场电极电介质52在漂移区域11中生成导电(累积)沟道。在这些实施方式中，传感晶体管12和负载晶体管11的导通电阻分别可取决于施加给场电极51的电位。在这种情况下，校准程序可包括计算负载晶体管的若干个导通电阻RON1，每个导通电阻针对场电极51的不同的电位。将所计算的导通电阻和场电极51的相应电位的值储存在测量单元2的存储器中。当确定通过负载晶体管11的负载电流时，不仅测量负载电压VDS1，而且测量场电极51的电位，从存储器中检索与漂移控制区域所测量的电位对应的导通电阻，并且使用所测量的负载电压和所检索的导通电阻，计算负载电流。当然，可规则地、不规则地或根据外部参数，重复用于确定不同的漂移控制区域31的电位处的导通电阻的校准程序。
场电极51和漂移控制区域31的端子可视为额外的控制端子，并且这些端子的电位可视为额外的控制电位，从而负载晶体管11和传感晶体管12的导通电阻可视为取决于额外的控制电位。也存在具有额外的控制端子的其他类型的晶体管，例如，超结晶体管。上述原理也可用于这些其他类型的晶体管中。
应注意的是，在每一个上述的方法中，传感晶体管12的电阻或负载晶体管11的电阻可储存在测量电路2中，并且可用于基于所测量的负载电压VDS1，计算通过负载晶体管11的负载电流。在第一种情况下，计算时需要考虑负载晶体管11和传感晶体管12的有效区域之间的比率，而在第二种情况下，仅需要通过这种所储存的负载晶体管11的电阻，分割所测量的负载电压VDS1。
诸如“下方”、“以下”、“底部”、“以上”、“上方”等空间上相关的术语用于便于进行描述，以说明一个元件相对于第二元件的位置。这些术语除了包括与图中所述的方向不同的方向，还旨在包括该装置的不同方向。而且，“第一”、“第二”等术语也用于描述各种元件、区域、部分等，并且也并不旨在进行限制。在整个说明书中，相似的术语表示相似的要素。
本文中所使用的术语“具有”、“包含”、“包括”、“含有”等为开放式术语，其表示存在所述的要素或特征，并且不排除额外的要素或特征。冠词“一”、“一个”以及“该”旨在包括复数以及单数，除非上下文中另有明确规定。
考虑到以上范围的变化和应用，应理解的是，本发明不受到上述描述的限制，也不受到附图的限制。相反，本发明仅受到所附权利要求及其法定等同物的限制。

Claims (29)

1.一种用于测量通过负载晶体管的电流的电路装置，包括：
负载晶体管，其包括控制端子、第一负载端子以及第二负载端子，其中，所述负载晶体管被配置为以导通状态或以截止状态进行操作；
传感晶体管，其也包括控制端子、第一负载端子以及第二负载端子，其中，所述负载晶体管的第一负载端子与所述传感晶体管的第一负载端子耦接，并且其中，所述传感晶体管被配置为以导通状态或以截止状态进行操作；
测量电路，其包括被配置为提供校准电流的电流源，所述测量电路被配置为在所述传感晶体管处于导通状态时测量所述传感晶体管的第一负载端子和第二负载端子之间的第一电压、基于所述校准电流和所述第一电压确定所述传感晶体管的电阻、在所述负载晶体管处于导通状态时测量所述负载晶体管的第一负载端子和第二负载端子之间的第二电压、以及基于所述传感晶体管的电阻和所述第二电压确定通过所述负载晶体管的负载电流。
2.根据权利要求1所述的电路装置，其中，所述负载晶体管的控制端子与所述传感晶体管的控制端子耦接。
3.根据权利要求1所述的电路装置，其中，所述电流源包括与电源电压端子耦接的电阻器。
4.根据权利要求1所述的电路装置，
其中，所述传感晶体管包括m个并联的晶体管单元，并且所述负载晶体管包括n个并联的晶体管单元，m≥1并且n≥1，以及
其中，所述测量电路被配置为根据比率n/m计算所述负载电流。
5.根据权利要求1所述的电路装置，其中，所述传感晶体管包括m个并联的晶体管单元，并且所述负载晶体管包括n个并联的晶体管单元，m≥1并且n≥1。
6.根据权利要求5所述的电路装置，其中，所述测量电路被配置为计算通过所述负载晶体管的负载电流，其与
成比例，其中，
VDS1为所述第一电压，并且
RON2为所述传感晶体管的电阻。
7.根据权利要求1所述的电路装置，
其中，所述测量电路包括输入端子，所述输入端子与所述负载晶体管的第一负载端子和所述传感晶体管的第一负载端子耦接；以及
其中，电压箝位元件耦接在所述输入端子与所述负载晶体管的第一负载端子和所述传感晶体管的第一负载端子之间。
8.根据权利要求7所述的电路装置，其中，所述电压箝位元件包括耗尽晶体管。
9.根据权利要求1所述的电路装置，其中，所述负载晶体管和所述传感晶体管在公共的半导体本体中实现。
10.根据权利要求5所述的电路装置，其中，每个晶体管单元包括：
源极区域；
漂移区域；
本体区域，其分离所述源极区域和所述漂移区域；以及
漏极区域，其与所述源极区域隔开。
11.根据权利要求10所述的电路装置，其中，所述漏极区域对于所述晶体管单元是公共的。
12.根据权利要求10所述的电路装置，其中，每个晶体管单元还包括：
场电极，其与所述漂移区域相邻并且通过场电极电介质与所述漂移区域介电绝缘。
13.根据权利要求12所述的电路装置，其中，所述场电极电介质延伸到漏极区域、进入漏极区域、或者与所述漏极区域相距的距离小于两个相邻的场电极电介质之间的所述漂移区域的宽度的两倍。
14.根据权利要求12所述的电路装置，其中，两个晶体管单元共享一个场电极。
15.根据权利要求12所述的电路装置，其中，每个晶体管单元还包括：
与所述漂移区域相邻的单晶体半导体材料的漂移控制区域；以及
位于所述漂移区域和所述漂移控制区域之间的漂移控制区域电介质。
16.一种用于测量通过负载晶体管的电流的方法，所述负载晶体管具有控制端子、第一负载端子以及第二负载端子，所述方法包括：
以导通状态操作传感晶体管，从而驱动通过所述传感晶体管的校准电流并且测量所述传感晶体管的第一负载端子和第二负载端子之间的第一电压，其中，所述传感晶体管的第一负载端子与所述负载晶体管的第一负载端子耦接；
基于所述校准电流和所述第一电压确定所述传感晶体管的电阻；
在所述负载晶体管处于导通状态时，测量所述负载晶体管的第一负载端子和第二负载端子之间的第二电压；以及
基于所述传感晶体管的电阻和所述第二电压确定通过所述负载晶体管的负载电流。
17.根据权利要求16所述的方法，其中，所述传感晶体管的控制端子与所述负载晶体管的控制端子耦接。
18.根据权利要求16所述的方法，
其中，所述传感晶体管包括m个并联的晶体管单元，并且所述负载晶体管包括n个并联的晶体管单元，m≥1并且n≥1，以及
其中，根据比率n/m计算所述负载电流。
19.根据权利要求16所述的方法，其中，所述传感晶体管包括m个并联的晶体管单元，并且所述负载晶体管包括n个并联的晶体管单元，m≥1并且n≥1。
20.根据权利要求18所述的方法，其中，计算通过所述负载晶体管的负载电流，其与
成比例，其中
VDS1为所述第一电压，并且
RON2为所述传感晶体管的电阻。
21.根据权利要求16所述的方法，其中，所述负载晶体管和所述传感晶体管在公共的半导体本体中实现。
22.根据权利要求19所述的方法，其中，每个晶体管单元包括：
源极区域；
漂移区域；
本体区域，其分离所述源极区域和所述漂移区域；以及
漏极区域，其与所述源极区域隔开。
23.根据权利要求22所述的方法，其中，所述漏极区域对于所述晶体管单元是公共的。
24.根据权利要求23所述的方法，其中，每个晶体管单元还包括场电极，所述场电极与所述漂移区域相邻并且通过场电极电介质与所述漂移区域介电绝缘。
25.根据权利要求22所述的方法，其中，每个晶体管单元还包括：
与所述漂移区域相邻的单晶体半导体材料的漂移控制区域；以及
位于所述漂移区域和所述漂移控制区域之间的漂移控制区域电介质。
26.根据权利要求16所述的方法，其中，以规则的时间间隔测量所述传感晶体管的电阻。
27.根据权利要求16所述的方法，其中，以不规则的时间间隔测量所述传感晶体管的电阻。
28.根据权利要求16所述的方法，其中，根据外部参数测量所述传感晶体管的电阻。
29.根据权利要求16所述的方法，其中，所述负载晶体管和所述传感晶体管还被配置为在额外的控制端子接收额外的驱动电位，其中，所述方法还包括：
以不同的额外的驱动电位，测量所述传感晶体管的电阻；
测量所述第二电压和所述额外的驱动电位；以及
根据所述第二电压以及根据与所测量的额外的驱动电位对应的所述传感晶体管的电阻，确定通过所述负载晶体管的负载电流。
CN201310012063.4A 2012-01-13 2013-01-11 功率晶体管中的电流测量装置与方法 Active CN103207303B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/350,601 US8854065B2 (en) 2012-01-13 2012-01-13 Current measurement in a power transistor
US13/350,601 2012-01-13

Publications (2)

Publication Number Publication Date
CN103207303A CN103207303A (zh) 2013-07-17
CN103207303B true CN103207303B (zh) 2016-04-20

Family

ID=48693361

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310012063.4A Active CN103207303B (zh) 2012-01-13 2013-01-11 功率晶体管中的电流测量装置与方法

Country Status (3)

Country Link
US (1) US8854065B2 (zh)
CN (1) CN103207303B (zh)
DE (1) DE102013200335A1 (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129815B2 (en) 2009-08-20 2012-03-06 Power Integrations, Inc High-voltage transistor device with integrated resistor
US8164125B2 (en) 2010-05-07 2012-04-24 Power Integrations, Inc. Integrated transistor and anti-fuse as programming element for a high-voltage integrated circuit
US8305826B2 (en) * 2010-05-07 2012-11-06 Power Integrations, Inc. Method and apparatus for programming an anti-fuse element in a high-voltage integrated circuit
JP5664536B2 (ja) * 2011-12-19 2015-02-04 株式会社デンソー 電流検出回路および半導体集積回路装置
EP2747285A1 (en) * 2012-12-19 2014-06-25 Nxp B.V. Current monitoring circuits and methods and transistor arrangement
DE102012224105A1 (de) * 2012-12-20 2014-06-26 Continental Teves Ag & Co. Ohg Verfahren zum Einstellen eines Stromsensors
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit
CN103701387B (zh) * 2014-01-13 2017-01-18 深圳市禾望电气股份有限公司 电流检测装置及方法
US9891249B2 (en) * 2014-05-28 2018-02-13 Nxp B.V. Broad-range current measurement using duty cycling
US9720020B2 (en) * 2014-05-28 2017-08-01 Nxp B.V. Broad-range current measurement using variable resistance
US9429598B2 (en) * 2014-06-30 2016-08-30 Infineon Technologies Ag Current measurement and control of a semiconductor element based on the current measurement in a power semiconductor arrangement
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
DE102014220056B4 (de) 2014-10-02 2019-02-14 Infineon Technologies Ag Halbleiterbauelement mit Sensorpotential im aktiven Gebiet
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
DE102015109277A1 (de) * 2015-06-11 2016-12-15 Infineon Technologies Ag Strommessung
CN106610445B (zh) * 2015-10-27 2019-07-12 全球能源互联网研究院 一种数字化驱动的igbt电流检测系统及其检测方法
US10281528B2 (en) 2016-01-04 2019-05-07 Infineon Technologies Ag Enhanced protection, diagnosis, and control of power distribution and control units
DE102016202501B4 (de) * 2016-02-18 2022-03-17 Continental Automotive Gmbh Verfahren zum Bestimmen eines Kalibrierstrompulses
US10094863B2 (en) * 2016-03-02 2018-10-09 Texas Instruments Incorporated High-resolution power electronics measurements
US10365329B2 (en) 2016-05-26 2019-07-30 Infineon Technologies Ag Measurements in switch devices
CN106645871B (zh) * 2016-12-09 2019-05-21 圣邦微电子（北京）股份有限公司 基于mosfet传感器的精密电流测量电路
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10422818B2 (en) * 2017-12-30 2019-09-24 Texas Instruments Incorporated Power transistors with a resistor coupled to a sense transistor
EP3511986A1 (en) * 2018-01-16 2019-07-17 Infineon Technologies Austria AG Transistor arrangement with a load transistor and a sense transistor
JP6936341B2 (ja) * 2018-01-25 2021-09-15 ローム株式会社 電流電圧特性の測定方法
US10890493B2 (en) * 2018-02-14 2021-01-12 Infineon Technologies Ag Systems and methods for measuring transistor junction temperature while operating
US10600879B2 (en) * 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
DE102018209077A1 (de) * 2018-06-07 2019-12-12 Tridonic Gmbh & Co Kg Automatisches kalibrieren einer strommessvorrichtung
US11067620B2 (en) * 2018-08-21 2021-07-20 Texas Instruments Incorporated HEMT wafer probe current collapse screening
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
US11085961B2 (en) * 2018-12-19 2021-08-10 Texas Instruments Incorporated Power transistor leakage current with gate voltage less than threshold
CN109917179B (zh) * 2019-03-20 2021-03-19 中国科学院上海微系统与信息技术研究所 基于功率器件寄生电感的电流检测系统及电流检测方法
JP2023502975A (ja) 2019-11-15 2023-01-26 ディフェレンシャル パワー，エス．エル． 直接電力変換器
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US10903355B1 (en) 2019-11-27 2021-01-26 Analog Devices International Unlimited Company Power switch arrangement
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
CN113189388A (zh) 2020-01-14 2021-07-30 西门子股份公司 一种电流传感器单元和电流检测电路
CN113189389A (zh) 2020-01-14 2021-07-30 西门子股份公司 一种电流传感器单元和电流检测电路
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
WO2021257303A1 (en) * 2020-06-18 2021-12-23 Power Integrations, Inc. Auxiliary junction field effect transistors
US20220341973A1 (en) * 2021-04-21 2022-10-27 Cirrus Logic International Semiconductor Ltd. Temperature-insensitive current sensing for power stage
CN113252949B (zh) * 2021-05-13 2021-11-05 北京芯格诺微电子有限公司 带有片内实时校准的高精度电流采样电路
CN113567746B (zh) * 2021-07-26 2023-10-13 东莞市长工微电子有限公司 Ldmos导通电阻的测量方法
US11770322B1 (en) * 2022-04-29 2023-09-26 Allegro Microsystems, Llc Electronic circuit to communicate information as an electrical current on two wires such that the electrical current is stabilized by measuring a voltage on a transistor within the electronic circuit
CN114725892B (zh) * 2022-06-09 2022-11-01 深圳市泰德半导体有限公司 逐周期电流限制电路及电源管理芯片
TWI830414B (zh) * 2022-09-30 2024-01-21 華邦電子股份有限公司 求值電路、半導體裝置以及求值方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1107975A (zh) * 1993-11-12 1995-09-06 罗伯特-博希股份公司 经开关晶体管测量电流的电路装置
US5635823A (en) * 1994-10-06 1997-06-03 Kabushiki Kaisha Toshiba Current detector circuit
EP1298801A1 (en) * 2001-09-26 2003-04-02 Dialog Semiconductor GmbH A MOS current sense circuit
CN201159746Y (zh) * 2008-02-03 2008-12-03 深圳艾科创新微电子有限公司 一种电流检测电路
CN201527444U (zh) * 2009-11-09 2010-07-14 天津南大强芯半导体芯片设计有限公司 一种高速电流检测电路
CN102226819A (zh) * 2011-03-16 2011-10-26 上海宏泰源电子技术有限公司 大功率电源集成电路mosfet电流在片测试方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3627385B2 (ja) * 1996-06-28 2005-03-09 株式会社デンソー 電流検出機能を有する負荷電流供給回路
DE10042585C1 (de) * 2000-08-30 2002-11-14 Infineon Technologies Ag Schaltungsanordnung zur Erfassung des Stromes in einem Lasttransistor
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US7365559B2 (en) * 2005-05-03 2008-04-29 Potentia Semiconductor Inc. Current sensing for power MOSFETs
US7336085B2 (en) * 2006-02-17 2008-02-26 Infineon Technologies Ag Current sensing circuit
DE102007001107B4 (de) * 2007-01-04 2009-06-10 Infineon Technologies Ag Schaltungsanordnung mit einem Leistungstransistor und mit dessen Ansteuerschaltung
US7960997B2 (en) * 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
US8097918B2 (en) 2009-08-14 2012-01-17 Infineon Technologies Ag Semiconductor arrangement including a load transistor and sense transistor
US8247874B2 (en) 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1107975A (zh) * 1993-11-12 1995-09-06 罗伯特-博希股份公司 经开关晶体管测量电流的电路装置
US5635823A (en) * 1994-10-06 1997-06-03 Kabushiki Kaisha Toshiba Current detector circuit
EP1298801A1 (en) * 2001-09-26 2003-04-02 Dialog Semiconductor GmbH A MOS current sense circuit
CN201159746Y (zh) * 2008-02-03 2008-12-03 深圳艾科创新微电子有限公司 一种电流检测电路
CN201527444U (zh) * 2009-11-09 2010-07-14 天津南大强芯半导体芯片设计有限公司 一种高速电流检测电路
CN102226819A (zh) * 2011-03-16 2011-10-26 上海宏泰源电子技术有限公司 大功率电源集成电路mosfet电流在片测试方法

Also Published As

Publication number Publication date
US20130181723A1 (en) 2013-07-18
CN103207303A (zh) 2013-07-17
DE102013200335A1 (de) 2013-07-18
US8854065B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
CN103207303B (zh) 功率晶体管中的电流测量装置与方法
CN104347620B (zh) 半导体器件、电子电路以及用于切换高电压的方法
US10002959B2 (en) Semiconductor device comprising a temperature sensor, temperature sensor and method of manufacturing a semiconductor device comprising a temperature sensor
US7709891B2 (en) Component arrangement including a power semiconductor component having a drift control zone
US8698229B2 (en) Transistor with controllable compensation regions
US9419130B2 (en) Semiconductor device and integrated circuit
CN102386232B (zh) 耗尽型mos晶体管以及充电布置
CN104576737B (zh) 半导体器件
CN107026207B (zh) 包括横向晶体管的半导体器件
US8674727B2 (en) Circuit and method for driving a transistor component based on a load condition
US8803205B2 (en) Transistor with controllable compensation regions
CN103681864A (zh) 半导体器件和用于制作半导体器件的方法
CN105097802B (zh) 包括箝位结构的集成电路和调整箝位晶体管阈值电压方法
CN105321992A (zh) 包括场电极的半导体器件
US9614064B2 (en) Semiconductor device and integrated circuit
US9520493B1 (en) High voltage integrated circuits having improved on-resistance value and improved breakdown voltage
JP4971848B2 (ja) 低スイッチング損失、低ノイズを両立するパワーｍｏｓ回路
US9893175B2 (en) Integrated circuit with a power transistor and a driver circuit integrated in a common semiconductor body
CN107644912A (zh) 包括晶体管阵列和终止区的半导体器件以及制造这样的半导体器件的方法
US9985126B2 (en) Semiconductor device comprising a first gate electrode and a second gate electrode
US10629690B2 (en) Semiconductor device comprising a transistor including a first field plate and a second field plate
US9318483B2 (en) Reverse blocking transistor device
CN109309087A (zh) 具有在场电极和源极电极之间的整流器元件的晶体管器件
US20160155802A1 (en) Semiconductor Device Having Ridges Running in Different Directions
CN106057801A (zh) 具有第一半导体器件并具有多个第二半导体器件的半导体器件装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant