JPS62213165A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS62213165A JPS62213165A JP5617686A JP5617686A JPS62213165A JP S62213165 A JPS62213165 A JP S62213165A JP 5617686 A JP5617686 A JP 5617686A JP 5617686 A JP5617686 A JP 5617686A JP S62213165 A JPS62213165 A JP S62213165A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関し、特に寄生容量の非常
に少ない絶縁ゲート薄膜トランジスタを含む薄膜Ｉ・ラ
ンジスタに関する。
に少ない絶縁ゲート薄膜トランジスタを含む薄膜Ｉ・ラ
ンジスタに関する。
近年、オフィスオートメーションの進展に伴い、マンマ
シンインタフェースとしての平板表示デバイスの開発が
活発に進められている。液晶表示装置においてらＣＲＴ
と同等以上の表示情報量を得るためアクティブマトリク
ススイッチングアレーの開発が盛んである。アクティブ
マトリクススイッチングアレーは金属・絶縁物・金属（
ＭＩＭ）素子等の二端子素子や薄膜トランジスタ等の三
端子素子で構成される。このうち、中間調表示には薄膜
トランジスタ等の三端子素子が優れている。
シンインタフェースとしての平板表示デバイスの開発が
活発に進められている。液晶表示装置においてらＣＲＴ
と同等以上の表示情報量を得るためアクティブマトリク
ススイッチングアレーの開発が盛んである。アクティブ
マトリクススイッチングアレーは金属・絶縁物・金属（
ＭＩＭ）素子等の二端子素子や薄膜トランジスタ等の三
端子素子で構成される。このうち、中間調表示には薄膜
トランジスタ等の三端子素子が優れている。
第５図は従来の薄膜トランジスタの第１の例の断面図、
第６図（ａ）〜（ｅ）は従来の薄膜トランジスタの第２
の例の製造方法を説明するための工程順に示した半導体
チップの断面図である。
第６図（ａ）〜（ｅ）は従来の薄膜トランジスタの第２
の例の製造方法を説明するための工程順に示した半導体
チップの断面図である。
従来の第１の例の薄膜トランジスタは、第５図に示すよ
うに、絶縁基板１１の上に設けたゲート電極１２を覆う
ようにゲート絶縁膜１３を設け、ゲート電極１２の上に
ゲート絶縁膜１３を介して半導体層１４を設け、更に半
導体層１４の上に一部がゲート電極１２と重なるように
対向してドレイン電極１５及びソース電極１６を設けた
構造をしている９しかし、この従来の第１の例の薄膜１
〜ランジスタでは、ゲート電極１２とドレイン電極１５
及びソース電極１６との重なりによる寄生容量のため表
示装置の中間調表示か非常に難しかった。
うに、絶縁基板１１の上に設けたゲート電極１２を覆う
ようにゲート絶縁膜１３を設け、ゲート電極１２の上に
ゲート絶縁膜１３を介して半導体層１４を設け、更に半
導体層１４の上に一部がゲート電極１２と重なるように
対向してドレイン電極１５及びソース電極１６を設けた
構造をしている９しかし、この従来の第１の例の薄膜１
〜ランジスタでは、ゲート電極１２とドレイン電極１５
及びソース電極１６との重なりによる寄生容量のため表
示装置の中間調表示か非常に難しかった。
そこで第６（ａ）〜（ｅ）図に示すような製造工程で作
られる従来の第２の例の薄膜Ｉ・ランジスタが考えられ
た。これはソリッド・ステート・エレクトロニクス（５
ｏｌｉｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）第７
巻、７号、７０１〜７０２頁（１９６４＞に記載されて
いるものである。
られる従来の第２の例の薄膜Ｉ・ランジスタが考えられ
た。これはソリッド・ステート・エレクトロニクス（５
ｏｌｉｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）第７
巻、７号、７０１〜７０２頁（１９６４＞に記載されて
いるものである。
第２の例の薄膜トランジスタを製造するには、先ず、第
６図（ａ）に示すように、絶縁基板２１の上に設けたゲ
ート電極２２を覆うようにグー１〜絶縁膜２３及び半導
体層２４を順次積層する。
６図（ａ）に示すように、絶縁基板２１の上に設けたゲ
ート電極２２を覆うようにグー１〜絶縁膜２３及び半導
体層２４を順次積層する。
次に、第６図（ｂ）に示すように、半導体層２４の上に
ホトレジスト２８を形成する。
ホトレジスト２８を形成する。
次に、第６図（ｃ）に示すように、ゲート電極２２をマ
スクとして裏面から露光し、ゲート電極２２と同一のパ
ターンを形成する。
スクとして裏面から露光し、ゲート電極２２と同一のパ
ターンを形成する。
更に、第６図（ｄ）に示すように、ホトレジスト２８を
覆うように導体層２７を形成する。
覆うように導体層２７を形成する。
最後に、第６図（ｅ）に示すように、リフトオフ法によ
りホトレジスト２８と共にその上の導体層２７を除去す
ることにより、ドレイン電極２５及びソース電極２６を
形成し、従来の第２の例のゲート環ｔｉ２２とドレイン
電極２５及びソース電極２６とが重ならずに寄生容量が
非常に小さい薄膜１〜ランジスタができる。
りホトレジスト２８と共にその上の導体層２７を除去す
ることにより、ドレイン電極２５及びソース電極２６を
形成し、従来の第２の例のゲート環ｔｉ２２とドレイン
電極２５及びソース電極２６とが重ならずに寄生容量が
非常に小さい薄膜１〜ランジスタができる。
上述した従来の薄膜トランジスタは、第１の例で示した
ように、ゲート電極とドレイン電極及びソース電極とが
重なっているので、寄生容量が大きくこれを表示装置の
駆動回路に使った場合には中間調表示が非常に難かしい
という欠点があった。
ように、ゲート電極とドレイン電極及びソース電極とが
重なっているので、寄生容量が大きくこれを表示装置の
駆動回路に使った場合には中間調表示が非常に難かしい
という欠点があった。
又、第２の例で示したように、ゲート電極とドレイン電
極及びソース電極とが重ならない従来の薄膜トランジス
タでは、単体の素子の場合は比較的容易に作れるが、薄
膜トランジスタアレーを形成したときゲート電極のパタ
ーンを使ってドレイン電極及びソース電極を作るため製
造上の制約が大きく、又ホトレジストのリフトオフ工程
が難しいので、製造歩留りが低いという欠点があった。
極及びソース電極とが重ならない従来の薄膜トランジス
タでは、単体の素子の場合は比較的容易に作れるが、薄
膜トランジスタアレーを形成したときゲート電極のパタ
ーンを使ってドレイン電極及びソース電極を作るため製
造上の制約が大きく、又ホトレジストのリフトオフ工程
が難しいので、製造歩留りが低いという欠点があった。
本発明の目的は、寄生容量が非常に小さくしかも製造工
程が比較的簡単な薄膜トランジスタを提供す乞ことにあ
る。
程が比較的簡単な薄膜トランジスタを提供す乞ことにあ
る。
本第１の発明の薄膜トランジスタは、絶縁基板上に設け
られた遮光性のゲート電極と、該ゲート電極を覆うよう
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に積層
するように設けられた光導電性の半導体層と、該半導体
層上に前記ゲート電極と重ならないように所定の間隔を
置いて対向するように設けられたドレイン電極及びソー
ス電極とを有している。
られた遮光性のゲート電極と、該ゲート電極を覆うよう
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に積層
するように設けられた光導電性の半導体層と、該半導体
層上に前記ゲート電極と重ならないように所定の間隔を
置いて対向するように設けられたドレイン電極及びソー
ス電極とを有している。
本革２の発明の薄膜トランジスタは、絶縁基板上に設け
られた遮光性のゲート電極と、該ゲート電極を覆うよう
に設けられたゲート絶縁膜と、該チー１〜絶縁膜上に前
記ゲーＩ−電極と重ならないように所定の間隔を置いて
対向するように設けられたドレイン電極及びソース電極
と、該ドレイン電極及び該ソース電極並びに前記ドレイ
ン電極及び前記ソース電極に挟まれた前記ゲート絶縁膜
の上を覆うように設けられた光導電性の半導体層とを有
している。
られた遮光性のゲート電極と、該ゲート電極を覆うよう
に設けられたゲート絶縁膜と、該チー１〜絶縁膜上に前
記ゲーＩ−電極と重ならないように所定の間隔を置いて
対向するように設けられたドレイン電極及びソース電極
と、該ドレイン電極及び該ソース電極並びに前記ドレイ
ン電極及び前記ソース電極に挟まれた前記ゲート絶縁膜
の上を覆うように設けられた光導電性の半導体層とを有
している。
なお、光導電性の半導体層の層厚をｄｓとし、光を照射
したときの半導体層の比抵抗をρｐｈｏｔｏとし、チャ
ネル幅をＷとし、半導体層表面の垂直の方向から見たゲ
ート電極とドレイン電極との間及びゲート電極とソース
電極との間に半導体層の長さをそｈぞれｅ＋及び２２と
し、薄膜１〜ランジスタのオン抵抗をＲｏｎとしたとき
、 ρｐｈｏＬｏ・（ｅ１＋２□）／ （Ｗ−ｄｓ）≦Ｒｏ
ｎとなるようにｄｓ、 ｐ ｐｈｏｔｏ、Ｗ及びｇ＋
＋ｅ２を設定する必要がある。
したときの半導体層の比抵抗をρｐｈｏｔｏとし、チャ
ネル幅をＷとし、半導体層表面の垂直の方向から見たゲ
ート電極とドレイン電極との間及びゲート電極とソース
電極との間に半導体層の長さをそｈぞれｅ＋及び２２と
し、薄膜１〜ランジスタのオン抵抗をＲｏｎとしたとき
、 ρｐｈｏＬｏ・（ｅ１＋２□）／ （Ｗ−ｄｓ）≦Ｒｏ
ｎとなるようにｄｓ、 ｐ ｐｈｏｔｏ、Ｗ及びｇ＋
＋ｅ２を設定する必要がある。
本発明によれば、ドレイン電極とゲート電極及びソース
電極とを重ならないように形成し実質的なドレイン電極
とソース電極の作用をする部分は、光を照射することに
より低抵抗化した半導体層の部分いわゆるオフセット領
域である。従って、ゲート電極によって遮光された部分
は高抵抗のままであるため電極の重なりによる寄生容量
はほとんどない。
電極とを重ならないように形成し実質的なドレイン電極
とソース電極の作用をする部分は、光を照射することに
より低抵抗化した半導体層の部分いわゆるオフセット領
域である。従って、ゲート電極によって遮光された部分
は高抵抗のままであるため電極の重なりによる寄生容量
はほとんどない。
又、このとき
ρｐｈｏＬｏ・Ｃｅ ｒ ＋（Ｚ２） ／ （Ｗ−ｄｓ
）≦Ｒｏｎとなるようにｄｓ、ρｐｈｏｔｏ 、Ｗ、
ｅ Ｈ＋（２ｚを設定するため薄膜トランジスタのオン
特性は従来の薄膜トランジスタとほぼ同じになる。
）≦Ｒｏｎとなるようにｄｓ、ρｐｈｏｔｏ 、Ｗ、
ｅ Ｈ＋（２ｚを設定するため薄膜トランジスタのオン
特性は従来の薄膜トランジスタとほぼ同じになる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞は本革１の発明の一実施例の平面図、第１
図（ｂ）は第１図（ａ）のＡ−Ａ線断面図である。
図（ｂ）は第１図（ａ）のＡ−Ａ線断面図である。
この実施例の薄膜トランジスタは、第１図（ａ）に示す
ように、表示装置のマトリックスアレーの１素子分に相
当し、絶縁基板１の上にゲート走査電極線７と接続する
形で設けられた遮光性のゲート電極２と、ゲート電極２
を覆うように設けられた光導電性の半導体層４と、ゲー
ト電極２の上のチャネル領域とはオフセット領域４ａ及
び４ｂを介してそれぞれドレイン信号電極線８と接続し
たドレイン電極５及び表示電極９と接続したソース電極
６とで構成されている。
ように、表示装置のマトリックスアレーの１素子分に相
当し、絶縁基板１の上にゲート走査電極線７と接続する
形で設けられた遮光性のゲート電極２と、ゲート電極２
を覆うように設けられた光導電性の半導体層４と、ゲー
ト電極２の上のチャネル領域とはオフセット領域４ａ及
び４ｂを介してそれぞれドレイン信号電極線８と接続し
たドレイン電極５及び表示電極９と接続したソース電極
６とで構成されている。
又、このような薄膜トランジスタを絶縁基板１に実際に
形成するには、第１図（ｂ）に示すように、絶縁基板１
上に遮光性のゲート電極２として例えばＣｒをアルゴン
スパッタ法により０．２μｍの厚さで形成し、ホトレジ
スＩ・法でバターニングした後、例えばプラズマＣＶＤ
法によりゲート絶縁膜３として例えば窒化シリコン膜を
０．５μｍの厚さで形成し、更に光導電性の半導体層４
、例えば無定形シリコンを１μｍの厚さに積層してさら
にホトレジスト法により無定形シリコンをバターニング
する。その後、更にドレイン電極５とソース電極６とを
Ｃｒのアルゴンスパッタ法によりＯ，ＩＢｍの厚さに形
成し、又ホトレジスト法によりバターニングすることに
より完成する。
形成するには、第１図（ｂ）に示すように、絶縁基板１
上に遮光性のゲート電極２として例えばＣｒをアルゴン
スパッタ法により０．２μｍの厚さで形成し、ホトレジ
スＩ・法でバターニングした後、例えばプラズマＣＶＤ
法によりゲート絶縁膜３として例えば窒化シリコン膜を
０．５μｍの厚さで形成し、更に光導電性の半導体層４
、例えば無定形シリコンを１μｍの厚さに積層してさら
にホトレジスト法により無定形シリコンをバターニング
する。その後、更にドレイン電極５とソース電極６とを
Ｃｒのアルゴンスパッタ法によりＯ，ＩＢｍの厚さに形
成し、又ホトレジスト法によりバターニングすることに
より完成する。
第２図は半導体層の照度−比抵抗特性図、第３図は本革
１の発明の一実施剥のＶ。Ｓ ＩＤＳ特性図である。
１の発明の一実施剥のＶ。Ｓ ＩＤＳ特性図である。
第２図に示すように、半導体層の層厚ｄｓが１μｍのと
き、半導体層の比抵抗ρｐｈｏｔｏは照射光の照度に対
して、第２図に示すように変化をする。
き、半導体層の比抵抗ρｐｈｏｔｏは照射光の照度に対
して、第２図に示すように変化をする。
従って、照度を３０００４’ｘとすると比抵抗ρｐｈｏ
ｔ、ｏは約３Ｘ１０’Ω・ｃｍとなるので、例えば３０
ｃｍ角の基板を使用したときのホトレジス１〜法による
加工精度±５μｍを満たすように、チャネル幅Ｗを３０
０μｍ、オフセ・ソト領域ｅ１及びｅ２（１）和ｔ’ｌ
＋ｅ２を１０μｍとすると、コノ実施例の薄膜トランジ
スタは、第３図に示すような静特性となる。ここで比較
のために、半導体層の層厚ｄｓが０．２μｍのものの静
特性を岐線で示した。しかし、半導体層の層厚ｄｓ・０
，２μｍでは、要求されるオン抵抗Ｒｏｎ （例えば１
０７Ω）よりも高いものしか得られなかったがｄｓ＝
１μｍとすれば要求性能を満たすことができる。
ｔ、ｏは約３Ｘ１０’Ω・ｃｍとなるので、例えば３０
ｃｍ角の基板を使用したときのホトレジス１〜法による
加工精度±５μｍを満たすように、チャネル幅Ｗを３０
０μｍ、オフセ・ソト領域ｅ１及びｅ２（１）和ｔ’ｌ
＋ｅ２を１０μｍとすると、コノ実施例の薄膜トランジ
スタは、第３図に示すような静特性となる。ここで比較
のために、半導体層の層厚ｄｓが０．２μｍのものの静
特性を岐線で示した。しかし、半導体層の層厚ｄｓ・０
，２μｍでは、要求されるオン抵抗Ｒｏｎ （例えば１
０７Ω）よりも高いものしか得られなかったがｄｓ＝
１μｍとすれば要求性能を満たすことができる。
又、寄生容量は非常に小さくなり、これは実質的なドレ
イン電極とソース電極の作用をする部分が光（例えばバ
ックライト）の照射により低抵抗化した半導体層の部分
でありゲート電極とはほとんど重ならないということが
検証できた。
イン電極とソース電極の作用をする部分が光（例えばバ
ックライト）の照射により低抵抗化した半導体層の部分
でありゲート電極とはほとんど重ならないということが
検証できた。
第４図は本革２の発明の一実施例の断面図である。
この実施例を構成するには、第４図に示すように、先ず
、絶縁基板１上に遮光性のゲート電！２として例えばＣ
「をアルゴンスパッタ法により０．２μｍの厚さに形成
し、ホトレジスト法によりバターニングしたのち、プラ
ズマＣＶＤ法でゲート絶縁膜３として例えば窒化シリコ
ン膜を０．５μｍの厚さに形成する。次に、ドレイン電
極５′とソース電極６′として例えばＣ「をアルゴンス
パッタ法により０．１μｍの厚さに形成し、ホトレジス
ト法によりバターニングする。その後、光導電性の半導
体層４′として例えばプラズマＣＶＤ法によるアモルフ
ァスシリコンを１μｍの厚さに形成し、更にホトレジス
ト法によりバターニングすることにより本革２の発明の
一実施例の薄膜トランジスタができる。
、絶縁基板１上に遮光性のゲート電！２として例えばＣ
「をアルゴンスパッタ法により０．２μｍの厚さに形成
し、ホトレジスト法によりバターニングしたのち、プラ
ズマＣＶＤ法でゲート絶縁膜３として例えば窒化シリコ
ン膜を０．５μｍの厚さに形成する。次に、ドレイン電
極５′とソース電極６′として例えばＣ「をアルゴンス
パッタ法により０．１μｍの厚さに形成し、ホトレジス
ト法によりバターニングする。その後、光導電性の半導
体層４′として例えばプラズマＣＶＤ法によるアモルフ
ァスシリコンを１μｍの厚さに形成し、更にホトレジス
ト法によりバターニングすることにより本革２の発明の
一実施例の薄膜トランジスタができる。
本革２の発明の一実施例は、ドレイン電極５′とソース
電８ｉ６′とがゲート絶縁膜３と半導体層４′の間に設
けた構造となっているが、本革２の発明と同様、寄生容
量は非常に小さい特性を示した。
電８ｉ６′とがゲート絶縁膜３と半導体層４′の間に設
けた構造となっているが、本革２の発明と同様、寄生容
量は非常に小さい特性を示した。
なお、上記実施例では半導体層にプラズマＣＶＤ法によ
る水素化無定形シリコンを用いたが光（例えばバックラ
イト）の波長に感度を持つ他の光導電性の半導体例えば
ＣｄＳやＣｄＳｅまたはこれらの混晶を使用できること
は明らかである。また、以上の実施例は、液晶表示装置
用のマトリクスアレーで光の照射は強度３０００＆ｘ以
上、表示画面１８０×２４０ｆｆｉ１１２ 、表示画素
７２ｏ×９６０、画素ピッチ４００μｍを想定した薄膜
トランジスタとした。この場合オン抵抗Ｒｏｎ＜１０’
Ω、オフ抵抗Ｒｏｒｒ＞ １０ ”Ω程度の薄膜トラン
ジスタ特性が必要である。
る水素化無定形シリコンを用いたが光（例えばバックラ
イト）の波長に感度を持つ他の光導電性の半導体例えば
ＣｄＳやＣｄＳｅまたはこれらの混晶を使用できること
は明らかである。また、以上の実施例は、液晶表示装置
用のマトリクスアレーで光の照射は強度３０００＆ｘ以
上、表示画面１８０×２４０ｆｆｉ１１２ 、表示画素
７２ｏ×９６０、画素ピッチ４００μｍを想定した薄膜
トランジスタとした。この場合オン抵抗Ｒｏｎ＜１０’
Ω、オフ抵抗Ｒｏｒｒ＞ １０ ”Ω程度の薄膜トラン
ジスタ特性が必要である。
以上説明したように本発明は、薄膜トランジスタのチャ
ネル領域に接する光導電性の半導体層のドレイン及びソ
ースのオフセット領域を少くとも動作時に光を照射して
オン抵抗よりも充分に低い導電性の領域にすることによ
って、薄膜トランジスタの特性を損わずに寄生容量を大
幅に低減できるという効果がある。
ネル領域に接する光導電性の半導体層のドレイン及びソ
ースのオフセット領域を少くとも動作時に光を照射して
オン抵抗よりも充分に低い導電性の領域にすることによ
って、薄膜トランジスタの特性を損わずに寄生容量を大
幅に低減できるという効果がある。
第１図（ａ）、（ｂ）は本革１の発明の一実施例の平面
図及びＡ−Ａ線断面図、第２図は半導体層の照度−比抵
抗特性図、第３図は本革１の発明の一実施例のＶｏｓ
Ｉｏｓ特性図、第４図は本革２の発明の一実施例の断
面図、第５図は従来の薄膜トランジスタの第１の例の断
面図、第６図（ａ）〜（ｅ）は従来の薄膜トランジスタ
の第２の例の製造方法を説明するための工程順に示した
半導体チップの断面図である。 １・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜、４．４′・・・半導体層、４ａ、４ａ’ 、
４ｂ、４ｂ’・・・オフセット領域、５，５′・・・ド
レイン電極、６．６′・・・ソース電極、７・・・ゲー
ト走査電極線、８・・・ドレイン信号電極線、９・・・
表示電極、１１・・・絶縁基板、１２・・・ゲート電極
、１３・・・ゲート絶縁膜、１４・・・半導体層、１５
・・・ドレイン電極、１６・・・ソース電極、２１・・
・絶縁基板、２２・・・ゲート電極、２３・・・ゲート
絶縁膜、２４・・・半導体層、２５・・・ゲート電極、
２６・・・ソース電極、２７・・・導体層、２８・・・
ホトレジスト、ｄｓ・・・半導体層の層厚、ＩＤＳ・・
・ドレイン電流、Ｌ・・・チャネル長、１！ｒ、ｅ２・
・・オフセット領域の長さ、ＶＤＳ・・・ドレイン・ソ
ース間電圧、ＶＯＳ・・・ゲート・ソース間電−一＼ 巖／Ｆ と贋 （１Ｋ） 第 ２ 乏 ゾＱδ（ジ 唇３ 図
図及びＡ−Ａ線断面図、第２図は半導体層の照度−比抵
抗特性図、第３図は本革１の発明の一実施例のＶｏｓ
Ｉｏｓ特性図、第４図は本革２の発明の一実施例の断
面図、第５図は従来の薄膜トランジスタの第１の例の断
面図、第６図（ａ）〜（ｅ）は従来の薄膜トランジスタ
の第２の例の製造方法を説明するための工程順に示した
半導体チップの断面図である。 １・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜、４．４′・・・半導体層、４ａ、４ａ’ 、
４ｂ、４ｂ’・・・オフセット領域、５，５′・・・ド
レイン電極、６．６′・・・ソース電極、７・・・ゲー
ト走査電極線、８・・・ドレイン信号電極線、９・・・
表示電極、１１・・・絶縁基板、１２・・・ゲート電極
、１３・・・ゲート絶縁膜、１４・・・半導体層、１５
・・・ドレイン電極、１６・・・ソース電極、２１・・
・絶縁基板、２２・・・ゲート電極、２３・・・ゲート
絶縁膜、２４・・・半導体層、２５・・・ゲート電極、
２６・・・ソース電極、２７・・・導体層、２８・・・
ホトレジスト、ｄｓ・・・半導体層の層厚、ＩＤＳ・・
・ドレイン電流、Ｌ・・・チャネル長、１！ｒ、ｅ２・
・・オフセット領域の長さ、ＶＤＳ・・・ドレイン・ソ
ース間電圧、ＶＯＳ・・・ゲート・ソース間電−一＼ 巖／Ｆ と贋 （１Ｋ） 第 ２ 乏 ゾＱδ（ジ 唇３ 図
Claims (3)
- （１）絶縁基板上に設けられた遮光性のゲート電極と、
該ゲート電極を覆うように設けられたゲート絶縁膜と、
該ゲート絶縁膜上に積層するように設けられた光導電性
の半導体層と、該半導体層上に前記ゲート電極と重なら
ないように所定の間隔を置いて対向するように設けられ
たドレイン電極及びソース電極とを有することを特徴と
する薄膜トランジスタ。 - （２）絶縁基板上に設けられた遮光性のゲート電極と、
該ゲート電極を覆うように設けられたゲート絶縁膜と、
該ゲート絶縁膜上に前記ゲート電極と重ならないように
所定の間隔を置いて対向するように設けられたドレイン
電極及びソース電極と、該ドレイン電極及び該ソース電
極並びに前記ドレイン電極及び前記ソース電極に挟まれ
た前記ゲート絶縁膜の上を覆うように設けられた光導電
性の半導体層とを有することを特徴とする薄膜トランジ
スタ。 - （３）光導電性の半導体層の層厚をｄｓとし、光を照射
したときの半導体層の比抵抗をρｐｈｏｔｏとし、チャ
ネル幅をＷとし、半導体層の表面の垂直の方向から見た
ゲート電極とドレイン電極との間及びゲート電極とソー
ス電極との間に半導体層の長さをそれぞれｌ＿１及びｌ
＿２とし、薄膜トランジスタのオン抵抗をＲｏｎとした
とき、 ρｐｈｏｔｏ・（ｌ＿１＋ｌ＿２）／（Ｗ・ｄｓ）≦Ｒ
ｏｎとなるようにｄｓ、ρｐｈｏｔｏ、Ｗ及びｌ＿１＋
ｌ＿２を設定した特許請求の範囲第１項又は第２項記載
の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5617686A JPS62213165A (ja) | 1986-03-13 | 1986-03-13 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5617686A JPS62213165A (ja) | 1986-03-13 | 1986-03-13 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62213165A true JPS62213165A (ja) | 1987-09-19 |
Family
ID=13019794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5617686A Pending JPS62213165A (ja) | 1986-03-13 | 1986-03-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62213165A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319371A (ja) * | 1989-05-24 | 1991-01-28 | Xerox Corp | 高電圧薄膜トランジスタ |
| JPH03105927A (ja) * | 1989-09-13 | 1991-05-02 | Xerox Corp | 電子装置 |
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| JPH05175237A (ja) * | 1991-05-31 | 1993-07-13 | American Teleph & Telegr Co <Att> | 集積回路デバイスの製造方法 |
| US5270567A (en) * | 1989-09-06 | 1993-12-14 | Casio Computer Co., Ltd. | Thin film transistors without capacitances between electrodes thereof |
| JPH06112486A (ja) * | 1992-09-28 | 1994-04-22 | Alps Electric Co Ltd | 薄膜トランジスタと液晶表示装置用基板および薄膜トランジスタの製造方法 |
| US5773848A (en) * | 1995-11-01 | 1998-06-30 | Industrial Technology Research Institute | Thin film transistor with light antireflection layer |
-
1986
- 1986-03-13 JP JP5617686A patent/JPS62213165A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5111261A (en) * | 1988-07-13 | 1992-05-05 | Seikosha Co., Ltd. | Silicon thin film transistor with an intrinsic silicon active layer formed within the boundary defined by the edges of the gate electrode and the impurity containing silicon layer |
| JPH0319371A (ja) * | 1989-05-24 | 1991-01-28 | Xerox Corp | 高電圧薄膜トランジスタ |
| US5270567A (en) * | 1989-09-06 | 1993-12-14 | Casio Computer Co., Ltd. | Thin film transistors without capacitances between electrodes thereof |
| JPH03105927A (ja) * | 1989-09-13 | 1991-05-02 | Xerox Corp | 電子装置 |
| JPH05175237A (ja) * | 1991-05-31 | 1993-07-13 | American Teleph & Telegr Co <Att> | 集積回路デバイスの製造方法 |
| JPH06112486A (ja) * | 1992-09-28 | 1994-04-22 | Alps Electric Co Ltd | 薄膜トランジスタと液晶表示装置用基板および薄膜トランジスタの製造方法 |
| US5773848A (en) * | 1995-11-01 | 1998-06-30 | Industrial Technology Research Institute | Thin film transistor with light antireflection layer |
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