JPH05175237A - 集積回路デバイスの製造方法 - Google Patents
集積回路デバイスの製造方法Info
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- JPH05175237A JPH05175237A JP4161848A JP16184892A JPH05175237A JP H05175237 A JPH05175237 A JP H05175237A JP 4161848 A JP4161848 A JP 4161848A JP 16184892 A JP16184892 A JP 16184892A JP H05175237 A JPH05175237 A JP H05175237A
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Abstract
(57)【要約】
【目的】 垂直方向に小型化された電界効果型トランジ
スタをより少ない加工工程で製造する。 【構成】 いくつかの回路では、電界効果型トランジス
タはチャネルとソースおよびドレインへの接続を含む多
結晶導電領域を用いることによって製造される。このよ
うなトランジスタを製造するために従来は薄い多結晶チ
ャネル領域を堆積し、この領域をパターン化し、パター
ン化した領域上に絶縁体を載せ、ソースおよびドレイン
へのコンタクトのために前記の絶縁体に開口部を設け、
そして厚い多結晶コンタクト領域を堆積していた。本発
明では最初に相互接続領域、ソース領域およびドレイン
領域を形成し、ついでチャネルのための領域を開口し、
最後に前記のチャネルを形成する層を堆積することによ
って加工における複雑性を大きく減少した。少なくとも
加工における３工程が不要となり垂直方向の大きさが減
少する。
スタをより少ない加工工程で製造する。 【構成】 いくつかの回路では、電界効果型トランジス
タはチャネルとソースおよびドレインへの接続を含む多
結晶導電領域を用いることによって製造される。このよ
うなトランジスタを製造するために従来は薄い多結晶チ
ャネル領域を堆積し、この領域をパターン化し、パター
ン化した領域上に絶縁体を載せ、ソースおよびドレイン
へのコンタクトのために前記の絶縁体に開口部を設け、
そして厚い多結晶コンタクト領域を堆積していた。本発
明では最初に相互接続領域、ソース領域およびドレイン
領域を形成し、ついでチャネルのための領域を開口し、
最後に前記のチャネルを形成する層を堆積することによ
って加工における複雑性を大きく減少した。少なくとも
加工における３工程が不要となり垂直方向の大きさが減
少する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の製造方法に関
し、特に多結晶チャネル付トランジスタを持つ集積回路
の製造法に関する。
し、特に多結晶チャネル付トランジスタを持つ集積回路
の製造法に関する。
【０００２】
【従来の技術】過去十年間にわたり集積回路の製造にお
いては、小型化が大きく進んだ。この小型化をさらに進
めるために様々なアプローチが用いられている。その一
つはトタンジスタを垂直に積み重ねるもので一つの結晶
基板に形成される回路素子当りのトランジスタの数を減
少させ、装置全体の密度を高めるというものである。
いては、小型化が大きく進んだ。この小型化をさらに進
めるために様々なアプローチが用いられている。その一
つはトタンジスタを垂直に積み重ねるもので一つの結晶
基板に形成される回路素子当りのトランジスタの数を減
少させ、装置全体の密度を高めるというものである。
【０００３】
【発明が解決しようとする課題】トランジスタの垂直ア
センブリングにおいてはいずれの場合も、単結晶シリコ
ンで形成される、下置きトランジスタはチャネルなどの
臨界電気領域にきわめて欠陥のないシリコン物質を用い
て製造される。上置きトランジスタは前記の基板のトラ
ンジスタ上に形成される絶縁領域上に多結晶半導体装置
層を堆積することによって製造される。これらの上置き
トランジスタが電気的に絶縁性の材料の上に製造される
ため、かなり複雑な製造工程を経ない場合、これらは通
常多結晶材料中に形成される。例えば、図１に示すよう
に、静的ランダムアクセスメモリに用いられる倒立配置
のためには多結晶領域は下置きトランジスタから上置き
トランジスタを分離する酸化ケイ素の上に堆積されパタ
ーン化され、前記上置きトランジスタのゲート１２を形
成する。倒立配置ではチャネル領域９より前記の基板に
近いゲート領域１２を持つトランジスタが関与する。ゲ
ート酸化物領域５３が形成され、適当にパターン化され
る。第二の多結晶層９が前記のチャネルを形成すべく堆
積され、適当にパターン化される。この層は過剰のオフ
状態の電流を避けるために薄くなくてはならない。この
層の適当な領域がイオン注入によって高濃度にトープさ
れ、ソースおよびドレイン領域１０と１１を形成する。
その後の電気的コンタクトを前記のチャンネルから電気
的に絶縁するために第三の酸化物領域５が形成され、ソ
ースおよびドレイン領域１０と１１のコンタクト用にパ
ターン化される。第三の多結晶領域４が続いて堆積さ
れ、ドープされパターン化されてこれらのソースおよび
ドレインコンタクトを形成する。この追加の層はランナ
ーおよび増加されていないチャネル層へのコンタクトに
おける過剰の抵抗を避けるために必要である。
センブリングにおいてはいずれの場合も、単結晶シリコ
ンで形成される、下置きトランジスタはチャネルなどの
臨界電気領域にきわめて欠陥のないシリコン物質を用い
て製造される。上置きトランジスタは前記の基板のトラ
ンジスタ上に形成される絶縁領域上に多結晶半導体装置
層を堆積することによって製造される。これらの上置き
トランジスタが電気的に絶縁性の材料の上に製造される
ため、かなり複雑な製造工程を経ない場合、これらは通
常多結晶材料中に形成される。例えば、図１に示すよう
に、静的ランダムアクセスメモリに用いられる倒立配置
のためには多結晶領域は下置きトランジスタから上置き
トランジスタを分離する酸化ケイ素の上に堆積されパタ
ーン化され、前記上置きトランジスタのゲート１２を形
成する。倒立配置ではチャネル領域９より前記の基板に
近いゲート領域１２を持つトランジスタが関与する。ゲ
ート酸化物領域５３が形成され、適当にパターン化され
る。第二の多結晶層９が前記のチャネルを形成すべく堆
積され、適当にパターン化される。この層は過剰のオフ
状態の電流を避けるために薄くなくてはならない。この
層の適当な領域がイオン注入によって高濃度にトープさ
れ、ソースおよびドレイン領域１０と１１を形成する。
その後の電気的コンタクトを前記のチャンネルから電気
的に絶縁するために第三の酸化物領域５が形成され、ソ
ースおよびドレイン領域１０と１１のコンタクト用にパ
ターン化される。第三の多結晶領域４が続いて堆積さ
れ、ドープされパターン化されてこれらのソースおよび
ドレインコンタクトを形成する。この追加の層はランナ
ーおよび増加されていないチャネル層へのコンタクトに
おける過剰の抵抗を避けるために必要である。
【０００４】この製造工程は多数のステップによる複雑
さとコストを伴う。この短所は薄いチャネル領域９、比
較的厚いソースコンタクト、ドレインコンタクトおよび
相互に接続領域とを保証するために必要であると考えら
れている。先に述べたように、前記のチャネル領域は過
剰のオフ状態電流が得られないよう、薄くなければなら
ず、一方前記のソースコンタクト、ドレインコンタクト
および相互接続領域４は前記ソースおよびドレインコン
タクトと相互接続における過剰の抵抗を避けるために厚
くなければならない。従って幾何学的配置と電気的性質
上の制限が前記の製造過程に強く影響しているのであ
る。（この説明は倒立形トランジスタに基づいておこな
われている。しかし、前記のゲートが前記チャネル領域
９の上側に位置する直立配置である場合も同様の記述と
形成が可能である）。
さとコストを伴う。この短所は薄いチャネル領域９、比
較的厚いソースコンタクト、ドレインコンタクトおよび
相互に接続領域とを保証するために必要であると考えら
れている。先に述べたように、前記のチャネル領域は過
剰のオフ状態電流が得られないよう、薄くなければなら
ず、一方前記のソースコンタクト、ドレインコンタクト
および相互接続領域４は前記ソースおよびドレインコン
タクトと相互接続における過剰の抵抗を避けるために厚
くなければならない。従って幾何学的配置と電気的性質
上の制限が前記の製造過程に強く影響しているのであ
る。（この説明は倒立形トランジスタに基づいておこな
われている。しかし、前記のゲートが前記チャネル領域
９の上側に位置する直立配置である場合も同様の記述と
形成が可能である）。
【０００５】前記の上置きトランジスタは多結晶材料で
製造されているため、その質は下のトランジスタよりも
大きく劣る。しかし、アクティブ装置の実質的な部分に
とって、例えばオン電流などのように、前記のトランジ
スタのパラメータによっては要求が厳しくない回路も数
多くある。たとえば、インバータ回路において、相補形
金属酸化膜半導体（ＣＭＯＳ）配置に用いられる前記の
ｐ−チャネル装置はｎ−チャネルのものよりその電気的
要求はかなり緩やかである。通常、要求の厳しい回路に
おいて前記オン状態の前記のｎ−チャネル電流は前記の
オフ状態と比べて１０10から１０12大きい。それに対
し、インバータでは前記ｐ−チャネル装置の前記オン状
態の電流は１０3から１０5高いことを要求されるだけで
ある。
製造されているため、その質は下のトランジスタよりも
大きく劣る。しかし、アクティブ装置の実質的な部分に
とって、例えばオン電流などのように、前記のトランジ
スタのパラメータによっては要求が厳しくない回路も数
多くある。たとえば、インバータ回路において、相補形
金属酸化膜半導体（ＣＭＯＳ）配置に用いられる前記の
ｐ−チャネル装置はｎ−チャネルのものよりその電気的
要求はかなり緩やかである。通常、要求の厳しい回路に
おいて前記オン状態の前記のｎ−チャネル電流は前記の
オフ状態と比べて１０10から１０12大きい。それに対
し、インバータでは前記ｐ−チャネル装置の前記オン状
態の電流は１０3から１０5高いことを要求されるだけで
ある。
【０００６】それにも関わらず、ここに述べたように、
垂直配置においてこれらの緩やかな電気的諸性質を保つ
にも材料加工の複雑性の問題が生じる。この縦型加工に
伴う前記の複雑性は垂直に積み重ねせずに装置の大きさ
を減少することによって、装置の密度を増加させるとい
う従来法に比較し、この方法の魅力を減じている。もし
垂直配置における加工の複雑性が減少できれば、かかる
幾何学的配置は、はるかにより魅力的になるであろう。
垂直配置においてこれらの緩やかな電気的諸性質を保つ
にも材料加工の複雑性の問題が生じる。この縦型加工に
伴う前記の複雑性は垂直に積み重ねせずに装置の大きさ
を減少することによって、装置の密度を増加させるとい
う従来法に比較し、この方法の魅力を減じている。もし
垂直配置における加工の複雑性が減少できれば、かかる
幾何学的配置は、はるかにより魅力的になるであろう。
【０００７】
【課題を解決するための手段】適当な電気的性質を持つ
垂直に積み重ねられた装置をこれまで用いられてきたよ
りもはるかに複雑さを解消したプロセスを用いて製造で
きる。例えば、前記の倒立配置においては、図２に２で
示されるゲートが前記のゲート酸化物１２と共に形成さ
れてから厚い多結晶領域２４を堆積することによって前
記のソースとドレインへのコンタクトならびにソースと
ドレインそのものを形成し、この領域をドープし、パタ
ーン化することによってチャネルのための開口部が形成
される。第二の薄い多結晶領域２３、例えばシリコン領
域、が次いで堆積され、パターン化される。前記の多結
晶領域２３は、前記のトランジスタがそのオフ状態で低
電流を達成するに必要な、薄いチャネルを提供し、一方
前記の厚い多結晶領域２４は低抵抗の相互接続、並びに
前記のソース並びにドレインへの低抵抗を提供する。こ
のプロセス工程を用いることにより、図１の酸化物領域
５の堆積と、ソースおよびドレイン領域へのコンタクト
のためのウインドウリソグラフィーが省略され、ウイン
ドウエッチング（エッチストップとしてのポリシリコン
３のきわめて薄い層を用いる）が省略される。さらに、
垂直方向の大きさは大きく減少され、非平面性が改善す
る。この改善の結果、エッチングならびにコンタクトウ
インドウの高いレベルから基板に至るまでの充填工程が
かなり簡素化でき、またその後の過程で用いられるリソ
グラフィーにおける焦点合わせにおける困難度が減少す
る。好ましい実施例において、この多結晶領域２４を酸
化物領域１２へエッチングする過程は多結晶シリコン領
域２４の堆積前に、まず窒化ケイ素の領域をゲート酸化
物領域１２上に堆積することによって行われる。チャネ
ル領域を開けるためその後行われる多結晶領域２４のエ
ッチングは、例えばＨＢｒおよび／または塩素プラズマ
を用いて行われ、エッチングが下に位置する窒化ケイ素
領域によってストップするため、前記の酸化物領域１２
への損傷は避けられる。前記のチャネル内の窒化ケイ素
は、要望に応じて、多結晶領域２３の堆積前に、熱リン
酸によって簡単に除去することができる。
垂直に積み重ねられた装置をこれまで用いられてきたよ
りもはるかに複雑さを解消したプロセスを用いて製造で
きる。例えば、前記の倒立配置においては、図２に２で
示されるゲートが前記のゲート酸化物１２と共に形成さ
れてから厚い多結晶領域２４を堆積することによって前
記のソースとドレインへのコンタクトならびにソースと
ドレインそのものを形成し、この領域をドープし、パタ
ーン化することによってチャネルのための開口部が形成
される。第二の薄い多結晶領域２３、例えばシリコン領
域、が次いで堆積され、パターン化される。前記の多結
晶領域２３は、前記のトランジスタがそのオフ状態で低
電流を達成するに必要な、薄いチャネルを提供し、一方
前記の厚い多結晶領域２４は低抵抗の相互接続、並びに
前記のソース並びにドレインへの低抵抗を提供する。こ
のプロセス工程を用いることにより、図１の酸化物領域
５の堆積と、ソースおよびドレイン領域へのコンタクト
のためのウインドウリソグラフィーが省略され、ウイン
ドウエッチング（エッチストップとしてのポリシリコン
３のきわめて薄い層を用いる）が省略される。さらに、
垂直方向の大きさは大きく減少され、非平面性が改善す
る。この改善の結果、エッチングならびにコンタクトウ
インドウの高いレベルから基板に至るまでの充填工程が
かなり簡素化でき、またその後の過程で用いられるリソ
グラフィーにおける焦点合わせにおける困難度が減少す
る。好ましい実施例において、この多結晶領域２４を酸
化物領域１２へエッチングする過程は多結晶シリコン領
域２４の堆積前に、まず窒化ケイ素の領域をゲート酸化
物領域１２上に堆積することによって行われる。チャネ
ル領域を開けるためその後行われる多結晶領域２４のエ
ッチングは、例えばＨＢｒおよび／または塩素プラズマ
を用いて行われ、エッチングが下に位置する窒化ケイ素
領域によってストップするため、前記の酸化物領域１２
への損傷は避けられる。前記のチャネル内の窒化ケイ素
は、要望に応じて、多結晶領域２３の堆積前に、熱リン
酸によって簡単に除去することができる。
【０００８】
【実施例】説明上の理由から本発明を図２に示す倒立ト
ランジスタ配置に基づいて記述する。しかし、本法は単
結晶シリコンの下置きトランジスタを持たない多結晶シ
リコンでのみ形成される回路にも、また従来型の直立型
トランジスタ配置に対しても、チャネル領域２３上に位
置する、ゲート酸化物上にゲート領域を形成することに
よって、同様に実施できる。前記の多結晶チャネル領域
２３の上に設けられるゲート領域の形成はＢ．Ｃ．フセ
らによって記述されているような従来法（ＩＥＥＥトラ
ンザクション エレクトロン デヴァイセズ ３５巻、
１８４２頁（１９８８年））によって行われる。さら
に、ＣＭＯＳ技術のための前記のｎ−チャネルトランジ
スタのような高性能トランジスタの形成はＭ．Ｌ．チェ
ンらによってＩＥＤＭテクニカルダイジェスト、８２９
頁（１９９０年）に記載されているような従来法によっ
て行われる。
ランジスタ配置に基づいて記述する。しかし、本法は単
結晶シリコンの下置きトランジスタを持たない多結晶シ
リコンでのみ形成される回路にも、また従来型の直立型
トランジスタ配置に対しても、チャネル領域２３上に位
置する、ゲート酸化物上にゲート領域を形成することに
よって、同様に実施できる。前記の多結晶チャネル領域
２３の上に設けられるゲート領域の形成はＢ．Ｃ．フセ
らによって記述されているような従来法（ＩＥＥＥトラ
ンザクション エレクトロン デヴァイセズ ３５巻、
１８４２頁（１９８８年））によって行われる。さら
に、ＣＭＯＳ技術のための前記のｎ−チャネルトランジ
スタのような高性能トランジスタの形成はＭ．Ｌ．チェ
ンらによってＩＥＤＭテクニカルダイジェスト、８２９
頁（１９９０年）に記載されているような従来法によっ
て行われる。
【０００９】前記の高品質単結晶材料、例えば基板材
料、を用いて下置きトランジスタを形成した後、図２の
３０で表される絶縁領域によって、それらはその後で作
られる上置きトランジスタから絶縁される。（前記の高
品質基板をは通常シリコンであるが、本発明はその他の
基板物質の使用を除外するものではない。本発明の目的
には、前記の下置きトランジスタは、要望に応じて、そ
の活性領域に対して作製された電気的コンタクトを含む
ものとする。）前記の分離絶縁体、例えば、二酸化ケイ
素領域、はテトラエチルオルトシリケート前駆体を用い
る化学蒸着法などの従来法を用いて簡単に形成される。
料、を用いて下置きトランジスタを形成した後、図２の
３０で表される絶縁領域によって、それらはその後で作
られる上置きトランジスタから絶縁される。（前記の高
品質基板をは通常シリコンであるが、本発明はその他の
基板物質の使用を除外するものではない。本発明の目的
には、前記の下置きトランジスタは、要望に応じて、そ
の活性領域に対して作製された電気的コンタクトを含む
ものとする。）前記の分離絶縁体、例えば、二酸化ケイ
素領域、はテトラエチルオルトシリケート前駆体を用い
る化学蒸着法などの従来法を用いて簡単に形成される。
【００１０】前記の倒立上置きトランジスタ用に、図２
に２で示される前記のゲートは例えば、多結晶シリコン
層のような導伝材料の層を堆積し、この領域をゲートを
形成するようパターン化することにより形成される。通
常、前記のゲートは約５００から２０００オングストロ
ームの厚みを持ち、２０から５００オーム／□のシート
抵抗を持たなくてはならない。前記のゲートはついで図
２に１２で表されるゲート絶縁領域を用いて、前記のチ
ャネルから分離される。このゲート絶縁領域、例えばゲ
ート酸化物領域、は通常１００から１０００オングスト
ロームの範囲の厚みを持たなくてはならない。普通、前
記の領域は、１）テトラエチルオルトシリケートまたは
シラン前駆体による化学蒸着法あるいは、要求される熱
がこの特定の配置において、装置の構造に許容できない
ほどの悪影響を及ぼさないのであれば、２）前記のゲー
ト材料の酸化によって、形成される。
に２で示される前記のゲートは例えば、多結晶シリコン
層のような導伝材料の層を堆積し、この領域をゲートを
形成するようパターン化することにより形成される。通
常、前記のゲートは約５００から２０００オングストロ
ームの厚みを持ち、２０から５００オーム／□のシート
抵抗を持たなくてはならない。前記のゲートはついで図
２に１２で表されるゲート絶縁領域を用いて、前記のチ
ャネルから分離される。このゲート絶縁領域、例えばゲ
ート酸化物領域、は通常１００から１０００オングスト
ロームの範囲の厚みを持たなくてはならない。普通、前
記の領域は、１）テトラエチルオルトシリケートまたは
シラン前駆体による化学蒸着法あるいは、要求される熱
がこの特定の配置において、装置の構造に許容できない
ほどの悪影響を及ぼさないのであれば、２）前記のゲー
ト材料の酸化によって、形成される。
【００１１】比較的高い導電性を持つ領域２４、例え
ば、厚い、ドープされた多結晶シリコン領域は次いで、
シラン前駆体と領域形成後にドーパント注入を行うＬＰ
ＣＶＤなどの従来法によって形成される。この領域は通
常８００から１５００オングストロームの範囲の厚みを
持たなければならない。多結晶シリコンなどの材料の厚
みがこれより薄いとコンタクトウインドウエッチングな
どのその後の加工中にエッチングをされやすく、高い抵
抗率を生じ、又これより厚い場合は、それを除外するも
のではないが、その場合垂直方向の大きさが大きくなり
すぎ、それに伴う困難を生じる。図２の２４で示される
前記の厚いコンタクト領域は次いでパターン化され図２
の４２にある、続くチャネル形成のための開口部を生成
し、ランナーを通じて電気的接続を得るための領域を形
成する。典型的なランナー配置がＴ．ヤマナカらによっ
てＩＥＤＭテクニカルダイジェスト、４８頁（１９８８
年）に記載されている。前記のゲートは従来通り前記の
チャネルに関連して位置づけられるかまたは図３に示さ
れるように適当なリソグラフィーマスクを用いて、前記
のドレインから離して置かれる。この後者の配置ではオ
ン電流が減少するがオフ電流を有利に減少できる。ｐ−
ＭＯＳロードトランジスタにおいてはこのような損失は
通常許容される。
ば、厚い、ドープされた多結晶シリコン領域は次いで、
シラン前駆体と領域形成後にドーパント注入を行うＬＰ
ＣＶＤなどの従来法によって形成される。この領域は通
常８００から１５００オングストロームの範囲の厚みを
持たなければならない。多結晶シリコンなどの材料の厚
みがこれより薄いとコンタクトウインドウエッチングな
どのその後の加工中にエッチングをされやすく、高い抵
抗率を生じ、又これより厚い場合は、それを除外するも
のではないが、その場合垂直方向の大きさが大きくなり
すぎ、それに伴う困難を生じる。図２の２４で示される
前記の厚いコンタクト領域は次いでパターン化され図２
の４２にある、続くチャネル形成のための開口部を生成
し、ランナーを通じて電気的接続を得るための領域を形
成する。典型的なランナー配置がＴ．ヤマナカらによっ
てＩＥＤＭテクニカルダイジェスト、４８頁（１９８８
年）に記載されている。前記のゲートは従来通り前記の
チャネルに関連して位置づけられるかまたは図３に示さ
れるように適当なリソグラフィーマスクを用いて、前記
のドレインから離して置かれる。この後者の配置ではオ
ン電流が減少するがオフ電流を有利に減少できる。ｐ−
ＭＯＳロードトランジスタにおいてはこのような損失は
通常許容される。
【００１２】前記のチャネルは通常０．５から１．５μ
ｍの範囲の横方向の大きさを持たなければならない。
１．５μｍ以上の大きさのチャネルは過剰の領域を占め
てしまうので望ましくないし、０．５μｍ以下の大きさ
のチャネルは通常望ましくないオフ電流をもたらすため
適当でない。従来用いられているリソグラフィー法を、
たとえばＨＢｒおよびまたは塩素プラズマをポリシリコ
ンのパターニングに用いるような、従来用いられている
プラズマエッチングと共に使用することがＤ．Ｌ．フラ
ムおよびＶ．Ｍ．ドネリーによってプラズマケミストリ
ーアンドプラズマプロセッシング１巻３１７頁（１９８
１年）に記載されている。
ｍの範囲の横方向の大きさを持たなければならない。
１．５μｍ以上の大きさのチャネルは過剰の領域を占め
てしまうので望ましくないし、０．５μｍ以下の大きさ
のチャネルは通常望ましくないオフ電流をもたらすため
適当でない。従来用いられているリソグラフィー法を、
たとえばＨＢｒおよびまたは塩素プラズマをポリシリコ
ンのパターニングに用いるような、従来用いられている
プラズマエッチングと共に使用することがＤ．Ｌ．フラ
ムおよびＶ．Ｍ．ドネリーによってプラズマケミストリ
ーアンドプラズマプロセッシング１巻３１７頁（１９８
１年）に記載されている。
【００１３】比較的薄い半導体材料の層が次いで前記の
チャネル領域を形成するべく堆積される。この材料の厚
みは通常１００から４００オングストロームの範囲でな
ければならない。１００オングストローム以下の厚みで
はピンホールをなくすことが難しく、４００オングスト
ローム以上の厚みではオフ電流の増加につながる。前記
のチャネル材料（図２の２３）はついでこの回路の他の
装置への電気的短絡を避けるべく前述のフラムの文献に
記載されているように、パターン化される。
チャネル領域を形成するべく堆積される。この材料の厚
みは通常１００から４００オングストロームの範囲でな
ければならない。１００オングストローム以下の厚みで
はピンホールをなくすことが難しく、４００オングスト
ローム以上の厚みではオフ電流の増加につながる。前記
のチャネル材料（図２の２３）はついでこの回路の他の
装置への電気的短絡を避けるべく前述のフラムの文献に
記載されているように、パターン化される。
【００１４】好ましい実施例においては、領域２４のパ
ターニングの際、領域４２の酸化物１２のプラズマによ
る損傷は避けられる。一つのアプローチでは、領域２４
の形成前に、窒化ケイ素層などのエッチバリアー層を堆
積する。前記のゲート酸化物領域１２のプラズマ劣化を
防ぐためには、通常この材料は少なくとも１５０オング
ストロームの厚みを持たなければならない。一方装置の
幾何学的配置の劣化を防ぐためには前記のバリアー領域
は一般に４００オングストロームより薄くなければなら
ない。例えばＨＢｒ／塩素プラズマに基づく多結晶シリ
コンのエッチングを用いた領域２４のパターニングは、
前記のバリアー領域に達するまで進行する。このバリア
ー領域はエッチストップを提供し、例えば酸化ケイ素な
どの下に位置する絶縁体のプラズマによるダメージを防
ぐ。要望に応じて、領域２３の形成前に、前記の窒化ケ
イ素を前記のチャネル領域４２から例えば熱リン酸エッ
チによって、下に位置する酸化物にダメージを与えない
プロセスで、また窒化物領域５７を残したまま、除去す
る。窒化ケイ素の形成は、アンモニアとジクロロシラン
前駆体を用いたＬＰＣＶＤのような従来用いられている
技法によって行われる。
ターニングの際、領域４２の酸化物１２のプラズマによ
る損傷は避けられる。一つのアプローチでは、領域２４
の形成前に、窒化ケイ素層などのエッチバリアー層を堆
積する。前記のゲート酸化物領域１２のプラズマ劣化を
防ぐためには、通常この材料は少なくとも１５０オング
ストロームの厚みを持たなければならない。一方装置の
幾何学的配置の劣化を防ぐためには前記のバリアー領域
は一般に４００オングストロームより薄くなければなら
ない。例えばＨＢｒ／塩素プラズマに基づく多結晶シリ
コンのエッチングを用いた領域２４のパターニングは、
前記のバリアー領域に達するまで進行する。このバリア
ー領域はエッチストップを提供し、例えば酸化ケイ素な
どの下に位置する絶縁体のプラズマによるダメージを防
ぐ。要望に応じて、領域２３の形成前に、前記の窒化ケ
イ素を前記のチャネル領域４２から例えば熱リン酸エッ
チによって、下に位置する酸化物にダメージを与えない
プロセスで、また窒化物領域５７を残したまま、除去す
る。窒化ケイ素の形成は、アンモニアとジクロロシラン
前駆体を用いたＬＰＣＶＤのような従来用いられている
技法によって行われる。
【００１５】下記の例は本発明プロセスに用いられる条
件を例示するものである。
件を例示するものである。
【００１６】例 主面が［１００］結晶面にあるシリコン基板を洗浄し
た。厚さが約３０００オングストロームの二酸化ケイ素
層を化学気相蒸着（ＣＶＤ）によって７２０℃、２２０
ｍＴｏｒｒの圧力でテトラエチルオルトシリケートから
堆積した。（この例では全ての化学蒸着酸化物はこの条
件下で形成された。）厚み約１２００オングストローム
のポリシリコン層をシラン前駆体を用いて２７０ｍＴｏ
ｒｒの圧力でＣＶＤ法により６００℃で堆積した。この
ポリシリケート領域には加速エネルギー９０ＫｅＶ線量
３×１０15ｃｍー2の条件のイオン注入によりヒ素をドー
プした。この注入は１８０オングストロームの厚みのＣ
ＶＤ酸化物マスクを通じて行われ、マスクはついで除去
した。ゲートレベルはついで従来用いられているリソグ
ラフィーを用いてパターン化し、プラズマ中でエッチし
た。このプラズマは３０モルパーセントの分子状塩素、
３０モルパーセントのＨＢｒおよび残りが不活性キャリ
アーガスからなるものであった。前記のエッチングには
１００ｍＴｏｒｒの全圧、３００ワットの高周波出力が
用いられた。
た。厚さが約３０００オングストロームの二酸化ケイ素
層を化学気相蒸着（ＣＶＤ）によって７２０℃、２２０
ｍＴｏｒｒの圧力でテトラエチルオルトシリケートから
堆積した。（この例では全ての化学蒸着酸化物はこの条
件下で形成された。）厚み約１２００オングストローム
のポリシリコン層をシラン前駆体を用いて２７０ｍＴｏ
ｒｒの圧力でＣＶＤ法により６００℃で堆積した。この
ポリシリケート領域には加速エネルギー９０ＫｅＶ線量
３×１０15ｃｍー2の条件のイオン注入によりヒ素をドー
プした。この注入は１８０オングストロームの厚みのＣ
ＶＤ酸化物マスクを通じて行われ、マスクはついで除去
した。ゲートレベルはついで従来用いられているリソグ
ラフィーを用いてパターン化し、プラズマ中でエッチし
た。このプラズマは３０モルパーセントの分子状塩素、
３０モルパーセントのＨＢｒおよび残りが不活性キャリ
アーガスからなるものであった。前記のエッチングには
１００ｍＴｏｒｒの全圧、３００ワットの高周波出力が
用いられた。
【００１７】２５０オングストロームの厚みのゲート酸
化物をＣＶＤにより堆積し、８５０℃で酸素雰囲気中で
ち密化した。２００オングストロームの厚みの窒化ケイ
素層を２８０℃でアンモニアとジクロロシラン（モル比
５０／５０）から全圧２９０ｍＴｏｒｒで堆積した。約
１０００オングストロームの厚みのポリシリコン層を６
００℃、２７０ｍＴｏｒｒでシリコン前駆体を用いて堆
積した。前記ポリシリコンには加速エネルギー９０Ｋｅ
ｖで線量５×１０15ｃｍ-2を用いてイオン注入によりホ
ウ素をドープした。イオン注入はヒ素の注入のところで
前に述べた薄い酸化物のマスクを通じて行い、このマス
クはその後除去した。
化物をＣＶＤにより堆積し、８５０℃で酸素雰囲気中で
ち密化した。２００オングストロームの厚みの窒化ケイ
素層を２８０℃でアンモニアとジクロロシラン（モル比
５０／５０）から全圧２９０ｍＴｏｒｒで堆積した。約
１０００オングストロームの厚みのポリシリコン層を６
００℃、２７０ｍＴｏｒｒでシリコン前駆体を用いて堆
積した。前記ポリシリコンには加速エネルギー９０Ｋｅ
ｖで線量５×１０15ｃｍ-2を用いてイオン注入によりホ
ウ素をドープした。イオン注入はヒ素の注入のところで
前に述べた薄い酸化物のマスクを通じて行い、このマス
クはその後除去した。
【００１８】最後に堆積されるポリシリコン層は従来法
でパターン化され前記のチャネル領域を露出させた。こ
の露出領域を塩素／ＨＢｒプラズマ中で上記に述べたよ
うに、下に位置する窒化ケイ素層に達するまでエッチン
グした。この窒化ケイ素層は前記の基板を窒化ケイ素を
７０オングストローム／分の速度で除去する熱リン酸エ
ッチに浸せきすることにより除去した。約２５０オング
ストロームのアモルファスシリコン層を次いでシランか
ら５５０℃で４９０ｍＴｏｒｒの圧力で堆積した。前記
のアモルファスポリシリコンはまず６００℃で窒素中１
５時間アニールを行い、大粒形構造を形成し、ついで８
５０℃の酸素でわずかに酸化させた。
でパターン化され前記のチャネル領域を露出させた。こ
の露出領域を塩素／ＨＢｒプラズマ中で上記に述べたよ
うに、下に位置する窒化ケイ素層に達するまでエッチン
グした。この窒化ケイ素層は前記の基板を窒化ケイ素を
７０オングストローム／分の速度で除去する熱リン酸エ
ッチに浸せきすることにより除去した。約２５０オング
ストロームのアモルファスシリコン層を次いでシランか
ら５５０℃で４９０ｍＴｏｒｒの圧力で堆積した。前記
のアモルファスポリシリコンはまず６００℃で窒素中１
５時間アニールを行い、大粒形構造を形成し、ついで８
５０℃の酸素でわずかに酸化させた。
【００１９】約５５００オングストロームの厚みの二酸
化ケイ素ＣＶＤ層を堆積し、従来の方法でパターン化
し、フロン−２３（登録商標）中圧力８５ｍＴｏｒｒ、
３００ワットでエッチした。前記のエッチマスクには下
に位置するポリシリコンにコンタクトウインドウを形成
するための開口部があった。次いで従来のメタライゼー
ションを行なった。
化ケイ素ＣＶＤ層を堆積し、従来の方法でパターン化
し、フロン−２３（登録商標）中圧力８５ｍＴｏｒｒ、
３００ワットでエッチした。前記のエッチマスクには下
に位置するポリシリコンにコンタクトウインドウを形成
するための開口部があった。次いで従来のメタライゼー
ションを行なった。
【００２０】
【発明の効果】以上に述べたように、本発明は垂直方向
に小型化した電界効果形トランジスタの加工工程におけ
る複雑さを減少させる。
に小型化した電界効果形トランジスタの加工工程におけ
る複雑さを減少させる。
【図１】垂直型トランジスタ配置の説明図である。
【図２】本発明に関連する配置の説明図である。
【図３】本発明に関連する配置の説明図である。
【符号の説明】 ２ ゲート ４ 多結晶領域 ５ 酸化物領域 ９ チャネル領域 １０ ソース領域 １１ ドレイン領域 １２ ゲート酸化物領域 ２３ 薄い多結晶領域 ２４ 厚い多結晶領域 ３０ 絶縁領域 ４２ 開口部 ５３ ゲート酸化物領域 ５７ 窒化物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナディア リフシツ アメリカ合衆国 08807 ニュージャージ ー ブリッジウォーター、パペン ロード 907 (72)発明者 ロナルド ジョセフ シュッツ アメリカ合衆国 78731 テキサス オー スティン、リッジ マウンテン ドライヴ 6220
Claims (6)
- 【請求項１】 第一のトランジスタを第二のトランジス
タから電気的に絶縁するために十分に低い電気伝導性の
領域を形成するステップと、 前記第二のトランジスタを形成するステップからなり、 前記の第二のトランジスタは、 導電材料の比較的厚い領域に接触するようにソースおよ
びドレイン領域を形成するステップと、 導電材料の比較的薄い領域を前記の比較的厚い領域の上
に堆積するステップと、 前記の比較的厚い領域とコンタクトさせるステップと、 前記の第二のトランジスタのチャネルを形成するステッ
プによって製造されることを特徴とする、第二のトラン
ジスタ上に少なくとも一つの第一のトランジスタを有す
る集積回路デバイスの製造方法。 - 【請求項２】 前記の第二のトランジスタのゲートは前
記チャネル領域の下に位置することを特徴とする請求項
１の方法。 - 【請求項３】 前記の比較的厚い領域がドープされたポ
リシリコンからなることを特徴とする請求項２の方法。 - 【請求項４】 前記の比較的厚い領域がドープされたポ
リシリコンからなることを特徴とする請求項１の方法。 - 【請求項５】 前記の絶縁材が二酸化ケイ素からなるこ
とを特徴とする請求項１の方法。 - 【請求項６】 前記第一のトランジスタが電界効果型ト
ランジスタであることを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/708,970 US5166091A (en) | 1991-05-31 | 1991-05-31 | Fabrication method in vertical integration |
| US708970 | 1991-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175237A true JPH05175237A (ja) | 1993-07-13 |
Family
ID=24847944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161848A Pending JPH05175237A (ja) | 1991-05-31 | 1992-05-29 | 集積回路デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5166091A (ja) |
| EP (1) | EP0516335A3 (ja) |
| JP (1) | JPH05175237A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884698B1 (en) * | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
| KR100881472B1 (ko) | 1999-02-04 | 2009-02-05 | 어플라이드 머티어리얼스, 인코포레이티드 | 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893372A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Ｍｏｓ型集積回路 |
| JPS62213165A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | 薄膜トランジスタ |
| JPS63107068A (ja) * | 1986-09-30 | 1988-05-12 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH0216777A (ja) * | 1988-07-05 | 1990-01-19 | Seikosha Co Ltd | 半導体光検出装置 |
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