JP2691993B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2691993B2 JP2691993B2 JP63148326A JP14832688A JP2691993B2 JP 2691993 B2 JP2691993 B2 JP 2691993B2 JP 63148326 A JP63148326 A JP 63148326A JP 14832688 A JP14832688 A JP 14832688A JP 2691993 B2 JP2691993 B2 JP 2691993B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- low resistance
- integrated circuit
- semiconductor integrated
- resistance body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000012535 impurity Substances 0.000 claims description 20
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置およびその製造方法に係
わり、特に抵抗体を負荷としたスタテイツク型ランダム
アクセスMOSメモリ（以下SRAMと称する）において、表
面段差が小さく配線歩留りが良好て、かつセル面積が小
さく高密度メモリを実現する構造，同時に放射線の侵入
に対するソフトエラー耐性が大きいセル構造およびその
形成方法に関するものである。
わり、特に抵抗体を負荷としたスタテイツク型ランダム
アクセスMOSメモリ（以下SRAMと称する）において、表
面段差が小さく配線歩留りが良好て、かつセル面積が小
さく高密度メモリを実現する構造，同時に放射線の侵入
に対するソフトエラー耐性が大きいセル構造およびその
形成方法に関するものである。
半導体集積回路として例えば高抵抗体を負荷とするSR
AMにおいては、表面段差を小さくし、配線歩留りを良好
なものとするために高抵抗体をゲート電極用半導体層と
同一層を用いて形成し、部分的に不純物添加量を変えて
行なう方法が一方法として採用されてきた。この場合、
第４図（ａ）にその要部断面図に示すように半導体基板
１上に選択酸化膜２およびゲート酸化膜３を順次形成し
た後、この酸化膜2,3上に無添加多結晶シリコン層４を
形成し、次に同図（ｂ）に示すようにこの添加多結晶シ
リコン層４の表面全面に所望の抵抗値を得るための不純
物として燐をイオン注入し、次いで高抵抗体となる部分
をフオトレジスト膜５で覆い、高濃度の燐をイオン注入
し、同図（ｃ）に示すように高抵抗体部4a以外の部分を
低抵抗化して低抵抗体部4bを形成する。次いで、図示し
ないが、この低抵抗体部4bの不要部分をエツチングし、
高抵抗体部4aの両側部およびゲート電極部の低抵抗体部
4bのみを残留させた後、同図（ｄ）に示すように高抵抗
体部4aおよびその両側面の低抵抗体部4bをフオトレジス
ト膜６で覆い、イオン注入を行なつてMOS FETのソー
ス，ドレイン領域７を形成する。次いでこのレジスト膜
６を除去することにより、同図（ｅ）に示すように高抵
抗半導体層８およびそのコンタクト部となる低抵抗半導
体層９からなる抵抗体並びに低抵抗半導体層からなるゲ
ート電極10が形成され、抵抗負荷のインバータが形成さ
れるようになつていた。
AMにおいては、表面段差を小さくし、配線歩留りを良好
なものとするために高抵抗体をゲート電極用半導体層と
同一層を用いて形成し、部分的に不純物添加量を変えて
行なう方法が一方法として採用されてきた。この場合、
第４図（ａ）にその要部断面図に示すように半導体基板
１上に選択酸化膜２およびゲート酸化膜３を順次形成し
た後、この酸化膜2,3上に無添加多結晶シリコン層４を
形成し、次に同図（ｂ）に示すようにこの添加多結晶シ
リコン層４の表面全面に所望の抵抗値を得るための不純
物として燐をイオン注入し、次いで高抵抗体となる部分
をフオトレジスト膜５で覆い、高濃度の燐をイオン注入
し、同図（ｃ）に示すように高抵抗体部4a以外の部分を
低抵抗化して低抵抗体部4bを形成する。次いで、図示し
ないが、この低抵抗体部4bの不要部分をエツチングし、
高抵抗体部4aの両側部およびゲート電極部の低抵抗体部
4bのみを残留させた後、同図（ｄ）に示すように高抵抗
体部4aおよびその両側面の低抵抗体部4bをフオトレジス
ト膜６で覆い、イオン注入を行なつてMOS FETのソー
ス，ドレイン領域７を形成する。次いでこのレジスト膜
６を除去することにより、同図（ｅ）に示すように高抵
抗半導体層８およびそのコンタクト部となる低抵抗半導
体層９からなる抵抗体並びに低抵抗半導体層からなるゲ
ート電極10が形成され、抵抗負荷のインバータが形成さ
れるようになつていた。
しかしながら、上述したような構成によると、MOS FE
Tのゲート電極10の抵抗は、できるだけ低いことが望ま
しいので、上記低抵抗化のためのイオン注入時には、通
常、特に注入量を多くし、かつ不純物として燐を用いる
場合が多い。このため、その後の熱処理工程で燐がイオ
ン注入されない高抵抗体部4aに著しく横方向に拡散し、
かつ拡散量の揺らぎも多結晶シリコン層４の結晶性の影
響を大きく受ける。したがつて高抵抗体の抵抗制御性を
確保するとともに最悪の場合でも高抵抗体部4aの消滅を
防ぐためには、同図（ｄ）に示すように予め高抵抗体部
4aを大きく形成しておかなければならず、このため、セ
ル面積が大きくなり、高密度化が困難となるという問題
があつた。
Tのゲート電極10の抵抗は、できるだけ低いことが望ま
しいので、上記低抵抗化のためのイオン注入時には、通
常、特に注入量を多くし、かつ不純物として燐を用いる
場合が多い。このため、その後の熱処理工程で燐がイオ
ン注入されない高抵抗体部4aに著しく横方向に拡散し、
かつ拡散量の揺らぎも多結晶シリコン層４の結晶性の影
響を大きく受ける。したがつて高抵抗体の抵抗制御性を
確保するとともに最悪の場合でも高抵抗体部4aの消滅を
防ぐためには、同図（ｄ）に示すように予め高抵抗体部
4aを大きく形成しておかなければならず、このため、セ
ル面積が大きくなり、高密度化が困難となるという問題
があつた。
したがつて本発明は、上述した従来の問題に鑑みてな
されたものであり、その目的は、高抵抗体部の寸法を小
さくし、セル面積を縮小でき、メモリの高密度化を実現
できる半導体集積回路装置およびその製造方法を提供す
ることにある。
されたものであり、その目的は、高抵抗体部の寸法を小
さくし、セル面積を縮小でき、メモリの高密度化を実現
できる半導体集積回路装置およびその製造方法を提供す
ることにある。
また、本発明の他の目的は、SRAMセルの放射線の侵入
によるソフトエラーの発生を防止できる半導体集積回路
装置およびその製造方法を提供することにある。
によるソフトエラーの発生を防止できる半導体集積回路
装置およびその製造方法を提供することにある。
本発明の半導体集積回路装置は、所定の不純物を添加
した半導体層からなる抵抗体をインバータの負荷とする
フリップフロップ回路を含む半導体集積回路装置におい
て、上記抵抗体は高抵抗体と、ｎ形不純物を有する第１
の低抵抗体と、上記第１の抵抗体が有する不純物より拡
散係数が小さいｎ形不純物を有する第２の低抵抗体とか
らなり、上記高抵抗体の両側に上記第２の低抵抗体が配
置され、かつ上記第２の低抵抗対の両側に上記第１の低
抵抗体が配置されて構成される。
した半導体層からなる抵抗体をインバータの負荷とする
フリップフロップ回路を含む半導体集積回路装置におい
て、上記抵抗体は高抵抗体と、ｎ形不純物を有する第１
の低抵抗体と、上記第１の抵抗体が有する不純物より拡
散係数が小さいｎ形不純物を有する第２の低抵抗体とか
らなり、上記高抵抗体の両側に上記第２の低抵抗体が配
置され、かつ上記第２の低抵抗対の両側に上記第１の低
抵抗体が配置されて構成される。
また、上記第１の低抵抗体は燐を不純物として有し、
上記第２の低抵抗体は砒素を不純物として有する。
上記第２の低抵抗体は砒素を不純物として有する。
また、本発明の他の半導体集積回路は、フリップフロ
ップ回路の一方のインバータの負荷用抵抗体とトランジ
スタのドレインとの接続点が、上記インバータと対をな
す他方のインバータのゲートと上記第１の低抵抗体およ
び第２の低抵抗体とで接続されて構成される。
ップ回路の一方のインバータの負荷用抵抗体とトランジ
スタのドレインとの接続点が、上記インバータと対をな
す他方のインバータのゲートと上記第１の低抵抗体およ
び第２の低抵抗体とで接続されて構成される。
本発明による半導体集積回路装置においては、高抵抗
体と第１の低抵抗体との間に配置された第２の低抵抗体
は拡散係数の小さい不純物を添加し、かつ添加量を少な
くし、拡散量およびその援らぎを小さくすることによ
り、寸法の大きな高抵抗部の形成が不要となる。
体と第１の低抵抗体との間に配置された第２の低抵抗体
は拡散係数の小さい不純物を添加し、かつ添加量を少な
くし、拡散量およびその援らぎを小さくすることによ
り、寸法の大きな高抵抗部の形成が不要となる。
本発明による他の半導体集積回路装置においては、フ
リツプフロツプ回路のゲート部に適当な時定数を有する
RC回路が形成される。
リツプフロツプ回路のゲート部に適当な時定数を有する
RC回路が形成される。
本発明による半導体集積回路装置の製造方法において
は、MIS型FETのソース，ドレイン部の不純物添加と同時
に不純物を添加することにより、上記抵抗体接続部が同
時に形成される。
は、MIS型FETのソース，ドレイン部の不純物添加と同時
に不純物を添加することにより、上記抵抗体接続部が同
時に形成される。
以下、図面を用いて本発明の一実施例を詳細に説明す
る。
る。
（実施例１） 第１図は本発明による半導体集積回路装置の一実施例
を説明するスタイツク型メモリセルで、同図（ａ）はそ
の構成を示す断面図，同図（ｂ）はその回路図であり、
上述の図と同一部分には同一符号を付してある。同図
（ａ）において、11は無添加もしくは低濃度不純物添加
のシート抵抗100MΩ／□〜10GΩ／□の高抵抗半導体層
でインバータの負荷として同図（ｂ）の抵抗RH1を形成
している。ゲート電極として用いられるシート抵抗20〜
50Ω／□の低抵抗半導体層13と上記高抵抗半導体層11と
の間は、シート抵抗500Ω／□〜5KΩ／□の半導体層12
からなる抵抗RM1〜RM4により接続されている。なお、同
図（ａ）において、14は層間絶縁膜、15,16は金属配線
である。また、同図（ｂ）において、Q1〜Q4は上記半導
体層11〜13からなる抵抗体をインバータの負荷とするト
ランジスタ、B,はビツト線、Ｄはワード線、VDDは電
源電圧、VSSは接地電位である。
を説明するスタイツク型メモリセルで、同図（ａ）はそ
の構成を示す断面図，同図（ｂ）はその回路図であり、
上述の図と同一部分には同一符号を付してある。同図
（ａ）において、11は無添加もしくは低濃度不純物添加
のシート抵抗100MΩ／□〜10GΩ／□の高抵抗半導体層
でインバータの負荷として同図（ｂ）の抵抗RH1を形成
している。ゲート電極として用いられるシート抵抗20〜
50Ω／□の低抵抗半導体層13と上記高抵抗半導体層11と
の間は、シート抵抗500Ω／□〜5KΩ／□の半導体層12
からなる抵抗RM1〜RM4により接続されている。なお、同
図（ａ）において、14は層間絶縁膜、15,16は金属配線
である。また、同図（ｂ）において、Q1〜Q4は上記半導
体層11〜13からなる抵抗体をインバータの負荷とするト
ランジスタ、B,はビツト線、Ｄはワード線、VDDは電
源電圧、VSSは接地電位である。
（実施例２） 第２図は本発明による半導体集積回路装置の他の実施
例を説明するSRAMで、同図（ａ）はその構成を示す断面
図，同図（ｂ）はその回路図であり、上述の図と同一部
分には同一符号を付してある。同図（ａ）において、高
抵抗半導体層11は、同図（ｂ）に示すインバータの負荷
抵抗R11をなし、第２の低抵抗半導体層12は、負荷抵抗R
11とインバータのトランジスタQ1と第１の低抵抗体層13
を介して接続され、かつ第２の低抵抗半導体層12からな
る５〜50KΩの抵抗R21を介してフリツプフロツプの他方
のインバータのトランジスタQ2のゲートと接続されてい
る。なお、本実施例においては、高抵抗半導体層11は無
添加多結晶シリコン層４に燐を40KeVで1.5×1014cm-2イ
オン注入して形成された高抵抗体であり、第２の低抵抗
半導体層12はトランジスタQ1〜Q4のソース，ドレイン形
成時に砒素を60KeVで４×1015cm-2イオン注入して形成
されたシート抵抗約600Ω／□の抵抗体である。トラン
ジスタQ2のゲート容量は、本実施例でのゲート酸化膜厚
15nm,実行チヤネル長0.5μm,実行チヤネル幅２μｍでは
0.23pFであるので、約5KΩの抵抗体を幅0.8μm,長さ８
μｍの上記第２の低抵抗半導体層12で形成すれば、約1n
sの時定数を実現でき、α線等により接合部Ｊで発生し
た電荷がトランジスタQ2のゲートに影響をおよぼし、蓄
積情報が反転するのを防ぐことができる。
例を説明するSRAMで、同図（ａ）はその構成を示す断面
図，同図（ｂ）はその回路図であり、上述の図と同一部
分には同一符号を付してある。同図（ａ）において、高
抵抗半導体層11は、同図（ｂ）に示すインバータの負荷
抵抗R11をなし、第２の低抵抗半導体層12は、負荷抵抗R
11とインバータのトランジスタQ1と第１の低抵抗体層13
を介して接続され、かつ第２の低抵抗半導体層12からな
る５〜50KΩの抵抗R21を介してフリツプフロツプの他方
のインバータのトランジスタQ2のゲートと接続されてい
る。なお、本実施例においては、高抵抗半導体層11は無
添加多結晶シリコン層４に燐を40KeVで1.5×1014cm-2イ
オン注入して形成された高抵抗体であり、第２の低抵抗
半導体層12はトランジスタQ1〜Q4のソース，ドレイン形
成時に砒素を60KeVで４×1015cm-2イオン注入して形成
されたシート抵抗約600Ω／□の抵抗体である。トラン
ジスタQ2のゲート容量は、本実施例でのゲート酸化膜厚
15nm,実行チヤネル長0.5μm,実行チヤネル幅２μｍでは
0.23pFであるので、約5KΩの抵抗体を幅0.8μm,長さ８
μｍの上記第２の低抵抗半導体層12で形成すれば、約1n
sの時定数を実現でき、α線等により接合部Ｊで発生し
た電荷がトランジスタQ2のゲートに影響をおよぼし、蓄
積情報が反転するのを防ぐことができる。
（実施例３） 第３図（ａ）〜（ｅ）は本発明による半導体集積回路
装置の製造方法をCMOS型SRAMの製造方法に適用した一実
施例を説明する工程の断面図である。まず、同図（ａ）
に示すように半導体基板30上に選択酸化膜31およびゲー
ト酸化膜32を順次形成して素子分離工程およびトランジ
スタ部分へのチヤネルドープ工程を行つた後、選択酸化
膜31およびゲート酸化膜32上に無添加の多結晶シリコン
膜33を0.3μｍの厚さに堆積させる。次にこの多結晶シ
リコン膜33に燐を40KeVで1.5×1014cm-2イオン注入し、
所望の高抵抗値を有する高抵抗体部34を形成する。次に
同図（ｃ）に示すように公知のリソグラフイー法により
低抵抗値を必要とするゲート電極および配線の形成領域
以外をフオトレジスト膜35で覆い、燐を40KeVで２×10
16cm-2イオン注入し、低抵抗体部36を形成する。次に同
図（ｄ）に示すように公知のリソグラフイー法により、
ゲート電極37,低抵抗配線部38,ゲートデンキョク37と低
抵抗配線部38との接続部39および高抵抗体部34をパター
ニングし、次いで高抵抗体部34およびセル部以外の部分
で回路を構成しているPMOS領域を公知のリソグラフイー
法によりフオトレジスト膜40で覆つた後、砒素を60KeV
で４×1015cm-2イオン注入し、NMOSのソース，ドレイン
領域41を形成するとともに同図（ｂ）の工程で形成され
た高抵抗体領域34同図（ｄ）の工程で形成されたコンタ
クト部としての低抵抗配線部38とを接続される低抵抗配
線部42が形成される。次にフオトレジスト膜40を除去し
た後、添加した不純物活性化のための熱処理を行なつて
同図（ｅ）に示すように基板工程が終了する。以降は公
知の配線工程により完成させる。
装置の製造方法をCMOS型SRAMの製造方法に適用した一実
施例を説明する工程の断面図である。まず、同図（ａ）
に示すように半導体基板30上に選択酸化膜31およびゲー
ト酸化膜32を順次形成して素子分離工程およびトランジ
スタ部分へのチヤネルドープ工程を行つた後、選択酸化
膜31およびゲート酸化膜32上に無添加の多結晶シリコン
膜33を0.3μｍの厚さに堆積させる。次にこの多結晶シ
リコン膜33に燐を40KeVで1.5×1014cm-2イオン注入し、
所望の高抵抗値を有する高抵抗体部34を形成する。次に
同図（ｃ）に示すように公知のリソグラフイー法により
低抵抗値を必要とするゲート電極および配線の形成領域
以外をフオトレジスト膜35で覆い、燐を40KeVで２×10
16cm-2イオン注入し、低抵抗体部36を形成する。次に同
図（ｄ）に示すように公知のリソグラフイー法により、
ゲート電極37,低抵抗配線部38,ゲートデンキョク37と低
抵抗配線部38との接続部39および高抵抗体部34をパター
ニングし、次いで高抵抗体部34およびセル部以外の部分
で回路を構成しているPMOS領域を公知のリソグラフイー
法によりフオトレジスト膜40で覆つた後、砒素を60KeV
で４×1015cm-2イオン注入し、NMOSのソース，ドレイン
領域41を形成するとともに同図（ｂ）の工程で形成され
た高抵抗体領域34同図（ｄ）の工程で形成されたコンタ
クト部としての低抵抗配線部38とを接続される低抵抗配
線部42が形成される。次にフオトレジスト膜40を除去し
た後、添加した不純物活性化のための熱処理を行なつて
同図（ｅ）に示すように基板工程が終了する。以降は公
知の配線工程により完成させる。
以上説明したように本発明によれば、同一半導体層を
ゲート電極および負荷抵抗層に用い、表面段差を小さく
した構造における高い配線歩留りを維持しながら、以下
の効果を得ることができる。
ゲート電極および負荷抵抗層に用い、表面段差を小さく
した構造における高い配線歩留りを維持しながら、以下
の効果を得ることができる。
（１） 高抵抗体となる低不純物濃度半導体層の両側に
比較的濃度が少なく、かつ拡散速度の小さい不純物を用
いることにより、従来に比べて高抵抗部への低抵抗部か
らの不純物を小さくすることができ、高抵抗体の寸法お
よび揺らぎを小さくでき、したがつて予め高抵抗体部の
寸法を大きくしておくことが不必要となり、全体として
セル面積を縮小でき、メモリの高密度化を実現できる。
比較的濃度が少なく、かつ拡散速度の小さい不純物を用
いることにより、従来に比べて高抵抗部への低抵抗部か
らの不純物を小さくすることができ、高抵抗体の寸法お
よび揺らぎを小さくでき、したがつて予め高抵抗体部の
寸法を大きくしておくことが不必要となり、全体として
セル面積を縮小でき、メモリの高密度化を実現できる。
（２） ゲート電極等に用いる低抵抗の半導体層よりも
抵抗の大きい抵抗層をフリツプフロツプ回路のインバー
タの出力側と片側のインバータのゲートとの間に挿入す
ることにより、α線等の放射線により発生する電荷を上
記抵抗とゲート入力容量の時定数により抑制し、ソフト
エラーが生じないメモリを実現できる。
抵抗の大きい抵抗層をフリツプフロツプ回路のインバー
タの出力側と片側のインバータのゲートとの間に挿入す
ることにより、α線等の放射線により発生する電荷を上
記抵抗とゲート入力容量の時定数により抑制し、ソフト
エラーが生じないメモリを実現できる。
第１図（ａ），（ｂ）は本発明による半導体集積回路装
置の第１の実施例を説明するための構成の断面図，その
回路図、第２図（ａ），（ｂ）は本発明の第２の実施例
を説明するための構成の断面図，その回路図、第３図
（ａ）〜（ｅ）は本発明による半導体集積回路装置の製
造方法の一実施例を説明する工程の断面図、第４図
（ａ）〜（ｅ）は従来の半導体集積回路装置の構成を説
明する工程の断面図である。 １……半導体基板、２……選択酸化膜、３……ゲート酸
化膜、４……多結晶シリコン層、７……ソース，ドレイ
ン領域、11……高抵抗半導体層、12……第２の低抵抗半
導体層、13……第１の低抵抗半導体層、14……層間絶縁
膜、15,16……金属配線、30……半導体基板、31……選
択酸化膜、32……ゲート酸化膜、33……多結晶シリコン
膜、34……高抵抗体部、35……フオトレジスト膜、36…
…低抵抗体部、37……ゲート電極、38……低抵抗配線
部、39……接続部、40……フオトレジスト膜、41……ソ
ース，ドレイン領域、42……低抵抗配線部。
置の第１の実施例を説明するための構成の断面図，その
回路図、第２図（ａ），（ｂ）は本発明の第２の実施例
を説明するための構成の断面図，その回路図、第３図
（ａ）〜（ｅ）は本発明による半導体集積回路装置の製
造方法の一実施例を説明する工程の断面図、第４図
（ａ）〜（ｅ）は従来の半導体集積回路装置の構成を説
明する工程の断面図である。 １……半導体基板、２……選択酸化膜、３……ゲート酸
化膜、４……多結晶シリコン層、７……ソース，ドレイ
ン領域、11……高抵抗半導体層、12……第２の低抵抗半
導体層、13……第１の低抵抗半導体層、14……層間絶縁
膜、15,16……金属配線、30……半導体基板、31……選
択酸化膜、32……ゲート酸化膜、33……多結晶シリコン
膜、34……高抵抗体部、35……フオトレジスト膜、36…
…低抵抗体部、37……ゲート電極、38……低抵抗配線
部、39……接続部、40……フオトレジスト膜、41……ソ
ース，ドレイン領域、42……低抵抗配線部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−110069（ＪＰ，Ａ) 特開 昭55−160455（ＪＰ，Ａ) 特開 昭55−160456（ＪＰ，Ａ)
Claims (3)
- 【請求項１】所定の不純物を添加した半導体層からなる
抵抗体をインバータの負荷とするフリップフロップ回路
を含む半導体集積回路装置において、上記抵抗体は高抵
抗体と、ｎ形不純物を有する第１の低抵抗体と、上記第
１の抵抗体が有する不純物より拡散係数が小さいｎ形不
純物を有する第２の低抵抗体とからなり、上記高抵抗体
の両側に上記第２の低抵抗体が配置され、かつ上記第２
の低抵抗対の両側に上記第１の低抵抗体が配置されてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、上記第１の低抵抗体は
燐を不純物として有し、上記第２の低抵抗体は砒素を不
純物として有することを特徴とした半導体集積回路。 - 【請求項３】請求項１または２において、フリップフロ
ップ回路の一方のインバータの負荷用抵抗体とトランジ
スタのドレインとの接続点が、上記インバータと対をな
す他方のインバータのゲートと上記第１の低抵抗体およ
び第２の低抵抗体とで接続されていることを特徴とした
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148326A JP2691993B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148326A JP2691993B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022661A JPH022661A (ja) | 1990-01-08 |
| JP2691993B2 true JP2691993B2 (ja) | 1997-12-17 |
Family
ID=15450276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148326A Expired - Lifetime JP2691993B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7267683B2 (ja) * | 2018-04-25 | 2023-05-02 | シャープ株式会社 | 発光素子モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
| JPS55160455A (en) * | 1980-05-30 | 1980-12-13 | Hitachi Ltd | Manufacture of insulated gate type field effect semiconductor device |
| JPS55160456A (en) * | 1980-05-30 | 1980-12-13 | Hitachi Ltd | Semiconductor device |
-
1988
- 1988-06-17 JP JP63148326A patent/JP2691993B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022661A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69211329T2 (de) | Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur | |
| US5619055A (en) | Semiconductor integrated circuit device | |
| EP0503904B1 (en) | Stacked type CMOS semiconductor device and method of manufacturing it | |
| JP3490746B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| US5482878A (en) | Method for fabricating insulated gate field effect transistor having subthreshold swing | |
| JP3032794B2 (ja) | 集積回路抵抗体の形成方法 | |
| KR930010087B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US6031267A (en) | Compact static RAM cell | |
| US5656841A (en) | Semiconductor device with contact hole | |
| JPH0466106B2 (ja) | ||
| JPH05259401A (ja) | 集積回路用相互接続体及び抵抗 | |
| KR940003376B1 (ko) | 반도체 장치 | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JPS6243547B2 (ja) | ||
| US5079611A (en) | Semiconductor integrated circuit device and process for fabricating the same | |
| KR0120196B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| JPH05102432A (ja) | スタテイツク半導体記憶装置及びその製造方法 | |
| US5017507A (en) | Method of fabricating semiconductor integrated circuit devices including updiffusion to selectively dope a silicon layer | |
| US5077226A (en) | Manufacturing method for BiCMOS devices | |
| JP2691993B2 (ja) | 半導体集積回路装置 | |
| KR100252560B1 (ko) | 반도체메모리장치및그제조방법 | |
| JPH08167655A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2523645B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2809176B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2735285B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070905 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 11 |