JPS6024056A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPS6024056A JPS6024056A JP59129161A JP12916184A JPS6024056A JP S6024056 A JPS6024056 A JP S6024056A JP 59129161 A JP59129161 A JP 59129161A JP 12916184 A JP12916184 A JP 12916184A JP S6024056 A JPS6024056 A JP S6024056A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体基板表面に形成される差動増幅器に関す
る。
る。
現在、ＭＯ８集積回路（以下本明細書においてはＬＳＩ
と略称する。）のアナログ用途（Ａ／Ｄ混載ＬＳ４、音
声合成、音声認識ＬＳＩなど）への実用化が盛んになっ
ている。アナログ用途における最も重要な素子性能の一
つはＳ／Ｎ比であり。
と略称する。）のアナログ用途（Ａ／Ｄ混載ＬＳ４、音
声合成、音声認識ＬＳＩなど）への実用化が盛んになっ
ている。アナログ用途における最も重要な素子性能の一
つはＳ／Ｎ比であり。
目下のところＳ／Ｎ比の大きい低雑音ＭＯＳトランジス
タ（以下本明細書においてはＭＯ８Ｔと略称する。）の
開発がとくにのぞまれている。しかるに、表面チャネル
型ＭＯ８ＦＥＴではキャリアが半導体表面に沿って伝導
するので、半導体とゲート絶縁膜界面の汚れによる雑音
が大きいという欠点があり、半導体基板表面領域に形成
した差動増幅器のＳ／Ｎ比を低下させていた。
タ（以下本明細書においてはＭＯ８Ｔと略称する。）の
開発がとくにのぞまれている。しかるに、表面チャネル
型ＭＯ８ＦＥＴではキャリアが半導体表面に沿って伝導
するので、半導体とゲート絶縁膜界面の汚れによる雑音
が大きいという欠点があり、半導体基板表面領域に形成
した差動増幅器のＳ／Ｎ比を低下させていた。
本発明の目的は、半導体基板表面領域に形成した低雑音
の差動増幅器を提供することである。
の差動増幅器を提供することである。
上記目的を達成するために１本発明による差動増幅器は
、第１導電型であって、表面領域に第１導電型とは反対
の１Ｏｉ２／ｄ以下の第２導電型のイオンを打込んだ層
を有する半導体基板の表面領域に形成された、第２導電
型ＭＯＳトランジスタを駆動トランジスタとすることを
特徴とする。すなわち、本発明による差動増幅器におい
て、駆動トランジスタとして用いているｐ ＭＯＳ Ｔ
？は、ｎ型の半導体表面基板にｐ型イオン（例えばボロ
ンイオン）を、打ち込みエネルギ２０ｋｅ Ｖ〜４０ｋ
ｅＶ、ドーズ量１０１２ｍ−２以下で打ち込んでおり、
ｎ型基板表面のｎ型不純物がかなり補償されている。こ
のためキャリアは半導体−絶縁膜界面から離れて伝導す
るようになり、低雑音化が達成される。
、第１導電型であって、表面領域に第１導電型とは反対
の１Ｏｉ２／ｄ以下の第２導電型のイオンを打込んだ層
を有する半導体基板の表面領域に形成された、第２導電
型ＭＯＳトランジスタを駆動トランジスタとすることを
特徴とする。すなわち、本発明による差動増幅器におい
て、駆動トランジスタとして用いているｐ ＭＯＳ Ｔ
？は、ｎ型の半導体表面基板にｐ型イオン（例えばボロ
ンイオン）を、打ち込みエネルギ２０ｋｅ Ｖ〜４０ｋ
ｅＶ、ドーズ量１０１２ｍ−２以下で打ち込んでおり、
ｎ型基板表面のｎ型不純物がかなり補償されている。こ
のためキャリアは半導体−絶縁膜界面から離れて伝導す
るようになり、低雑音化が達成される。
本発明の第一の要点は、以上述べたように、ｐＭ ＯＳ
Ｔのｎ型基板表面にｐ型イオンをドーズ量の範囲、１
０１０１２ａ”以下で打ち込んでいる点にある。
Ｔのｎ型基板表面にｐ型イオンをドーズ量の範囲、１
０１０１２ａ”以下で打ち込んでいる点にある。
ドーズ量が１０”ａｎ−２を越える場合には半導体表面
にかなりの結晶欠陥が導入され、これらの欠陥に起因す
ると考えられる雑音の増加を招くことになるからである
。本発明の第二の要点は、本発明による差動増幅器にお
いては、以上のようなｐＭ。
にかなりの結晶欠陥が導入され、これらの欠陥に起因す
ると考えられる雑音の増加を招くことになるからである
。本発明の第二の要点は、本発明による差動増幅器にお
いては、以上のようなｐＭ。
ＳＴが駆動１〜ランジスタとして用いられていることで
ある。
ある。
以下に、付図を参照しながら、実施例を用いて一層詳し
く説明するけれども、それらは例示に過ぎず、本発明の
枠を越えることなく、いろいろの改良や変形があり得る
ことは勿論である。
く説明するけれども、それらは例示に過ぎず、本発明の
枠を越えることなく、いろいろの改良や変形があり得る
ことは勿論である。
本発明による第一の差動増幅器の実施例は駆動トランジ
スタにｐＭＯ８Ｔを、負荷としてｐ型つェル内に形成さ
れた接合型ＦＥＴ （以下本明細書においてはＪＦＥＴ
と略称する。）を用いることを特徴としている。第１図
は本実施例の差動増幅器の回路図を示す。図中、１はｐ
ＭＯ８Ｔ、２はＪＦＥＴ、３は電源電圧Ｖｃｃ（＜０）
の端子、４はＪＦＥＴチャネル抵抗制御電圧、５はｐＭ
Ｏ８Ｔ１のゲート端子である。ｐＭＯ８ＴとＪ ＦＥＴ
を相補型Ｍ、Ｏ８（以下本明細書においては０ＭＯ８と
略称する。）プロセスで集積形成したときの断面構造図
を第２図に示す。本発明の低雑音増幅器は通常のＣＭＯ
Ｓプロセスで作成できるという特徴をもっている。図中
、１１はｎ型基板、１２はｐ型のウェル、１３はフィー
ルド酸化膜、１４はゲート酸化膜、１５は駆動Ｍ ＯＳ
Ｔ （ｐ Ｍ ＯＳ Ｔ ）半導体表面のｐ型イオン
打込み層、１６はゲート多結晶シリコン層、１７．１８
．１９はそれぞれＪ Ｆ Ｅ ’Ｔのソース、ドレイン
、ゲート拡散層、２０．２１はそ・れぞれｐＭＯ８Ｔの
ソース、ドレイン拡散層である。
スタにｐＭＯ８Ｔを、負荷としてｐ型つェル内に形成さ
れた接合型ＦＥＴ （以下本明細書においてはＪＦＥＴ
と略称する。）を用いることを特徴としている。第１図
は本実施例の差動増幅器の回路図を示す。図中、１はｐ
ＭＯ８Ｔ、２はＪＦＥＴ、３は電源電圧Ｖｃｃ（＜０）
の端子、４はＪＦＥＴチャネル抵抗制御電圧、５はｐＭ
Ｏ８Ｔ１のゲート端子である。ｐＭＯ８ＴとＪ ＦＥＴ
を相補型Ｍ、Ｏ８（以下本明細書においては０ＭＯ８と
略称する。）プロセスで集積形成したときの断面構造図
を第２図に示す。本発明の低雑音増幅器は通常のＣＭＯ
Ｓプロセスで作成できるという特徴をもっている。図中
、１１はｎ型基板、１２はｐ型のウェル、１３はフィー
ルド酸化膜、１４はゲート酸化膜、１５は駆動Ｍ ＯＳ
Ｔ （ｐ Ｍ ＯＳ Ｔ ）半導体表面のｐ型イオン
打込み層、１６はゲート多結晶シリコン層、１７．１８
．１９はそれぞれＪ Ｆ Ｅ ’Ｔのソース、ドレイン
、ゲート拡散層、２０．２１はそ・れぞれｐＭＯ８Ｔの
ソース、ドレイン拡散層である。
つぎに、第２図に示す装置の作成法を簡単に述べる。基
板１１にｎ型Ｓｉ（不純物濃度〜５Ｘ１０”ａｎ−３）
の（１００）面を用い、表面の一部にボロン・イオンを
打ち込み（Ｂ＋、７５ｋｅ Ｖ、５Ｘ１０”ａｌｌ−”
） 、 １２００℃の酸素ガス中でアニールしてＰ型ウ
ェル１２（不純物濃度〜３ Ｘ １０” ａｎ−”、深
さ３〜４ＩＩｍ）を形成する。この後、駆動ＭＯ３Ｔの
閾値制御のためウェル外基板表面に燐イオンを打ち込む
（’ｐ ＋、１２５ｋｅ Ｖ、〜５ ＸＩＯ”ａｎ−２
） ｅつぎに選択酸化法により０．８〜１−のフィール
ド酸化膜１３を形成し、ゲート酸化を行なって酸化膜１
４ （厚さ〜５０ｒ＋ｍ）を形成し、この上にｎ＋型多
結晶Ｓｉ層１６を形成する。ツイテ、駆動ＭＯ８Ｔ（ｐ
ＭＯ８Ｔ）半導体表面のｐ型イオン打ち込み層１５を形
成するため、ウェハ全面にボロン・イオンを打ち込む（
Ｂ”、３０ｋｅ Ｖ、−６ＸＩＯ”ａｌｌ−”） 、
ライでＪＦＥＴのソース１７、ドレイン１８、ゲート１
９の領域、ＭＯＳＦＥＴのソース２０、ドレイン２１の
領域を熱拡散法、あるいはイオン打込み法により〜０．
５−の深さになるように形成する。その後は通常のＣＭ
ＯＳプロセスにしたがって鱗ガラス膜２２、Ａｌ１層２
３を形成する。この実施例では駆動トランジスタのＰＭ
Ｏ８Ｔ、負荷ＪＦＥＴを通じてキャリアが同一種類（ホ
ール）であるため、駆動ＭＯ８Ｔのドレインと負荷Ｊ
ＦＥＴのソースを同一拡散層で結線できるという高集積
化に適した利点をもつ。
板１１にｎ型Ｓｉ（不純物濃度〜５Ｘ１０”ａｎ−３）
の（１００）面を用い、表面の一部にボロン・イオンを
打ち込み（Ｂ＋、７５ｋｅ Ｖ、５Ｘ１０”ａｌｌ−”
） 、 １２００℃の酸素ガス中でアニールしてＰ型ウ
ェル１２（不純物濃度〜３ Ｘ １０” ａｎ−”、深
さ３〜４ＩＩｍ）を形成する。この後、駆動ＭＯ３Ｔの
閾値制御のためウェル外基板表面に燐イオンを打ち込む
（’ｐ ＋、１２５ｋｅ Ｖ、〜５ ＸＩＯ”ａｎ−２
） ｅつぎに選択酸化法により０．８〜１−のフィール
ド酸化膜１３を形成し、ゲート酸化を行なって酸化膜１
４ （厚さ〜５０ｒ＋ｍ）を形成し、この上にｎ＋型多
結晶Ｓｉ層１６を形成する。ツイテ、駆動ＭＯ８Ｔ（ｐ
ＭＯ８Ｔ）半導体表面のｐ型イオン打ち込み層１５を形
成するため、ウェハ全面にボロン・イオンを打ち込む（
Ｂ”、３０ｋｅ Ｖ、−６ＸＩＯ”ａｌｌ−”） 、
ライでＪＦＥＴのソース１７、ドレイン１８、ゲート１
９の領域、ＭＯＳＦＥＴのソース２０、ドレイン２１の
領域を熱拡散法、あるいはイオン打込み法により〜０．
５−の深さになるように形成する。その後は通常のＣＭ
ＯＳプロセスにしたがって鱗ガラス膜２２、Ａｌ１層２
３を形成する。この実施例では駆動トランジスタのＰＭ
Ｏ８Ｔ、負荷ＪＦＥＴを通じてキャリアが同一種類（ホ
ール）であるため、駆動ＭＯ８Ｔのドレインと負荷Ｊ
ＦＥＴのソースを同一拡散層で結線できるという高集積
化に適した利点をもつ。
また、本発明によれば、ｐＭＯ８Ｔの雑音値はｎＭＯ８
Ｔに比較して著しく小さいという利点が得られる。第３
図に同一サイズのｐＭＯ８Ｔと表面チャネル型ｎ Ｍ
ＯＳ Ｔの雑音値を比較して示した。ドレイン電流値１
０μＡで比較してｐＭＯ８Ｔの雑音値はｎ Ｍ ＯＳ
Ｔに比べ〜１／２０に低減している。図は、両方のＭＯ
８Ｔについて、ゲート長２０／／Ｉｎ、ゲート幅１５Ｉ
ｌｆｎ、ドレイン電圧５■で描いたもので、２４．２５
．２６はＰＭＯ８Ｔ、２７．２８．２９はｎ Ｍ ＯＳ
Ｔのためのもので２４．２７はドレイン電流１μＡ、
２５．２８は１０μＡ、２６．２９は１００μＡのとき
の曲線である。
Ｔに比較して著しく小さいという利点が得られる。第３
図に同一サイズのｐＭＯ８Ｔと表面チャネル型ｎ Ｍ
ＯＳ Ｔの雑音値を比較して示した。ドレイン電流値１
０μＡで比較してｐＭＯ８Ｔの雑音値はｎ Ｍ ＯＳ
Ｔに比べ〜１／２０に低減している。図は、両方のＭＯ
８Ｔについて、ゲート長２０／／Ｉｎ、ゲート幅１５Ｉ
ｌｆｎ、ドレイン電圧５■で描いたもので、２４．２５
．２６はＰＭＯ８Ｔ、２７．２８．２９はｎ Ｍ ＯＳ
Ｔのためのもので２４．２７はドレイン電流１μＡ、
２５．２８は１０μＡ、２６．２９は１００μＡのとき
の曲線である。
第４図は本発明の第２の実施の態様による差動増幅器の
回路図である。これはアクティブロート型のＣＭＯ８差
動増幅器であり、駆動トランジスタには８１表面にボロ
ン・イオンを打ち込んだＰＭＯ８Ｔを用いている。ＣＭ
Ｏ８Ｔ差動増幅器の駆動トランジスタ、負荷トランジス
タそれぞれのトランスコンダクタンスと入力換算雑音を
ｇｍｄ、ｇｎ＋＋ｌ−Ｖｅｑ＋”ｄ−Ｖａｑ＋”ｅとす
るとき、差動増幅器の入力換算雑音はつぎのように表わ
される。
回路図である。これはアクティブロート型のＣＭＯ８差
動増幅器であり、駆動トランジスタには８１表面にボロ
ン・イオンを打ち込んだＰＭＯ８Ｔを用いている。ＣＭ
Ｏ８Ｔ差動増幅器の駆動トランジスタ、負荷トランジス
タそれぞれのトランスコンダクタンスと入力換算雑音を
ｇｍｄ、ｇｎ＋＋ｌ−Ｖｅｑ＋”ｄ−Ｖａｑ＋”ｅとす
るとき、差動増幅器の入力換算雑音はつぎのように表わ
される。
ｇｍｄ
通常はｇｍｄ＞ｇｍｕとなるように回路設計をするので
、ＣＭＯ８差動増幅器の雑音は主に駆動トランジスタの
雑音に由来することになる。ｐＭＯ８Ｔはｎ Ｍ ＯＳ
Ｔに比べ雑音値が低いので、駆動トランジスタにはｐ
Ｍ ＯＳ Ｔを用いてＣ：ＭＯＳ Ｔ差動増幅器の低
雑音化を図る。図中、３１はｐＭＯ８Ｔ、３２はｎ Ｍ
ＯＳ Ｔ、３３は電源電圧Ｖｃｃ （＞ Ｏ）の端子
、３４．３５は入力端子、３６は出力端子である。本実
施例の作成法は、第一の実施例におけるｐＭ。
、ＣＭＯ８差動増幅器の雑音は主に駆動トランジスタの
雑音に由来することになる。ｐＭＯ８Ｔはｎ Ｍ ＯＳ
Ｔに比べ雑音値が低いので、駆動トランジスタにはｐ
Ｍ ＯＳ Ｔを用いてＣ：ＭＯＳ Ｔ差動増幅器の低
雑音化を図る。図中、３１はｐＭＯ８Ｔ、３２はｎ Ｍ
ＯＳ Ｔ、３３は電源電圧Ｖｃｃ （＞ Ｏ）の端子
、３４．３５は入力端子、３６は出力端子である。本実
施例の作成法は、第一の実施例におけるｐＭ。
ＳＴとｎ Ｍ ＯＳ Ｔの作成法であるＣＭＯＳプロセ
スにしたがう。本実施例におけるｐ ＭＯ，Ｓ Ｔ ｋ
ｎＭＯ８ＴをＣＭＯＳプロセスで集積形成したときの
断面構造図を第５図に示す。図中、４１はｎ型基板、４
２はＰ型ウェル、４３はフィールド酸化膜、４４はゲー
ト酸化膜、４５はｐＭＯ８Ｔ半導体表面のｐ型イオン打
込み層、４６はゲート多結晶シリコン層、４７．４８は
それぞれｎ Ｍ ＯＳ Ｔのソースとドレイン、４９．
５０はｐＭＯ８Ｔのソースとドレインである。
スにしたがう。本実施例におけるｐ ＭＯ，Ｓ Ｔ ｋ
ｎＭＯ８ＴをＣＭＯＳプロセスで集積形成したときの
断面構造図を第５図に示す。図中、４１はｎ型基板、４
２はＰ型ウェル、４３はフィールド酸化膜、４４はゲー
ト酸化膜、４５はｐＭＯ８Ｔ半導体表面のｐ型イオン打
込み層、４６はゲート多結晶シリコン層、４７．４８は
それぞれｎ Ｍ ＯＳ Ｔのソースとドレイン、４９．
５０はｐＭＯ８Ｔのソースとドレインである。
つぎにこのｎＭＯ８ＴとｐＭＯ８Ｔの作成法を簡単に述
べる。基板４１にｎ型Ｓｉ（不純物濃度〜５ＸＩＯ”ａ
＋＋−３）の（１００）面を用い、表面の一部にボロン
・イオンを打ち込み（Ｂ＋、７５ｋｅ Ｖ、５Ｘ １０
１２印−２） 、 １２００℃の酸素ガス中でアニール
してＰ型ウェル４２（不純物濃度〜３ Ｘｌ０１ｓａｎ
−”、深さ３〜４岬）を形成する。この後ｐＭＯ８Ｔの
閾値制御のためウェル外基板表面に燐イオンを打ち込む
（ｐ ＋、１２５ｋｅＶ、〜５ Ｘｌ０１１ａ＋＋−”
） ｅつぎに選択酸化法により０．８〜１−のフィール
ド酸化膜４３を形成し、ゲート酸化を行なって酸化膜４
４（厚さ〜５０ｎｍ）を形成し、この上にｎ１型多°結
晶Ｓｉゲ一ト層６を形成する。ついで、ｎ Ｍ ＯＳ
Ｔの閾値制御とｐＭＯ８Ｔ半導体表面にｐ型イオン打ち
込み層を形成するために、ウェハ全面にボロン・イオン
を打ち込む（Ｂ”、３０ｋｅ Ｖ、〜６×１ｏ１１（７
）−２）。ついでｎ Ｍ ＯＳ Ｔのソース４７、ドレ
イン４８、ｐＭＯ８Ｔ（７）ソース４９、ドレイン５ｏ
ノ領域を熱拡散法、あるいはイオン打込み法により〜０
．５庫の深さになるように形成する。その後通常のＣＭ
ＯＳプロセスにしたがって燐ガラス膜５１、ＡＭ層５２
を形成する。
べる。基板４１にｎ型Ｓｉ（不純物濃度〜５ＸＩＯ”ａ
＋＋−３）の（１００）面を用い、表面の一部にボロン
・イオンを打ち込み（Ｂ＋、７５ｋｅ Ｖ、５Ｘ １０
１２印−２） 、 １２００℃の酸素ガス中でアニール
してＰ型ウェル４２（不純物濃度〜３ Ｘｌ０１ｓａｎ
−”、深さ３〜４岬）を形成する。この後ｐＭＯ８Ｔの
閾値制御のためウェル外基板表面に燐イオンを打ち込む
（ｐ ＋、１２５ｋｅＶ、〜５ Ｘｌ０１１ａ＋＋−”
） ｅつぎに選択酸化法により０．８〜１−のフィール
ド酸化膜４３を形成し、ゲート酸化を行なって酸化膜４
４（厚さ〜５０ｎｍ）を形成し、この上にｎ１型多°結
晶Ｓｉゲ一ト層６を形成する。ついで、ｎ Ｍ ＯＳ
Ｔの閾値制御とｐＭＯ８Ｔ半導体表面にｐ型イオン打ち
込み層を形成するために、ウェハ全面にボロン・イオン
を打ち込む（Ｂ”、３０ｋｅ Ｖ、〜６×１ｏ１１（７
）−２）。ついでｎ Ｍ ＯＳ Ｔのソース４７、ドレ
イン４８、ｐＭＯ８Ｔ（７）ソース４９、ドレイン５ｏ
ノ領域を熱拡散法、あるいはイオン打込み法により〜０
．５庫の深さになるように形成する。その後通常のＣＭ
ＯＳプロセスにしたがって燐ガラス膜５１、ＡＭ層５２
を形成する。
第６図は本発明の第３の実施の態様にょる差動増幅器の
回路図を示す。これは駆動トランジスタと負荷トランジ
スタの両者に上記ＰＭＯ８Ｔを用いた差動増幅器である
。図中、６１はｐＭＯ８駆動トランジスタ、６２はＰＭ
Ｏ８負荷トランジスタ、６３は電源電圧Ｖｃｃ（＞Ｏ）
の端子、６４．６５は入力端子、６６．６７は出方端子
である。Ｓｉ表面にボロン・イオンを打ち込んだｐＭＯ
８Ｔの作成法は第一、第二の実施例の場合と同様である
。
回路図を示す。これは駆動トランジスタと負荷トランジ
スタの両者に上記ＰＭＯ８Ｔを用いた差動増幅器である
。図中、６１はｐＭＯ８駆動トランジスタ、６２はＰＭ
Ｏ８負荷トランジスタ、６３は電源電圧Ｖｃｃ（＞Ｏ）
の端子、６４．６５は入力端子、６６．６７は出方端子
である。Ｓｉ表面にボロン・イオンを打ち込んだｐＭＯ
８Ｔの作成法は第一、第二の実施例の場合と同様である
。
第７図は本発明の第４の実施の態様にょる差動増幅器の
回路図である。これは駆動トランジスタに上記ｐＭＯ８
Ｔを用い、負荷に多結晶Ｓｉ抵抗あるいは拡散層抵抗を
用いた差動増幅器である。
回路図である。これは駆動トランジスタに上記ｐＭＯ８
Ｔを用い、負荷に多結晶Ｓｉ抵抗あるいは拡散層抵抗を
用いた差動増幅器である。
図中、７１は上記ＰＭＯ８Ｔ、７２は多結晶Ｓｉ抵抗ま
たは拡散層抵抗、７３は電源電圧Ｖｃｃ（＞Ｏ）端子、
７４．７５は入力端子、７６．７７は出力端子である。
たは拡散層抵抗、７３は電源電圧Ｖｃｃ（＞Ｏ）端子、
７４．７５は入力端子、７６．７７は出力端子である。
Ｓｉ表面にボロン・イオンを打ち込んだｐ Ｍ’ＯＳＴ
の作成法は上述の実施例の場合と同様である。
の作成法は上述の実施例の場合と同様である。
負荷となる多結晶Ｓｉ抵抗あるいは拡散層抵抗とｐＭＯ
８Ｔとの集積形成法は通常のＣＭＯＳプロセスにしたが
う。
８Ｔとの集積形成法は通常のＣＭＯＳプロセスにしたが
う。
なお上記実施例においてはＳｉ表面にＰ型イオン打ち込
みしたｐ Ｍ ＯＳ Ｔを駆動トランジスタとして用い
たが、本発明はＳｉ表面にｎ型イオン打ち込みしたｎ
Ｍ ＯＳ Ｔを駆動トランジスタとして用いることによ
っても実現可能である。
みしたｐ Ｍ ＯＳ Ｔを駆動トランジスタとして用い
たが、本発明はＳｉ表面にｎ型イオン打ち込みしたｎ
Ｍ ＯＳ Ｔを駆動トランジスタとして用いることによ
っても実現可能である。
以上説明した通り、本発明によれば著しく低雑音化され
た差動増幅器を、通常のＣＭ Ｏ’Ｓプロセスによって
作製することができる。
た差動増幅器を、通常のＣＭ Ｏ’Ｓプロセスによって
作製することができる。
第１図、第４図、第６図、第７図はそれぞれ本発明の四
つの異った実施の態様による差動増幅器の回路図、第２
図は第１図に示す装置の断面図。 第３図は本発明による駆動トランジスタと従来の駆動ト
ランジスタの雑音を比較するためのグラフ、第５図は第
４図に示す装置の断面図である。 １・・・ｐＭＯ８Ｔ’ ２・・・接合型ＦＥＴ３・・・
電源電圧の端子 ４・・・接合型ＦＥＴチャネル抵抗制御電圧・端子５・
・・ゲート端子 ６．７・・・入力端子８．９・・・出
力端子 １１．４１・・・ｎ型基板１２．４２・・・ｐ
型ウェル １３．４３・・・フィールド酸化膜 １４．４４・・・ゲート酸化膜 １５．４５・・・ｐ型イオン打込み層 １６．４６・・・ゲート多結晶シリコン層１７・・・接
合型ＦＥＴのソース拡散層１８・・・接合型ＦＥＴのド
レイン拡散層１９・・・接合型ＦＥＴのゲート拡散層２
０・・・ＭＯＳＦＥＴのソース ２１・・・ＭＯＳＦＥＴのドレイン ２２．５１・・・燐ガラス膜 ２３．５２・・・Ａ（Ｌ
層３１．７１−ｐＭＯ８Ｔ ３２−ｎＭＯ８Ｔ３３．６
３．７３・・・電源電圧・端子３４．３５．６４．６５
．７４．７５・・・入力端子３６．６６．６７．７６．
７７・・・出力端子４７− ｎ Ｍ ＯＳ Ｔのソース ４８・・・ｎ Ｍ ＯＳ Ｔのドレイン４９・・・ｐＭ
Ｃ）ＳＴのソース ５０・・・ｐＭＯ８Ｔのドレイン ６１・・・ＰＭＯ８駆動トランジスタ ６２・・・ｐＭＯ８負荷トランジスタ ７２・・・多結晶シリコン抵抗または拡散層抵抗代理人
弁理士 中村 純之助 Ｍ 浪数 ｆ（Ｈｚ） １？５図 ＰＭＯＳＴ ’ｎ ＭＱＳＴ ２７３− １Ｐ６図 ３ １Ｆ７図
つの異った実施の態様による差動増幅器の回路図、第２
図は第１図に示す装置の断面図。 第３図は本発明による駆動トランジスタと従来の駆動ト
ランジスタの雑音を比較するためのグラフ、第５図は第
４図に示す装置の断面図である。 １・・・ｐＭＯ８Ｔ’ ２・・・接合型ＦＥＴ３・・・
電源電圧の端子 ４・・・接合型ＦＥＴチャネル抵抗制御電圧・端子５・
・・ゲート端子 ６．７・・・入力端子８．９・・・出
力端子 １１．４１・・・ｎ型基板１２．４２・・・ｐ
型ウェル １３．４３・・・フィールド酸化膜 １４．４４・・・ゲート酸化膜 １５．４５・・・ｐ型イオン打込み層 １６．４６・・・ゲート多結晶シリコン層１７・・・接
合型ＦＥＴのソース拡散層１８・・・接合型ＦＥＴのド
レイン拡散層１９・・・接合型ＦＥＴのゲート拡散層２
０・・・ＭＯＳＦＥＴのソース ２１・・・ＭＯＳＦＥＴのドレイン ２２．５１・・・燐ガラス膜 ２３．５２・・・Ａ（Ｌ
層３１．７１−ｐＭＯ８Ｔ ３２−ｎＭＯ８Ｔ３３．６
３．７３・・・電源電圧・端子３４．３５．６４．６５
．７４．７５・・・入力端子３６．６６．６７．７６．
７７・・・出力端子４７− ｎ Ｍ ＯＳ Ｔのソース ４８・・・ｎ Ｍ ＯＳ Ｔのドレイン４９・・・ｐＭ
Ｃ）ＳＴのソース ５０・・・ｐＭＯ８Ｔのドレイン ６１・・・ＰＭＯ８駆動トランジスタ ６２・・・ｐＭＯ８負荷トランジスタ ７２・・・多結晶シリコン抵抗または拡散層抵抗代理人
弁理士 中村 純之助 Ｍ 浪数 ｆ（Ｈｚ） １？５図 ＰＭＯＳＴ ’ｎ ＭＱＳＴ ２７３− １Ｐ６図 ３ １Ｆ７図
Claims (1)
- 第１導電型であって表面領域に第１導電型とは反対の１
０”／ＱＩＴ以上１０”／ｄ以下の第２導電型のイオン
を打込んだ層を有する半導体基板の表面領域に形成され
た、第２導電型ＭＯＳトランジスタを駆動トランジスタ
とすることを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129161A JPS6024056A (ja) | 1984-06-25 | 1984-06-25 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129161A JPS6024056A (ja) | 1984-06-25 | 1984-06-25 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024056A true JPS6024056A (ja) | 1985-02-06 |
Family
ID=15002649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129161A Pending JPS6024056A (ja) | 1984-06-25 | 1984-06-25 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-06-25 JP JP59129161A patent/JPS6024056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
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