JPH0360150A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、信頼性が高く製造工程数の少ないＣＭＯＳ
ＦＥＴを含む半導体装置及びその製造方法に関する。

〔従来の技術〕

従来、ＣＭＯＳＦＥＴを含む半導体装置において、その
特性、特にｎチャネルＭＯＳ　Ｆ　ＥＴの特性の向上を
図るため多くの提案がなされている。

次に第３図（２）〜の）に基づいて、従来のＣＭＯＳＦ
ＥＴにおけるｎチャネルＭＯ３ＦＥＴの構成及びその製
造方法の一例について説明する。

まず第３図（ハ）に示すように、ｐ型半導体基板１０１
をフィールド酸化膜１０２によって素子領域とフィール
ド領域に分離し、ゲート酸化膜１０３とｎ型高濃度ポリ
シリコンからなるゲート電極１０４を形成する６次に酸
化性雰囲気中で熱処理を行って第３図ＣＢ＋に示すよう
に、ゲート酸化１１１１０３のゲート電極下部以外の領
域を熱酸化膜１０５とし、ゲート電極下部のゲート酸化
膜を、ゲート電極端部よりの酸化種の侵入によって連続
的に膜厚の大きくなった領域１０６と、ゲート領域中心
部の一様な膜厚を有する領域１０７に分離する。この際
、ゲート電極１０４も酸化されるので、ゲート電極１０
４の側部に酸化膜１０Ｂが形成される。

このような酸化性雰囲気中での熱処理による酸化工程は
、例えば特開昭５７−１０２６５号に開示されており、
ゲート電極１０４の側部に形成される酸化膜１０８の存
在によって、ソース・ドレイン拡散層とゲート電極のオ
ーバーランプ容量を低減して素子の動作速度を向上させ
ると共に、その後のイオン注入やプラズマ処理によって
ダメージを受は易いゲート電極端部の信頼性を確保する
効果があるものである。

次に第３図（Ｃ１に示すように、通常のフォト工程によ
って形成されたレジストパターン（このレジストパター
ンはｐチャネルＭＯＳ　Ｆ　ＥＴの素子領域等をマスク
するものであり、第３図（Ｃ１においては示していない
）と、ゲート電極１０４及びその側部の酸化膜１０８を
マスクとして、ひ素（Ａｓ）をイオン注入し、そしてア
ニールによってｎ型ソース・ドレイン拡散層１０９を形
成する。

またこのイオン注入によるｎ型ソース・ドレイン拡散層
の形成工程においては、ｎ型ソース・ドレイン拡散層を
形成するための不純物としてりん（Ｐ）を用いることも
できる。りんを不純物として用いた場合のソース・ドレ
イン拡散層１１０の形成態様を第３図の）に示す、りん
によるソース・ドレイン拡散層１１０は、りんの拡散係
数がひ素よりも大きいので、同じ注入量並びに熱処理に
よっては、第３図０及び■）を比較することによってわ
かるように、接合深さが大きくなる。

また他の従来例としては、例えば特開昭５８−７９７６
６号には、第４図（８）〜■）に示すｎチャネルＭＯ３
ＦＥＴを含む半導体装置の製造方法が開示されている。

この製造方法は、まず第４図（８）に示すように、第３
図（ハ）に示した従来例と同様にして、ｐ型半導体基Ｆ
ｉ、２０１上にフィールド酸化膜２０２゜ゲート酸化膜
２０３及びポリシリコンゲート電極２０４を形成する。

次に第４図田）に示すように、通常のフォト工程による
レジストパターン（このレジストパターンもｐチャネル
ＭＯ３ＦＥＴの素子領域等をマスクするものであり、第
４図田）においては示していない）とゲート電極２０４
をマスクとして、りんをイオン注入し低濃度のｎ型ソー
ス・ドレイン拡散層２０５を形成する。

次に第４図（０に示すように、第３開田）で示したと同
様な酸化性雰囲気で熱処理を行って、ゲート電極２０４
下部のゲート酸化膜２０３を、膜厚が一様なゲート中心
部領域２０６と、それよりも厚く連続的に膜厚が変化す
るゲート端部領域２０７に分離し、且つゲート電極下部
以外の領域を熱酸化膜２０８とし、ゲート電極側部にも
酸化膜２０９を形成する。

次いで第４開田）に示した工程において使用したものと
同じレジストパターンを通常のフォト工程で再度形威し
、このレジストパターンとゲート電極２０４及びその側
部に形成されている酸化膜２０９をマスクとして、第４
図の）に示すようにひ素のイオン注入を行い、アニール
によって高濃度のｎ型ソース・ドレイン拡散層２１０を
形成する。その後は通常のプロセスにより半導体装置を
完成させるものである。

〔発明が解決しようとする課題〕

ところで、上記従来の方法で作成されたＣＭＯ３ＦＥＴ
を含む半導体装置においては、次のような問題点がある
。すなわち、まず第３図へ〜の）に示した方法で作成し
たものにおいては、ｎ型ソース・ドレイン拡散層を形成
する不純物としてひ素を用いる場合、第３図（Ｏに示す
ように、ソース・ドレイン拡散層１０９の接合部は、ゲ
ート酸化膜の膜厚の厚いゲート端部領域１０６に存在し
ている。

このようにソース・ドレイン拡散層１０９の接合部がゲ
ート酸化膜が薄く一様なゲート中心部領域１０７に達し
ない場合は、ゲート長が大きい場合には特に問題点は生
じないが、ゲート長が２μｍ以下の微細で高性能なＭＯ
Ｓ　Ｆ　ＥＴを形成する場合には、ホットキャリヤに関
する信頼性の問題が発生する。

次にこのホットキャリヤに関する信頼性について、第５
図に基づいて説明する。第５図は、ドレインに７Ｖ、ゲ
ートに３．５ｖの電圧ストレスを印加した場合における
ホットキャリヤ注入によるドレイン電流の劣化率とスト
レス印加時間の関係を示す図である。第５図において曲
線ａは、第３図四〜（Ｃ１に示す工程を用いて作成され
た素子Ａに対する劣化率特性である。また曲線すは、第
３図（Ｂｌに示したゲート電極形成後の酸化工程を省略
した他は、前記素子Ａと同じ工程で作成された素子Ｂに
対する特性で、この素子Ｂはゲート長は素子Ａと同一で
あるが、ゲート電極下部における他の部分よりもゲート
酸化膜の厚いゲート端部領域１０６と、ソース・ドレイ
ン拡散層形成のためのイオン注入前にゲート電極側部に
形成される酸化膜１０８は存在しないものである。

この第５図の特性曲線ａかられかるように、ゲート電極
端部における信頼性の改善及び寄生容量の低減を目的と
して、ゲート電極形成後、ソース・ドレイン拡散層形成
のためのイオン注入前に酸化処理を行うと、ホットキャ
リヤ注入による素子特性の変動が大きくなる。これはド
レイン拡散層の接合部におけるゲート酸化膜の膜厚が厚
いため、ホットキャリヤ劣化が特に顕著となる、ドレイ
ン電圧（Ｖｎ）＞ゲート電圧（ＶＧ）の状態において、
ドレイン拡散層接合部近傍におけるチャネルに対して垂
直な方向の電界が弱められ、ドレイン拡散層接合部近傍
のチャネル方向の高電界で発生したホットエレクトロン
がゲート酸化膜に注入され易くなることに起因している
。

この現象を回避するには、ひ素注入後のアニール熱処理
を高温化して拡散深さを大きくして、ソース・ドレイン
拡散層の接合部が、第３開田）に示したゲート酸化膜が
一様なゲート中心部領域１０７まで到達するようにすれ
ばよい、しかしながらひ素の拡散係数は小さいため、ソ
ース・ドレイン拡散層の接合部が領域１０７にまで到達
するような構造を実現し得るような高温の熱処理を行う
と、ボロン（Ｂ）を不純物とするｐチャネルＭＯ３ＦＥ
Ｔのソース・ドレイン拡散層の接合深さが大きくなり、
バンチスルー耐性が著しく低下してしまうという問題点
が生ずる。

このため、ひ素をソース・ドレイン拡散層を形成する不
純物として用いた場合は、そのソース・ドレイン拡散層
の接合部を、第３図（８１に示したゲート酸化膜の膜厚
が一様なゲート中心部領域１０７まで到達させて、ホッ
トキャリヤ注入に対する信頼性の高い微細なＣＭＯ３Ｆ
ＥＴを含む半導体装置を実現することは困難である。

一方、ソース・ドレイン拡散層を形成する不純物として
りんを用いると、比較的低温の熱処理工程でも、第３図
の）に示すように、ソース・ドレイン拡散層１１０の接
合部を、ゲート酸化膜の膜厚が一様な領域１０７まで到
達させることが可能である。

しかしながらりんの拡散係数はボロンよりも更に大きく
て、パンチスルーを起こし易く、したがってりんを用い
る方法は微細なＭＯＳＦＥＴを含む半導体装置には不適
当である。またりんの注入量を小さくすれば比較的浅い
接合が得られるが、この場合は表面濃度も小さくなるの
で、配線材と拡散層のコンタクト抵抗が大きくなってし
まうという問題点が生ずる。

また第４図へ〜（ＤＪに示した方法によりソース・ドレ
イン拡散層を形成する場合は、前述の問題点を回避する
ことは可能となる。しかしながらこの方法においては、
ｎチャネルＭＯＳＦＥＴのソース・ドレイン拡散層の形
成のみで、２回のレジストパターン形成工程を必要とす
るため工数が増大すると共に、比較的高濃度のイオン注
入後に、酸化性雰囲気での熱処理工程により酸化するこ
とになるので、ゲート電極端部における酸化膜の膜質が
悪く、信頼性が低下するという問題点があるものである
。

本発明は、従来のＣＭＯＦＥＴを含む半導体装置及びそ
の製造方法における上記問題点を解消するためなされた
もので、ゲート端部における静電破壊並びにホットキャ
リヤ注入に対する信頼性が高く、製造に必要な工数の少
ないＣＭＯＳＦＥＴを含む半導体装置及びその製造方法
を提供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、ゲート酸化膜が一様な厚さを有
するゲート端部以外の中心部領域と前記一様な膜厚の領
域よりも連続して厚くなるゲート端部領域を有するＣＭ
ＯＳ　Ｆ　ＥＴを含む半導体装置において、ｎチャネル
ＭＯＳＦＥＴのｎ型ソース・ドレイン拡散層の接合部が
、横方向拡散によって、ゲート酸化膜が一様な厚さを有
する中心部領域に到達するように形成するものである。

このように構成することにより、ゲート電極端部におけ
るゲート酸化膜が厚く、静電破壊に対する高い信頼性を
維持しつつ、ｎ型ソース・ドレイン拡散層の接合部をゲ
ート酸化膜の膜厚が一様な中心部領域まで到達するよう
に形成しているので、ゲート端部におけるチャネルに垂
直な方向の電界の緩和によるホットエレクトロンの注入
の促進が起こらず、ホットキャリヤに関する信頼性を向
上させることができる。

また本発明のＣＭＯＳＦＥＴを含む半導体装置の製造方
法は、レジストパターンとゲート電極をマスクとして用
い、ひ素とりんの２種の不純物のイオン注入により、ｎ
チャネルＭＯＳＦＥＴのｎ型ソース・ドレイン拡散層を
、その接合部がゲート酸化膜が一様な厚さを有する中心
部領域に到達するように形成するものである。

このように本発明に係る半導体装Ｉの製造方法は、りん
の拡散がひ素の注入で抑制されることに着目し、ｎチャ
ネルＭＯＳＦＥＴのｎ型ソース・ドレイン拡散層をりん
とひ素の２種の不純物のイオン注入により形成するもの
であり、これによりゲート端部に厚いゲート酸化膜を有
する構造に対して、ｐチャネルＭＯＳ　Ｆ　ＥＴにおい
て高いパンチスルー耐性を許容する比較的低温の熱工程
によっても、りんとひ素の注入量及び注入条件を適宜選
定することにより、横方向拡散によってｎ型ソース・ド
レイン拡散層の接合部をゲート酸化膜の膜厚の一様な中
心部領域まで容易に到達させることができる。したがっ
て静電破壊及びホットキャリヤ注入に対する信頼性の高
いＣＭＯＳＦＥＴを含む半導体装置を比較的簡単なプロ
セスで容易に製造することができる。

〔実施例〕

次に実施例について説明する。第１図（８）〜（Ｃ）は
、本発明に係るＣＭＯＳＦＥＴを含む半導体装置及びそ
の製造方法の実施例を説明するための製造工程を示す図
で、ｎチャネルＭＯＳＦＥＴ部分のみを示し、他の部分
は図示を省略している。第１図（８）に示すように、ま
ずｐ型半導体基板１にフィールド酸化膜２．ゲート酸化
膜３を形成し、該ゲート酸化膜３上に高濃度ｎ型ポリシ
リコンからなるゲート電極４を形成する０次に第１図■
）に示すように、酸化性雰囲気で熱処理して、ゲート酸
化膜３のゲート電極下部以外の領域を熱酸化膜５とし、
ゲート電極下部のゲート酸化膜を、ゲート端部よりの酸
化種の侵入によって連続的に膜厚が大となる領域（ゲー
ト端部領域）６と一様な膜厚を有する領域（中心部領域
）７に分離する。更にこの際、ゲート電極４の側部にも
熱酸化１Ｉ１８が形成される。

次に第１図０に示すように、レジストパターン（このレ
ジストパターンはｐチャネルＭＯ３ＦＥＴの素子領域等
をマスクするもので、この図においては示していない）
とゲート電極４及びその側部の熱酸化膜８をマスクとし
て、ひ素を打ち込みエネルギー１５０Ｋｅ　Ｖで注入量
１　ｘｔｏ”／ｃｊ、りんを打ち込みエネルギー６（］
Ｋｅ　Ｖで注入量２Ｘ１０”／ｄイオン注入し、９５０
℃で４０分間窒素雰囲気においてアニールする。

この熱処理により、りん及びひ素よりなるｎ型ソース・
ドレイン拡散層９が形成されるが、このｎ型ソース・ド
レイン拡散層９の接合部は、横方向拡散によってゲート
酸化膜の膜厚が一様である領域７の下部まで到達する。

この横方向拡散は、りんの拡散がひ素の注入によって抑
制されることを利用して、同一のアニールの熱処理にお
いても、りん及びひ素の両者の注入量及び注入条件によ
って、かなり自由に設定することができる。すなわち、
一般的にりんとひ素の合計注入量が同じ場合、りんの注
入量が大きいほど横方向拡散は大きくなる。またりんの
イオン注入時のシリコン中の飛程がひ素のそれより小さ
い場合、りんの拡散の抑制効果は特に顕著であり、また
ひ素の注入量が２　ＸＩＯ”／ａｉ以上でりんの注入量
が１×１０１ｓ／ＣＩｉ以下であるときには、横方向拡
散はひ素単一のの注入の場合とそれ程変わらない、した
がってりんの注入量はＩ　ＸＩＯ”／ｃｄ以上とする必
要がある。

更にりんの注入量がひ素の注入量と同一かそれよりも大
きい場合、拡散層の接合部近傍の濃度勾配は、りん単一
の注入の場合の緩やかなものに近づくので、ドレインに
バイアスを印加した場合の最大電界を、ひ素単一のの注
入で形成したドレイン拡散層の場合に比べて、かなり緩
和することができ、それによりホットキャリヤの注入を
抑制することができる。

またりんとひ素の合計注入量については、一般にＡＩ配
線層とｎ型ソース・ドレイン拡散層のコンタクト抵抗を
低減するためには表面不純物濃度が高いことが必要であ
り、実験結果によれば、上記合計注入量は３　ＸＩＯ”
／ｃｄ以上であることが望ましい。

第１図０に示した工程後は、通常のプロセスによって眉
間絶縁膜、配線層を形成して半導体装置を完成させる。

次にこの実施例に基づいて作成したｎチャネルＭＯ３Ｆ
ＥＴのホットキャリヤ注入による特性変動を第２図に基
づいて説明する。

第２図は、Ｖｅ＝　１／２　Ｖｍなる条件においてホッ
トキャリヤ注入を行い、そのストレス印加時間とドレイ
ン電流の劣化率の関係を示している０曲線ａ′は、第３
図（ハ）〜（Ｃ１に示した従来の方法で作成した素子Ａ
に対するもので、曲線Ｃは本発明の実施例に基づいて作
成した素子Ｃに対するものである。

本発明に係る素子Ｃにおけるソース・ドレイン拡散層は
りんの注入量が大きいので、先に述べたとおりひ素単一
の注入により形成したソース・ドレイン拡散層を有する
従来の方法による素子Ａと比較して、ソース・ドレイン
拡散層の接合部における濃度勾配が緩やかであるためド
レイン電界が小さい、そこで曲線ａ′と曲線Ｃは、素子
Ａと素子Ｃに対してドレイン電圧を変えて基板電流が同
一になるようにして測定したものである。基板電流はド
レイン電界を反映しているため、両者はほぼ同じドレイ
ン電界になっていると考えられる。

このようにドレイン電界を同じにしても第２図から明ら
かなように、本発明においては、ゲート電極端部におけ
る酸化膜が厚く静電破壊に対する信頼性が高い構造にお
いても、ゲート端部におけるチャネルに垂直な方向の電
界の緩和によってもたらされるホットエレクトロンの注
入の促進が起こらず、特にストレス印加の初期における
特性の変動が小さく、信頼性の高いｎチャネルＭＯ３Ｆ
ＥＴを実現させることができる。

〔発明の効果〕

以上実施例で説明したように、本発明によれば、静電破
壊に対する高い信頼性を維持しつつ、ホットキャリヤに
関する信頼性を向上させたＣＭＯＳＦＥＴを含む半導体
装置を提供することができる。

また本発明に係る製造方法によれば、ｎチャネルＭＯＳ
ＦＥＴのｎ型ソース・ドレイン拡散層を１回のレジスト
パターンを用いりんとひ素の２種の不純物のイオン注入
によって、ゲート端部に厚いゲート酸化膜を有する構造
において、ｐチャネルＭＯＳＦＥＴにおける高いパンチ
スルー耐性を許容する比較的低温の熱工程によっても、
横方向拡散により拡散層の接合部をゲート酸化膜膜厚の
一様な領域まで容易に到達させることができ、静電破壊
とホットキャリヤ注入に対する信頼性の高いＣＭＯＳＦ
ＥＴを含む半導体装置を比較的簡単なプロセスで容易に
実現することができる。

【図面の簡単な説明】

第１図（ハ）〜（Ｏは、本発明に係るＣＭＯＳＦＥＴを
含む半導体装置及びその製造方法の一実施例を説明する
ための製造工程図、第２図は、ホットキャリヤ注入によ
るドレイン電流の劣化率とストレス印加時間の関係を示
す図、第３図（８）〜■）は、従来のＣＭＯＳＦＥＴを
含む半導体装置の製造工程を示す図、第４図Ｗ　〜（Ｄ
）は、従来のＣＭＯＳＦＥＴを含む半導体装置の他の製
造工程を示す図、第５図は、従来の素子のホットキャリ
ヤ注入によるドレイン電流の劣化率とストレス印加時間
の関係を示す図である。 図において、ｌはｐ型半導体基板、２はフィールド酸化
膜、３はゲート酸化膜、４はゲート電極、５．８は熱酸
化膜、６はゲート酸化膜の厚い領域、７はゲート酸化膜
の一様な領域、９はｎ型ソース・ドレイン拡散層を示す
。

Claims (1)

1. 【特許請求の範囲】 １、ゲート酸化膜が一様な厚さを有するゲート端部以外
   の中心部領域と前記一様な膜厚の領域よりも連続して厚
   くなるゲート端部領域を有するＣＭＯＳＦＥＴを含む半
   導体装置において、ｎチャネルＭＯＳＦＥＴのｎ型ソー
   ス・ドレイン拡散層の接合部が、横方向拡散によって、
   ゲート酸化膜が一様な厚さを有する中心部領域に到達す
   るように形成されていることを特徴とするＣＭＯＳＦＥ
   Ｔを含む半導体装置。 ２、ゲート酸化膜が一様な厚さを有するゲート端部以外
   の中心部、領域と前記一様な膜厚の領域よりも連続して
   厚くなるゲート端部領域を有するＣＭＯＳＦＥＴを含む
   半導体装置の製造方法において、レジストパターンとゲ
   ート電極をマスクとして用い、ひ素とりんの２種の不純
   物のイオン注入により、ｎチャネルＭＯＳＦＥＴのｎ型
   ソース・ドレイン拡散層を、その接合部がゲート酸化膜
   が一様な厚さを有する中心部領域に到達するように形成
   することを特徴とするＣＭＯＳＦＥＴを含む半導体装置
   の製造方法。 ３、前記ｎ型ソース・ドレイン拡散層を形成するりんの
   イオン注入量を、ひ素のイオン注入量と同じかそれ以上
   にすることを特徴とする請求項２記載のＣＭＯＳＦＥＴ
   を含む半導体装置の製造方法。 ４、前記ｎ型ソース・ドレイン拡散層を形成するりん及
   びひ素の各イオン注入量の合計を、３×１０＾１＾５／
   ｃｍ＾２以上とすることを特徴とする請求項２又は３記
   載のＣＭＯＳＦＥＴを含む半導体装置の製造方法。 ５、前記ｎ型ソース・ドレイン拡散層を形成するりん及
   びひ素のうち、りんのイオン注入量を１×１０＾１＾５
   ／ｃｍ＾２以上とすることを特徴とする請求項２乃至４
   のいずれかに記載のＣＭＯＳＦＥＴを含む半導体装置の
   製造方法。 ６、前記ｎ型ソース・ドレイン拡散層を形成するイオン
   注入時におけるひ素イオンのシリコン中の飛程を、りん
   イオンのシリコン中の飛程と同一かそれ以上に設定する
   ことを特徴とする請求項２乃至５のいずれかに記載のＣ
   ＭＯＳＦＥＴを含む半導体装置の製造方法。