JPS6134968A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高集積化が可能なスタティック形ＭＯＳメモリ
セルおよび論理ＩＣセルに関する。

〔発明の背景〕

第３図は１０１０〜１０１２Ωの高抵抗多結晶シリコン
層を負荷抵抗として用いた従来のスタティック形ＭＯＳ
メモリセルの回路図である。フリップ・フロップ回路を
構成するＭＯＳトランジスタＴ□、Ｔ２と、それらに電
源ライン１から電力を供給するための抵抗Ｒ１とＲ２と
、ＭＯＳトランジスタＴよ、Ｔ２のソースに接続された
グランドライン２と、データライン３，４とフリップ・
フロップをつなぐスイッチ用ＭＯ８Ｉ−ランジスタＴ３
．Ｔ４と、ＭＯＳトランジスタＴ３−Ｔ４のゲートと接
続されたワードライン５とからなる。

上記の抵抗Ｒ１，Ｒ３として、１０１０〜１０１２Ωの
高抵抗多結晶シリコン層を用いた従来のセルにおいては
、第４図に示すように、シリコン基板６上にＳｉＯ□膜
７を介して高抵抗多結晶シリコン層（ｉ層）８を設け、
その一端をｎ十層９を介して基板２１の所定領域に、そ
の他端を他のｎ＋層１０を介して電源ライン１に接続す
るようにし、高抵抗多結晶層８を流れる電流によって、
第３図のＭＯＳトランジスタＴ　ｘ　、　Ｔ　２の洩れ
電流による記憶情報の消失を防いでいる。第３図に示す
従来のメモリセルでは、電源ライン１本、グランドライ
ン１本、データライン２本、ワードライン１本の計５本
の配線が必要である。このような多数の配線はメモリセ
ルの面積を増大させ、集積度の点で好ましくない。さら
には、高抵抗多結晶シリコン層の存在そのものも、メモ
リセルの面積を大きくする一因となっている。

〔発明の目的〕

本発明は、上記のような従来構造の欠点を解消し、高集
積化が可能なスタティック形Ｍ＜）Ｓメモリセルの新し
い構造を提供することを目的としている。

〔発明の構成〕

本発明は、この目的を達成するために、半導体基板を電
源ラインとして用い、この半導体基板から微小電流を供
給することにより、ＭＯＳトランジスタの漏れ電流を補
償するようにしたことを特徴としている。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。

実施例１゜ 本実施例によるスタティック形ＭＯＳメモリセルの回路
図を第１図に示す。本実施例では、第１図、第４図に示
したメモリセルと同様に高抵抗多結晶シリコン層を抵抗
Ｒ□、Ｒ２に用いているが。

電源に接続されるべき多結晶シリコン層の一端がｎ中層
を介して矢印で示すように電源電圧にバイアスされた半
導体基板Ｓに接続されているため、第４図に示したよう
な電源シー１′ン１を設ける必要がなく、メモリセルの
面積を小さくすることができる。第２図は第１図に示し
たメモリセルにおけるＭＯＳトランジスタＴｌ（又はＴ
２）と高抵抗多結晶シリコン層からなる抵抗Ｒｔ、（又
はＲ２）との断面構造を示すものである。この場合、ｎ
チャネル形のＭＯＳメモリセルを例にとって説明する。

ＭＯＳトランジスタはすヘテ、１０１４〜１０１ｇＣＩ
ｌ＋−３の低不純物濃度を有するｎ形シリコン基板２１
の表面部に作られた１Ｑ１５〜１０１ＧＣＩｌ＋−３の
不純物濃度を有し、接地電位あるいは所望の電位にバイ
アスされたｐ影領域２２に形成されており、ｎ形シリコ
ン基板２１は電源電圧にバイアスされている。ここで、
２３はソースとなるｎ＋領領域２４はドレインとなるｎ
十領域、２５はゲートとなるｎ＋多結晶シリコン層、２
６はＡＱからなるソース電極、２７はＳｉＯ２膜、２７
′はゲート５ｉｎ２膜、２８はＰＤＨ（リン・ケイ酸ガ
ラス）膜である。微小電流供給用の高抵抗多結晶シリコ
ン層２９はドレイン２４の端部に接する５ｉｆｔ膜２７
上に形成されており、その一方の端はｎ＋多結晶シリコ
ン層３０を介してドレイン２４に接続され、その他方の
端にｎ＋多結晶シリコン層３１が形成されている。この
ｎ＋多結晶シリコン層３１が上記のＰ影領域２２の一部
に作られた基板２１の表面に達する開口部３２の表面部
に形成されたｎ中領域３３にＳｉＯ２膜２７膜島７た窓
を通して接続されている。したがって、ＭＯＳトランジ
スタの漏れ電流を補償するための微／ｈ電流は電源電圧
にバイアスされたｎ形シリコン基板２１から高抵抗多結
晶シリコン層２９を通ってＭＯＳトランジスタのドレイ
ン領域２４に流れ込むことになる。

第５図及び第６図は本実施例によるスタティック形ＭＯ
Ｓメモリセルの平面構成の一例を示す図である。

図において、実１ＩｊＡ領域はｎ＋拡散層、一点鎖線領
域はｎ十多結晶シリコン層、点線領域はＡＱ配線層、斜
線部はｎ中波散層と多結晶シリコン層との接触部、［を
線部は高抵抗多結晶シリコン層（ｉ層）、区部は拡散層
からの電極取出孔、二点鎖線部はｐ影領域の開孔部であ
り、第３図と対応する部分は同一記号で示してあり、Ｔ
□、Ｔ２はフリップ・フロップを形成するＭＯＳトラン
ジスタ、Ｔ３．Ｔ、はスイッチ用ＭＯ８Ｉ−ランジスタ
、Ｒｏ、Ｒ２は高抵抗多結晶シリコン層、２はグランド
ライン、３，４はデータライン、５はワードラインであ
る。上述のように電源ラインの配線がなくなっているた
めに、第１図に示した従来のメモｉＪ′セルの６０〜７
０％の面積となり、高集積スタティックメモリの実現が
可能となる。高抵抗番結晶シリコン層とｎ形シリコン基
板とを接続するｐ影領域の開口部の大きさはＰ影領域の
深さと、ｐ影領域からｎ形基板へのびた空乏層の長さを
加えたものの２倍以上の大きさが必要であるため、メモ
リセルの面積を大きくしないようにＰ影領域の深さを他
のデバイス特性（例えば耐圧等）を損なわない範囲で浅
くするのが望ましい。例えばｐ影領域の深さが３〜４μ
ｍの場合には、ｐ影領域の開口部は１０〜１５μｍ角の
大きさが適切である。

なお、第２図に示した構造は、多結晶シリコン層の抵抗
値を適切に選択することにより、第７図に等価回路で示
すような抵抗負荷のインバータとしても用いることがで
きる。この場合も、インバータの電源ラインの配線が不
必要となり、面積の小さなインバータが実現できる。

つぎに、第２図に示した本実施例によるメモリセル構造
の製造プロセスを第８図に示す。

まず、５　Ｘ　１０　”ｃｍ−３程度の低濃度のｎ形シ
リコン基板２１表面上で、前述のＰ影領域開孔部に対応
する部分に所定パターンをもった厚さ０．５〜０．８μ
ｍのＳｉＯ２膜３４をホトエツチング法により形成し、
この５１０２膜３４をマスクとしてボロン等のｐ形不細
物をｎ形基板２１中に１２００℃、３〜５時間の熱拡散
により添加し、１０１５〜１０１６ｃｍ−３の不純物濃
度を有する深さ３〜４μｍの低濃度Ｐ影領域２２を形成
する（図（ａ））。シリコン基板２１上の５１０２膜３
４を全部除去した後、選択酸化法により厚さ約１μｍの
厚いフィールド５１０２膜２７をＭＯＳトランジスタ形
成領域を除いて形成する（図（ｂ））。この場合、Ｐ影
領域の開口部３２上にもフィールドＳｉＯ□膜が形成さ
れないようにする。つぎに、厚さ５０〜１１００ｎの薄
いゲート５ｉ０２膜２７′を熱酸化等により形成した後
、Ｐ影領域開口部３２上およびＰ影領域２２の一部のゲ
ート５ｉ０２膜を除去し、さらに、シート抵抗が１０８
〜１０１２Ω／口、厚さ３０〜５０ｎｍの多結晶シリコ
ン層を被着した後、これをホトエツチングしてゲート２
５および多結晶シリコン層３５を形成する（図（Ｃ））
。つぎに多結晶シリコン層３５中の高抵抗多結晶シリコ
ン層となる領域に厚さ１００〜３ＱＯｎｍのＳ”ｉ０２
膜３６を熱酸化法や化学気相反応法（ＣＶＤ法）により
形成し、その後、りんやひ素などのｎ形不細物を１０２
０ＣＩｌｌ−３以上の高濃度にイオン打ち込み法や熱拡
散法などにより添加し、ソース領域２３およびドレイン
領域２４を形成する。この工程で、多結晶シリコン層３
５のうち、５１０２膜３６下の部分はそのまま高抵抗領
域２９として残り、その両側部分３０．３１は高濃度ｎ
影領域となり、高抵抗領域２９の一方の端はｎ中領域３
０を介してドレイン領域２４と、他方の端はｎ十領域３
１を経てｎ形シリコン基板２１と電気的に接続されるこ
とになる（図（ｄ））。その後、全面にＰＳＧ膜２８を
形成し、電極取出孔をあけ、ＡＩｌ電極２６を形成すれ
ば、第２図に示したセルが得られる（図（ｅ））。

実施例２゜ 上記実施例１においては、Ｐ影領域の一部に開口部を設
け、これをシリコン基板から高抵抗多結晶シリコン層へ
の電流通路として用いたが、この開口部をさらに小さく
してＰ影領域からｎ形シリコン基板へ延びた空乏層がＰ
影領域の開口部全面に拡がる程度になった場合には、こ
の空乏層の延び具合によってシリコン基板からｐ影領域
の開口部内の高濃度ｎ影領域へ流れる電流が制御できる
ようになる。すなわち、ｎ形シリコン基板をドレインと
し、ｐ影領域をゲートとし、開口部内高濃度ｎ影領域を
ソースとするｎチャネル接合形電界効果トランジスタ（
以下、接合形ＦＥＴと称する）ができることになり、こ
の接合形ＦＥＴによってメモリセル内のＭＯＳトランジ
スタの漏れ電流を補償するための電流を給電することが
できる。このような新しい原理に基づくスタティック形
ＭＯＳメモリ壱ルの回路図を第９図に示す。

本実施例では、前記実施例１の高抵抗多結晶シリコン層
の代りに上記ｎチャネル接合形ＦＥＴＦ工＋Ｆ２を用い
ており、この接合形ＦＥＴによってシリコン基板Ｓから
電流が給電される。接合形Ｆ　Ｅ　Ｔ　　’Ｆ　ｘ　＋
　Ｆ　２はｎチャネルＭＯＳトランジスタＴ１．Ｔ２の
ドレイン領域の下に形成され、さらに、電源ラインの配
線を必要としないため、本実施例によるスタティック形
ＭＱＳメモリセルの面積は、第１図に示し゛た従来のメ
モリセルはもちろんのこと、第３図に示した実施例１の
メモリセルよりも小さくなり、メモリの高集積化の点で
最も望ましい。

第１０図は本実施例におけるＭＯＳトランジスタＴｉ（
又はＴ２）と接合形ＦＥＴ　　Ｆ□　（又はＦ２）との
断面構造を示すものである。図において、２１はｎ形シ
リコン基板、２２はＰ影領域、３２はｐ影領域開口部、
２５はグー１〜ｎ＋層、２７は５１０２膜、２７′はゲ
ート５ｉｎ２膜、２８はＰＳＧ膜、２３．２／Ｉはそれ
ぞれＭＯＳトランジスタのソース、ドレイン、２６．３
７はＡｆｌ電極である。同図によれば、ｎチャネルＭＯ
８ｌ−ランジスタにおけるｎ形高濃度領域であるトレイ
ン２４の下に低濃度Ｐ影領域の開口部３２が設けられ、
この開口部はｎ形基板２Ｊをドレインとするｎチャネル
接合形ＦＥＴのチャネル領域となでいる。さらに、ＭＯ
３Ｉ−ランジスタのトレイン２４は接合形ＦＥＴのソー
スとなっている。したがって、接合形ＦＥＴはＭＯＳト
ランジスタの下に形成されることになるため、本実施例
によるメモリセルはＭｏＳトランジスタ分だけの面積で
すむことになる。

第１１図は本実施例によるスタティック形ＭＯＳメモリ
セルの平面構成の一例を示す図である。各部の表示法は
第５図の場合と同様であり、第９図と対応する部分は同
一記号で示しである。

上述のように、微ＪＪＸ電流供給用の接合形ＦＥＴはＭ
ＯＳトランジスタの下部に形成さ九ているため、平面的
には４個のＭＯＳトランジスタのみでメモリセルの面積
が占められており、第１図に示した従来のメモリセルの
４０〜５０％の面積に低減される。接合形Ｆ　Ｅ　Ｔの
チャネル領域、すなわち、Ｐ影領域の開口部の大きさは
Ｐ影領域の深さとＰ影領域からｎ形基板へ延びた空乏層
の長さとを加えたものの２倍程度の大きさが望ましい。

たとえば、ｐ影領域の深さが３〜４μｍの場合には、Ｐ
影領域の開口部の大きさは６〜１０μｍ角にするのが適
切である。

なお、第１０図に示した構造は、接合形ＦＥＴの相互コ
ンダクタンスの大きさ、すなわち、ｐ影領域の開口部の
大きさを適切に選択することにより、第１２図に等価回
路で示すような接合形ＦＥＴを負荷するとインバータと
して用いることができる。この場合、平面的にはＭＯ８
Ｉ−ランフ１５１個の面積でインバータ１個が形成でき
、最も面積の小さいインバータが実現できる。

つぎに、本実施例によるＭＯＳメモリセル構造の製造プ
ロセスを第１３図に示す。

まず、５　Ｘ　１０１４ｃｍ−３程度の低濃度り形シリ
コン基板２１の表面上で、前述のｐ影領域の開１コ部に
対応する部分に所定パターンをもった厚さ０．５−０．
８μｍのＳｉ○２膜３４をホトエツチング法により形成
し、この５ｉＯｚ膜３４をマスクとしてボロン等のｐ形
不細物をｎ形基板２１中に１２００″Ｃ，３〜５時間の
熱拡散により添加し、１０１５〜１０”ｃｍ−３の不純
物濃度を有する深さ３〜４μｍの低濃度Ｐ影領域２２を
形成する（図（ａ））、シリコン基板２１上の５ｉ０２
膜３４を全部除去した後５選択酸化法により厚さ約１μ
ｍの厚いフィールドＳｊＯ２膜２７を形成する（図（ｂ
））　。次に、厚さ５０〜ｌ１００ｎの薄いゲート５１
０２膜２７′を形成し、さらに、その上に厚さ３０〜５
０ｎｍの多結晶シリコン層を被着した後、これをホトエ
ツチングしてｐ影領域２２の所定部分上にゲート２５を
形成する（図（Ｃ））。

次に、表面に露出しているＳｉ○２膜２７′を除去した
後、りんやひ素などのｎ形不細物を熱拡散法やイオン打
ち込み法により１．０２０ｃｍ　’以上の高濃度に添加
し、ソース領域２３、トレイン領域２４を形成する（図
（ｄ））。この場合、ＭＯＳトランジスタのドレイン領
域２４はＰ影領域の開口部３２上に延びて形成さ九るよ
うにする。次に、全面上に厚さ０　、５−　］、　、　
ＯμｍのＰＳＧ膜２８を形成し、電極取出孔をあけ、最
後にＡｆｌ電極２６゜３７を形成すれば第９図に示した
セルが得られる（図（ｅ））。

なお、本発明の実施例１と実施例２の中間段階の構造と
して、第１４図に示すように、シリコン基板Ｓから微小
電流を供給するための抵抗として、高抵抗多結晶シリコ
ン層Ｒよ、Ｒ２とＰ影領域の開口部に形成された接合形
ＦＥＴ　　Ｆｌ、Ｆｚとが直列に接続された構造がある
。このような構造はＰ影領域の開口部の大きさを実施例
１と実施例２との中間に選ぶことにより実現される。こ
のような構造は以下のような特徴を有する。すなわち、
高抵抗多結晶シリコン層を流れる微小電流は温度の上昇
とともに増大する正の温度係数を有しているが、接合形
ＦＥＴを流れる微小電流は温度の上昇とともに減少する
負の温度係数を有している。

したがって、両者を直列に接続することにより、温度変
化による変化の少ない微小電流を得ることが可能となる
。また、第１５図は抵抗Ｒと接合形ＦＥＴとが直列に接
続されたものを負荷とするインバータの回路図である。

〔発明の効果〕

以上述べたように、本発明によって配線数が少なく、高
集積化が可能なスタティック形、Ｍ　ＯＳメモリセルが
実現できる。さらに、上記のように、本発明による構造
は小面積のインバータ回路にも応用ができ、その、技術
的効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は上記
実施例の断面構造を示す図、第３図は従来のスタティッ
ク形ＭＯＳメモリセルの回路図。 第４図は第１図に示したセルにおいて高抵抗多結晶シリ
コンを抵抗として用いた場合の配線状態を示す図、第５
図及び１１５６図は第１図に示したモリセルの平面構成
の一例を示す図、第７図は本発明によるインバータの回
路図、第８図は第１図に示したセル構造の製造プロセス
説明図、第９図は本発明の他の実施例の回路図、第１０
図は第９図に示した実施例の構造を示す一部断面図、第
１１図は第９図に示したメモリセルの平面構成の一例を
示す図、第１２図は本発明による他のインバータの回路
図、第１３図は第１０図に示したセル構造の製造プロセ
ス説明図、第１４図は本発明の他の実施例の回路図、第
１５図は本発明による他のインバータの回路図である。 図において、 ２　Ｊ、　：　ｎ形シリコン基ｍ　　　２２：ｐ影領域
２３：ソース領域　　　　　２４ニドレイン領域２５：
ゲート　　　　　　　２６：ソース電極２７：ＳｉＯ２
膜　　　２７′　：ゲート５ｉｎ２膜２８　：　ＰＳＱ
膜　２９：高抵抗多結晶シリコン膜り０：ｎ＋多結晶シ
リコン層 ３１：ｎ十多結晶シリコン層 ３２：Ｐ影領域の開口部　　３３：ｎ＋領域３４：Ｓｉ
Ｏ２膜　　　　３５：多結Ｊｉ＆　シＩＪ　ｍｌ　ン１
ｉｐ３６：ＳｉＯ２膜　　　　　　３７：ドレイン電極
第７図 第Ｚ閲 ２／　　　　　　　　　　　　　　　　　Ｊ’、Ｅ’Ｍ
３凶 第４図 第夕図 第７同 Ｍｑ図 第７θ図 第７ｚ図 ６７２図 基辰 第　７４　図 第７Ｓ図 基７截、 手続補正書 事件の表示 昭和６０年特許願第　９３６０８　　　号発明の名称 半導体装置 補正をする者 餠との部　特許出願人 名　称　　（５１０）株式会社　日　立　製　作　折力
式 ％式％ 補正　の　対象　明細書の特許請求の範囲の欄補正の　
内容　別紙の通り ｇｌＪ紙 特許請求の範囲 １、第１導電形牛碑体基板の表面領域に形成された上記
第１導電形とは逆の導電形を有する第２導電形領域と、
上記第２導電形領域に形成された開口部と、上記開口部
の表面領域内に形成された第１導電形低抵抗領域と、上
記第２４電形領域に形成されたＭＯ８Ｉ−ランジスタと
、上記ＭＯｓトランジスタのドレイン領域上から上記半
導体基板上ドレイン領域と上記開口部を電気的に接続す
る抵抗層と、上記半導体基板に所望の電源電圧を印加す
る手段を少なくともそなえ、上記電源電圧を印加する手
段から、上記第１導電形半導体基板、上記第１導電形低
抵抗領域および上記抵抗層を経て上記ドレイン領域へ電
流が供給されることを特徴とする半導体装置。

Claims (1)

【特許請求の範囲】
1. 　第１導電形半導体基板の表面領域に形成された上記第
   １導電形とは逆の第２導電形領域と、該第２導電形領域
   内に形成されたＭＯＳトランジスタと、該ＭＯＳトラン
   ジスタのドレイン領域の下に形成された上記第２導電形
   領域の開口部と、上記第１導電形半導体基板と上記第２
   導電形領域にそれぞれ所望の電圧を印加する手段をそな
   えたことを特徴とする半導体装置。