JPS58222574A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58222574A JPS58222574A JP57103799A JP10379982A JPS58222574A JP S58222574 A JPS58222574 A JP S58222574A JP 57103799 A JP57103799 A JP 57103799A JP 10379982 A JP10379982 A JP 10379982A JP S58222574 A JPS58222574 A JP S58222574A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パッド部（外部端子取出し領域）と内部回
路間に静電破壊対策用保護抵抗を有する半導体装置およ
びその製造方法に関するものである。
路間に静電破壊対策用保護抵抗を有する半導体装置およ
びその製造方法に関するものである。
半導体装置たとえば最も基本的なＭＯ８型集積回路に適
用される静電破壊対策用保護回路を第１図に示す。この
図に示すように、保護回路はＸ ｚ４ツド端子（パッド
部）ＰＴと内部トランジスタＱ１のダート間に接続され
る保護抵抗Ｒと、内部トランジスタＱ１のダートと接地
間に接続される保護トランジスタＱ２よシ構成される。
用される静電破壊対策用保護回路を第１図に示す。この
図に示すように、保護回路はＸ ｚ４ツド端子（パッド
部）ＰＴと内部トランジスタＱ１のダート間に接続され
る保護抵抗Ｒと、内部トランジスタＱ１のダートと接地
間に接続される保護トランジスタＱ２よシ構成される。
この保護回路のうち、保護抵抗ＲＶｉ、通常拡散層また
は多結晶シリコン層で形成される。
は多結晶シリコン層で形成される。
第２図は、保護抵抗を拡散層３で形成した場合を示す。
第３図は、保護抵抗を多結晶シリコン層６で形成した場
合を示す。なお、第２図および第３図において、１はシ
リコーン基板、２はフィールド５ｉＯｚ膜、４は中間絶
縁膜、５は保護抵抗の電極となるＡｔ配線層である。
合を示す。なお、第２図および第３図において、１はシ
リコーン基板、２はフィールド５ｉＯｚ膜、４は中間絶
縁膜、５は保護抵抗の電極となるＡｔ配線層である。
しかるに、保護抵抗を第２図に示した拡散層３で形成す
る場合には次のような欠点がある。すなわち、Ｖ−ＬＳ
Ｉになるに従って接合深さは浅くなる。たとえば、６４
にダイナミックＲＡＭレベルの３μプロセスで０．４〜
０．６μ、２５６にダイナミックＲＡＭの２μプロセス
で０．２〜０．４μ程度となる。したがって、■接合の
曲率が小さくなるので電界集中が起シ易い、■接合部の
断面積が狭くなるので、接合耐圧以上の電圧が加わった
場合に電流集中が起る、■第２図の丸印で示したＡ部刊
近で発生する熱により配線ＮＩ５のＡｔが拡散層３に入
シ込むことで導電Ａ’スフが形成されて接合破壊が起シ
易くなる欠点がある。
る場合には次のような欠点がある。すなわち、Ｖ−ＬＳ
Ｉになるに従って接合深さは浅くなる。たとえば、６４
にダイナミックＲＡＭレベルの３μプロセスで０．４〜
０．６μ、２５６にダイナミックＲＡＭの２μプロセス
で０．２〜０．４μ程度となる。したがって、■接合の
曲率が小さくなるので電界集中が起シ易い、■接合部の
断面積が狭くなるので、接合耐圧以上の電圧が加わった
場合に電流集中が起る、■第２図の丸印で示したＡ部刊
近で発生する熱により配線ＮＩ５のＡｔが拡散層３に入
シ込むことで導電Ａ’スフが形成されて接合破壊が起シ
易くなる欠点がある。
一方、保護抵抗を第３図に示した多結晶シリコン層６で
形成する場合には、Ｖ−ＬＳＩになるにつれてその膜厚
が薄くなる（たとえば３μレベルで０．４〜０．５μ、
２μレベルで０．２〜０．４μ）ことＩｃより、シート
抵抗値が高くなって、単位面積当りの発熱量が大きくな
るので、多結晶シリコン＃６の溶断による断線が起き易
くなる欠点がある。
形成する場合には、Ｖ−ＬＳＩになるにつれてその膜厚
が薄くなる（たとえば３μレベルで０．４〜０．５μ、
２μレベルで０．２〜０．４μ）ことＩｃより、シート
抵抗値が高くなって、単位面積当りの発熱量が大きくな
るので、多結晶シリコン＃６の溶断による断線が起き易
くなる欠点がある。
また、フィールドＳｉｎ意膜２ｔ／薄くなっていくので
（たとえｔｆ：３μレベルで０．５〜０．７μ、２μレ
ベルで０．３〜０．５μ）、第３図の丸印で示したＡ部
付近で生じる多結晶シリコン層６とシリコン基板１との
絶縁破壊パス８が起き易くなる欠点がある。
（たとえｔｆ：３μレベルで０．５〜０．７μ、２μレ
ベルで０．３〜０．５μ）、第３図の丸印で示したＡ部
付近で生じる多結晶シリコン層６とシリコン基板１との
絶縁破壊パス８が起き易くなる欠点がある。
この発明は上記の点に鑑みなされたもので、従来の欠点
をすべて解決できる半導体装置およびその製造方法を提
供することを目的とする。
をすべて解決できる半導体装置およびその製造方法を提
供することを目的とする。
以下この発明の実施例を図面を参照して説明する。
第４図および第５図はこの発明の第１の実施例を示し、
第４図は半導体装置の断面図、第５図はその装置の製造
方法を工程順に示す断面図である。
第４図は半導体装置の断面図、第５図はその装置の製造
方法を工程順に示す断面図である。
これらの図においては、保護抵抗と内部トランゾスタが
同一のシリコン基板上に形成されている。
同一のシリコン基板上に形成されている。
リコン基板１１の表面には、保護抵抗および内部トラン
ジスタを形成する領域を除いて選択的にフィールド５１
０３膜（絶縁膜）１２が形成されている。
ジスタを形成する領域を除いて選択的にフィールド５１
０３膜（絶縁膜）１２が形成されている。
シリコン基板１１の内部トランジスタを形成する領域に
おしては、表面に、グー） ５１０ｘ膜１５およびケ゛
−ト多結晶シリコン膜１６ｂが積層して形成される。さ
らに、シリコン基板１１の表面部内にはソース部拡散Ｉ
Ｉ １８ ａおよびドレイン部拡散層１８ｂが形成され
る。一方、シリコン基板１１の保護抵抗（通常３００〜
１０００Ω）を形成する領域におりでは、表面部内に、
Ｎ型の拡散層（拡散抵抗領域）１７が形成される。さら
に、この拡散層１７０表面に配置して多結晶シリコン層
（ポリシリコン抵抗領域）１６ａが形成される。この場
合、多結晶シリコン層１６ａはＮ型の不純物を含んでい
る。また、両端部（多結晶シリコン層１６ａの両端Ｓ）
は、フィールド８１０２膜１２上に延在している。以上
のような構造体の全表面には中間絶縁膜１３が形成され
る。ただし、多結晶シリコンＮ １６ ａの両端側上お
よびダータ多結晶シリコン層１６ｂ上においては、中間
絶縁膜１３にコンタク、ト孔が開けられる。そして、こ
のコンタクト孔を介して多結晶シリコンＮ １６ ａの
両端側およびケ９−ト多結晶シリコン層１６ｂ［接続さ
レルように、第１および第２の電極としてのＡｔ配線層
１４ａ、１４ｂが形成される。ここで、Ａｔ配ｆＩＭ層
１４ｂは、多結晶シリコン層１６ａの一端側とダート多
結晶シリコン層１６ｂとを接続するように形成されてい
る。
おしては、表面に、グー） ５１０ｘ膜１５およびケ゛
−ト多結晶シリコン膜１６ｂが積層して形成される。さ
らに、シリコン基板１１の表面部内にはソース部拡散Ｉ
Ｉ １８ ａおよびドレイン部拡散層１８ｂが形成され
る。一方、シリコン基板１１の保護抵抗（通常３００〜
１０００Ω）を形成する領域におりでは、表面部内に、
Ｎ型の拡散層（拡散抵抗領域）１７が形成される。さら
に、この拡散層１７０表面に配置して多結晶シリコン層
（ポリシリコン抵抗領域）１６ａが形成される。この場
合、多結晶シリコン層１６ａはＮ型の不純物を含んでい
る。また、両端部（多結晶シリコン層１６ａの両端Ｓ）
は、フィールド８１０２膜１２上に延在している。以上
のような構造体の全表面には中間絶縁膜１３が形成され
る。ただし、多結晶シリコンＮ １６ ａの両端側上お
よびダータ多結晶シリコン層１６ｂ上においては、中間
絶縁膜１３にコンタク、ト孔が開けられる。そして、こ
のコンタクト孔を介して多結晶シリコンＮ １６ ａの
両端側およびケ９−ト多結晶シリコン層１６ｂ［接続さ
レルように、第１および第２の電極としてのＡｔ配線層
１４ａ、１４ｂが形成される。ここで、Ａｔ配ｆＩＭ層
１４ｂは、多結晶シリコン層１６ａの一端側とダート多
結晶シリコン層１６ｂとを接続するように形成されてい
る。
以上の説明から明らかなように、第４図に示す半導体装
置においては、保護抵抗の全領域が、多結晶シリコン層
１６ａと拡散層１７の２層で形成されている。
置においては、保護抵抗の全領域が、多結晶シリコン層
１６ａと拡散層１７の２層で形成されている。
次に、上記半導体装置の製造方法を第５図を参照して説
明する。なお、以下の説明は、第４図の半導体装置をＶ
−ＬＳＩとして製造した場合を例にとり行う。
明する。なお、以下の説明は、第４図の半導体装置をＶ
−ＬＳＩとして製造した場合を例にとり行う。
ｔｊｇ ５ 図（Ａ） ｉオイテ、１１ｕＰ（１０リ
１ｏ１５−程度の単結晶シリコン基板であり、まず、こ
のシリコン基板１１の、全表面にフィールドＳ ｉ Ｏ
ｘ膜（杷鍬膜）１２を帆６μ厚に形成する。
１ｏ１５−程度の単結晶シリコン基板であり、まず、こ
のシリコン基板１１の、全表面にフィールドＳ ｉ Ｏ
ｘ膜（杷鍬膜）１２を帆６μ厚に形成する。
次に１保護抵抗形成領域および内部トランジスタ形成領
域のフィールドＳｉＯ２膜１２を選択エッチ。
域のフィールドＳｉＯ２膜１２を選択エッチ。
ングによシ除去して、シリコン基板１１の表面を露出さ
せる１、しかる後、シリコン基板１１の全露出表面にグ
ー）ＳｉＯｘ膜（４００Ｘ）１５を形成した後、保護抵
抗形成領域のグー） ５ｉ０２膜１５を選択的に除去し
て、グー） ５ｉＯｉ膜１５を内部トランジスタ形成領
域にのみ残す。（第５図の）参照）次に、以上の工程で
得られた構造体の全表面に、リンネ細物１０ ｃｍ
を含有する多結晶シリコン膜（ドープドポリシリコン
膜）１６を０．４μ厚に形成する。（第５図（Ｃ）参照
） 次に、多結晶シリ出ン膜１６の選択エツチングを行って
、多結晶シリコン膜１６を所定部分にのみ残す。すなわ
ち、多結晶シリコン膜１６は、保護抵抗形成領域のシリ
コン基板１１露出表面に、両端部がフィールドＳ’ｉ
ｏｓ膜１２上に延在する多結晶シリコン層（ポリシリコ
ン抵抗領域）１６ａとして、また内部トランジスタ形成
領域のダート５ｉ（ｈ膜１５上所定部分にケ゛−ト多結
晶シリコン層１６ｂとしてのみ残される。（第５図（Ｄ
）参照）次に、以上の工程で得られた構造体を１０００
℃で３０分程度熱処理を行う。これにより、多結晶シリ
コン層１６ａ直下のシリコン基板１１表面部内に、多結
晶シリコン層ｉｓａからの不純物拡散によってＮ型の拡
散層（拡散抵抗領域）１７（Ｘｊは１．０μ）を形成す
る。この時、内部トランジスタ形成領域においては、ダ
ート多結晶シリコン層１６ｂからのシリコン基板１１に
対する不純物拡散がグー）Ｓｉｎｇ膜１５により防止さ
れるので、拡散層は形成されない。（第５図（Ｅ）参照
）次に、通常の方法でＡｓのイオンイングランチージョ
ンを行う。このイオンインプランテーションを行うと、
内部トランジスタ形成領域においては、ダート多結晶シ
リコン層１６ｂの側方に延びたグー） ５ｉＯｚ膜１５
の部分を通してＡ８がシリコン基板１１内に打込まれる
ので、そのシリコン基板１１０表面部内にソース部拡散
層１８ａおよびドレイン部拡散層１８ｂが浅く形成され
る。この時、保護抵抗形成領域においては、多結晶シリ
コン層１６ ｍがあるので、Ａｓがシリコン基板１１（
拡散層１７）に入らない。しかる後、ダート５ｉｎ２膜
１５の不要部分（ダート多結晶シリコン層１６ｂの側方
に延びた部分）を除去する。（第５図（Ｆ）参照） 次に、以上の工程で得られた構造体の全表面に、ＰＳＧ
膜などの中間絶縁膜１３を形成する（第５図（Ｇ）参照
）。そして、その中間絶縁膜１３に、多結晶シリコン層
１６ａの両端側上およびダート多結晶シリ３２層１６ｂ
上においてコンタクト孔１９を形成する（第５図（Ｈ）
参照）。しかる後、Ａｔの全面蒸着およびパターニング
を行うことによシ、前記コンタクト孔１９を介して多結
晶シリコン層１６ａの両端側およびダート多結晶シリコ
ン層１６ｂに接続される、第１および第２の電極として
のＡｔ配線層１４ａ、１４ｂを形成する（第５図（Ｉ）
参照） 以上の説明から明らかなように、第１の実施例では、内
部トランジスタのソース部拡散Ｎｉ １８ ａおよびド
レイン部拡散層１８ｂがイオンイングランチージョンに
より形成された拡散層であるので非常に浅いのに比べて
、保護抵抗用の拡散層１７は、多結晶シリコン層１６ａ
からのＮ型不純物の熱拡散で形成されるので、接合深さ
を深くすることができる。このため、従来の浅い拡散層
で形成する方法の欠点であった電界集中、電流集中が緩
和され、かつ発熱反応によるＡｔＯ入υ込みに原因する
コンタクト部付近の導電パスによる接合破壊が起りにく
くなる利点がある。
せる１、しかる後、シリコン基板１１の全露出表面にグ
ー）ＳｉＯｘ膜（４００Ｘ）１５を形成した後、保護抵
抗形成領域のグー） ５ｉ０２膜１５を選択的に除去し
て、グー） ５ｉＯｉ膜１５を内部トランジスタ形成領
域にのみ残す。（第５図の）参照）次に、以上の工程で
得られた構造体の全表面に、リンネ細物１０ ｃｍ
を含有する多結晶シリコン膜（ドープドポリシリコン
膜）１６を０．４μ厚に形成する。（第５図（Ｃ）参照
） 次に、多結晶シリ出ン膜１６の選択エツチングを行って
、多結晶シリコン膜１６を所定部分にのみ残す。すなわ
ち、多結晶シリコン膜１６は、保護抵抗形成領域のシリ
コン基板１１露出表面に、両端部がフィールドＳ’ｉ
ｏｓ膜１２上に延在する多結晶シリコン層（ポリシリコ
ン抵抗領域）１６ａとして、また内部トランジスタ形成
領域のダート５ｉ（ｈ膜１５上所定部分にケ゛−ト多結
晶シリコン層１６ｂとしてのみ残される。（第５図（Ｄ
）参照）次に、以上の工程で得られた構造体を１０００
℃で３０分程度熱処理を行う。これにより、多結晶シリ
コン層１６ａ直下のシリコン基板１１表面部内に、多結
晶シリコン層ｉｓａからの不純物拡散によってＮ型の拡
散層（拡散抵抗領域）１７（Ｘｊは１．０μ）を形成す
る。この時、内部トランジスタ形成領域においては、ダ
ート多結晶シリコン層１６ｂからのシリコン基板１１に
対する不純物拡散がグー）Ｓｉｎｇ膜１５により防止さ
れるので、拡散層は形成されない。（第５図（Ｅ）参照
）次に、通常の方法でＡｓのイオンイングランチージョ
ンを行う。このイオンインプランテーションを行うと、
内部トランジスタ形成領域においては、ダート多結晶シ
リコン層１６ｂの側方に延びたグー） ５ｉＯｚ膜１５
の部分を通してＡ８がシリコン基板１１内に打込まれる
ので、そのシリコン基板１１０表面部内にソース部拡散
層１８ａおよびドレイン部拡散層１８ｂが浅く形成され
る。この時、保護抵抗形成領域においては、多結晶シリ
コン層１６ ｍがあるので、Ａｓがシリコン基板１１（
拡散層１７）に入らない。しかる後、ダート５ｉｎ２膜
１５の不要部分（ダート多結晶シリコン層１６ｂの側方
に延びた部分）を除去する。（第５図（Ｆ）参照） 次に、以上の工程で得られた構造体の全表面に、ＰＳＧ
膜などの中間絶縁膜１３を形成する（第５図（Ｇ）参照
）。そして、その中間絶縁膜１３に、多結晶シリコン層
１６ａの両端側上およびダート多結晶シリ３２層１６ｂ
上においてコンタクト孔１９を形成する（第５図（Ｈ）
参照）。しかる後、Ａｔの全面蒸着およびパターニング
を行うことによシ、前記コンタクト孔１９を介して多結
晶シリコン層１６ａの両端側およびダート多結晶シリコ
ン層１６ｂに接続される、第１および第２の電極として
のＡｔ配線層１４ａ、１４ｂを形成する（第５図（Ｉ）
参照） 以上の説明から明らかなように、第１の実施例では、内
部トランジスタのソース部拡散Ｎｉ １８ ａおよびド
レイン部拡散層１８ｂがイオンイングランチージョンに
より形成された拡散層であるので非常に浅いのに比べて
、保護抵抗用の拡散層１７は、多結晶シリコン層１６ａ
からのＮ型不純物の熱拡散で形成されるので、接合深さ
を深くすることができる。このため、従来の浅い拡散層
で形成する方法の欠点であった電界集中、電流集中が緩
和され、かつ発熱反応によるＡｔＯ入υ込みに原因する
コンタクト部付近の導電パスによる接合破壊が起りにく
くなる利点がある。
また、保護抵抗を、多結晶シリコン／ｉｉ １６ ａと
、それに直接接する拡散層１７０２層で形成しているの
で、従来方法の多結晶シリコン層だけで形成する方法の
欠点であった電流集中による溶断やフィールドＳｉ０ｇ
膜の絶縁破壊が起シにぐくなる利点がある。
、それに直接接する拡散層１７０２層で形成しているの
で、従来方法の多結晶シリコン層だけで形成する方法の
欠点であった電流集中による溶断やフィールドＳｉ０ｇ
膜の絶縁破壊が起シにぐくなる利点がある。
サラに、内部トランジ。スタのソース部およびドレイン
部拡散層とは独立に保護抵抗を形成するので、その抵抗
値の設定がし易くなる利点もある。
部拡散層とは独立に保護抵抗を形成するので、その抵抗
値の設定がし易くなる利点もある。
なお、上記第１の実施例では、Ｎ型不純物（リンネ軸物
）を含む状態で多結晶シリコン膜１６を形成したが、他
の方法として、まず不純物を含まない多結晶シリコン膜
１６を形成した後、その多結晶シリコン膜１６にＮ型不
純物を熱拡散またはイオン注入によシ含ませるようにし
てもよい。
）を含む状態で多結晶シリコン膜１６を形成したが、他
の方法として、まず不純物を含まない多結晶シリコン膜
１６を形成した後、その多結晶シリコン膜１６にＮ型不
純物を熱拡散またはイオン注入によシ含ませるようにし
てもよい。
また、上記第１の実施例では、保護抵抗を形成する多結
晶シリコンＩｔＪ１６ａと内部トランジスタのダート多
結晶シリコン層１６ｂとを同一の多結晶シリコン膜１６
から形成したが、異なる多結晶シリコン層で形成しても
よい。そのようにした場合を、この発明の第２の実施例
として第６図を用いて説明する。
晶シリコンＩｔＪ１６ａと内部トランジスタのダート多
結晶シリコン層１６ｂとを同一の多結晶シリコン膜１６
から形成したが、異なる多結晶シリコン層で形成しても
よい。そのようにした場合を、この発明の第２の実施例
として第６図を用いて説明する。
第２の実施例においては、まず、第５図（Ａ）ないしく
Ｄ）の工程と同様の工程を進める。ただし、ここでは、
多結晶シリコン膜１６の選択エツチングを行う際、保護
抵抗の多結晶シリコン層１６ａとなる部分までエツチン
グ除去する。その結果、第６図（Ａ）に示す状態が得ら
れる。
Ｄ）の工程と同様の工程を進める。ただし、ここでは、
多結晶シリコン膜１６の選択エツチングを行う際、保護
抵抗の多結晶シリコン層１６ａとなる部分までエツチン
グ除去する。その結果、第６図（Ａ）に示す状態が得ら
れる。
次に、ダート多結晶シリコン７ｉｉ１６ｂの不要部分を
除去した後、Ａ８のイオンインブラン、チージョンを行
うことにより、内部トランジスタ形成領域のシリコン基
板１１表面部内にソース部拡散層１８ａおよびドレイ・
ン部拡散層１８ｂを形成する。
除去した後、Ａ８のイオンインブラン、チージョンを行
うことにより、内部トランジスタ形成領域のシリコン基
板１１表面部内にソース部拡散層１８ａおよびドレイ・
ン部拡散層１８ｂを形成する。
この時、この方法においては、保護抵抗形成領域のシリ
コン基板１１表面部内にも、イオンインプランテーショ
ンによる浅いＮ型の拡散層１７′が形成される。しかる
後、保護抵抗形成領域の表面および内部トランジスタ形
成領域の表面に第２）Ｉ″−） Ｓｉｎ！膜２０．２１
を形成する。（第６図（Ｂ）参照） 次に、保護抵抗形成領域の第２グー）ＳｉＯｚ膜２０全
２０的に除去した後、その領域のシリコン基板１１の表
面（拡散ｗｉ１７’の表面）に、リンネ鈍物を含有する
多結晶シリコン層１６ａ’ｔ−形成する。（第６図（Ｃ
）参照） 次に、第１の実施例と同様に熱処理を行うことにより、
多結晶シリコンｌ１９１６ａ直下のシリコン基板１１表
面部内に第１の実施例と同様にしてＮ型の深い拡散層（
拡散抵抗領域）１７を形成する。
コン基板１１表面部内にも、イオンインプランテーショ
ンによる浅いＮ型の拡散層１７′が形成される。しかる
後、保護抵抗形成領域の表面および内部トランジスタ形
成領域の表面に第２）Ｉ″−） Ｓｉｎ！膜２０．２１
を形成する。（第６図（Ｂ）参照） 次に、保護抵抗形成領域の第２グー）ＳｉＯｚ膜２０全
２０的に除去した後、その領域のシリコン基板１１の表
面（拡散ｗｉ１７’の表面）に、リンネ鈍物を含有する
多結晶シリコン層１６ａ’ｔ−形成する。（第６図（Ｃ
）参照） 次に、第１の実施例と同様に熱処理を行うことにより、
多結晶シリコンｌ１９１６ａ直下のシリコン基板１１表
面部内に第１の実施例と同様にしてＮ型の深い拡散層（
拡散抵抗領域）１７を形成する。
その後は、第１の実施例と同一の工程（第５図（Ｇ）
７にいしくＩ））を進め、半導体装置を完成させる。
７にいしくＩ））を進め、半導体装置を完成させる。
このような第２の実施例も基本的には第１の実施例と同
一であり、第１の実施例と同一の利点を得ることができ
る。
一であり、第１の実施例と同一の利点を得ることができ
る。
以上の第１および第２の実施例による半導体装置は、第
４図で示されるように、保護抵抗の全領域が、多結晶シ
リコン層１６ａと深い拡散Ｎｉ１７の２ＮＩ構造で形成
される。しかし、たとえば静電破壊を起すのはパッド端
子側の領域付近に限られるから、このパッド端子側の領
域のみ前記２層構造としてもよい。
４図で示されるように、保護抵抗の全領域が、多結晶シ
リコン層１６ａと深い拡散Ｎｉ１７の２ＮＩ構造で形成
される。しかし、たとえば静電破壊を起すのはパッド端
子側の領域付近に限られるから、このパッド端子側の領
域のみ前記２層構造としてもよい。
第７図（保護抵抗形成部のみを示す）は、保護抵抗のパ
ッド端子側の領域のみを前記２層構造としたこの発明の
第３の実施例を示しており、保護抵抗の内部トランジス
タ側の領域は、第６図（Ｂ）の工程で得られる通常の浅
い拡散層１７′で形成されている。なお、この浅い拡散
層１７′の表面には、？’ −） ５ｔｏ２膜を得るた
めに形成された５ｉｎｓ膜１５が残されている。
ッド端子側の領域のみを前記２層構造としたこの発明の
第３の実施例を示しており、保護抵抗の内部トランジス
タ側の領域は、第６図（Ｂ）の工程で得られる通常の浅
い拡散層１７′で形成されている。なお、この浅い拡散
層１７′の表面には、？’ −） ５ｔｏ２膜を得るた
めに形成された５ｉｎｓ膜１５が残されている。
以上詳述したように１この発明では、静電破壊対策用保
護抵抗の全領域または一部領域を、ポリシリコン抵抗領
域とそれに接する拡散抵抗領域で形成する。しかも、ポ
リシリコン抵抗領域からの不純物拡散により、拡散抵抗
領域を深い接合で形成する。したがって、電界集中や電
流集中などの従来の欠点が緩和されたり起りにくくなる
ものであジ、この効果は、半導体装置がＶ−ＬＳＩであ
る場合に大きい。
護抵抗の全領域または一部領域を、ポリシリコン抵抗領
域とそれに接する拡散抵抗領域で形成する。しかも、ポ
リシリコン抵抗領域からの不純物拡散により、拡散抵抗
領域を深い接合で形成する。したがって、電界集中や電
流集中などの従来の欠点が緩和されたり起りにくくなる
ものであジ、この効果は、半導体装置がＶ−ＬＳＩであ
る場合に大きい。
第１図は静電破壊対策用保障回路を示す回路図、第２図
は上記保護回路の保護抵抗を拡散層で形成した場合を示
す断面図、第３図は保護抵抗を多結晶シリコン層で形成
した場合を示す断面図、第４図および第５図はこの発明
の半導体装置およびその製造方法の第１の実施例を示し
、第４図は装置の断面図、第５図は製造方法を工程順に
示す断面図、第６図はこの発明の第２の実施例を示し、
製造方法を工程順に示す断面図、第７図はこの発明の第
３の実施例を示し、装置の断面図である。 ＰＴ・・・パッド端子、Ｒ・・・保護抵抗、１１・・・
単結晶シリコン基板、１２・・・フィールド５ｉ（ｈ膜
、１４ａ。 １４ｂ・・・Ａ／＝配線層、１６・・・多結晶シリコン
膜、１６ａ・・・多結晶シリコン層、１７・・・拡散層
。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和犬 殿 １、事件の表示 昭和５７年 特許 願第 １０３７９９ 号２、発明
の名称 半導体装置およびその製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付、昭和 隼 月 日（自発）
６、補正の対象 明細書の発明の詳細な説明の欄 、７．補正の内容
は上記保護回路の保護抵抗を拡散層で形成した場合を示
す断面図、第３図は保護抵抗を多結晶シリコン層で形成
した場合を示す断面図、第４図および第５図はこの発明
の半導体装置およびその製造方法の第１の実施例を示し
、第４図は装置の断面図、第５図は製造方法を工程順に
示す断面図、第６図はこの発明の第２の実施例を示し、
製造方法を工程順に示す断面図、第７図はこの発明の第
３の実施例を示し、装置の断面図である。 ＰＴ・・・パッド端子、Ｒ・・・保護抵抗、１１・・・
単結晶シリコン基板、１２・・・フィールド５ｉ（ｈ膜
、１４ａ。 １４ｂ・・・Ａ／＝配線層、１６・・・多結晶シリコン
膜、１６ａ・・・多結晶シリコン層、１７・・・拡散層
。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和犬 殿 １、事件の表示 昭和５７年 特許 願第 １０３７９９ 号２、発明
の名称 半導体装置およびその製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付、昭和 隼 月 日（自発）
６、補正の対象 明細書の発明の詳細な説明の欄 、７．補正の内容
Claims (1)
- 【特許請求の範囲】 ｆｉ＋パッド部と内部回路間に静電破壊対策用保護抵抗
を有する半導体装置において、表面に選択的に絶縁膜を
有する一導電型の単結晶シリコン基板と、このシリコン
基板の表面部内に形成された保護抵抗用の逆導電型の拡
散抵抗領域と、この拡散抵抗領域の表面に配置された保
護抵抗用のポリシリコン抵抗領域と、このポリシリコン
抵抗領域の両端側よシ取出された第１および第２の電極
とを具備してなる半導体装置。 （２）−導電型の単結晶シリコン基板がＰ型シリコン、
逆導電型の拡散抵抗領域がＮ型拡散領域であり、かつポ
リシリコン抵抗領域がＮ型の不純物を含むことを特徴と
する特許請求の範囲第１項記載の半導体装置。 （３）パッド部と内部回路間に静電破壊対策用保護抵抗
を有する半導体装置の製造方法において、−導電型の単
結晶シリコン基板の表面に絶縁膜を形成する工程と、こ
の絶縁膜の所定領域を除去して前胆シリコン基板の表面
を露出させる工程と、これらの工程で得られた構造体の
表面に、逆導電型の不純物を會むポリシリコン膜を形成
する工程と、このポリシリコン膜を選択的に除去するこ
とによシ、残存ポリシリコン膜からなる保護抵抗用のポ
リシリコン抵抗領域を前記シリコン基板の紐出表面に形
成する工程と、以上の工程で得られた構造体を熱処理し
て前記ポリシリコン抵抗領域下の前記シリコン基□板表
面部内に保護抵抗用の逆導電型の拡散抵抗領域を形成す
る工程と、前記ポリシリコン抵抗領域の両端側から取出
される第１および第２の電極を形成する工程とを具備し
てなる半導体装置の製造方法。 （４）逆導電型不純物を含むポリシリコン膜がドープド
Ｉリシリコンであることを特徴とする特許請求の範囲第
３項記載の半導体装置の製造方法。 （５）逆導電型不純物を含むポリシリコン膜が、ポリシ
リコン膜に逆導電型の不純物を熱拡散またはイオン注入
することによシ形成されることを特徴とする特許請求の
範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103799A JPS58222574A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103799A JPS58222574A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222574A true JPS58222574A (ja) | 1983-12-24 |
Family
ID=14363439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103799A Pending JPS58222574A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222574A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218764A (ja) * | 1983-05-27 | 1984-12-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61179576A (ja) * | 1985-02-04 | 1986-08-12 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6230361A (ja) * | 1985-07-31 | 1987-02-09 | Nec Corp | Ｃｍｏｓ入力保護回路 |
| KR19990024644A (ko) * | 1997-09-04 | 1999-04-06 | 윤종용 | 정전기 파괴 현상을 방지하는 트랜지스터 접속 구조 |
| KR20020090847A (ko) * | 2001-05-29 | 2002-12-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157240A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Semiconductor device |
-
1982
- 1982-06-18 JP JP57103799A patent/JPS58222574A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157240A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218764A (ja) * | 1983-05-27 | 1984-12-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0526344B2 (ja) * | 1983-05-27 | 1993-04-15 | Hitachi Ltd | |
| JPS61179576A (ja) * | 1985-02-04 | 1986-08-12 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6230361A (ja) * | 1985-07-31 | 1987-02-09 | Nec Corp | Ｃｍｏｓ入力保護回路 |
| KR19990024644A (ko) * | 1997-09-04 | 1999-04-06 | 윤종용 | 정전기 파괴 현상을 방지하는 트랜지스터 접속 구조 |
| KR20020090847A (ko) * | 2001-05-29 | 2002-12-05 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
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