JPH0234466B2 - - Google Patents
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- JPH0234466B2 JPH0234466B2 JP58014199A JP1419983A JPH0234466B2 JP H0234466 B2 JPH0234466 B2 JP H0234466B2 JP 58014199 A JP58014199 A JP 58014199A JP 1419983 A JP1419983 A JP 1419983A JP H0234466 B2 JPH0234466 B2 JP H0234466B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に高抵
抗の多結晶シリコン抵抗体を有する半導体集積回
路装置に関する。
抗の多結晶シリコン抵抗体を有する半導体集積回
路装置に関する。
一般に、集積回路装置内の抵抗素子は、拡散あ
るいはイオン注入などによつて形成された半導体
領域を抵抗領域とすることにより構成されてい
る。近年の回路の省電力化、小電流化に伴ない、
集積回路内の抵抗素子は高抵抗値を要求されるよ
うになつてきており、所望の抵抗値を実現するた
めに、その抵抗素子の占める面積は増大してきて
いる。従つて、抵抗素子を構成する半導体領域は
高抵抗であることが、ペレツト面積の縮小化とい
う面からは非常に有利であることは明らかであ
る。そのため、近年の集積回路装置の抵抗素子
は、不純物濃度の低い半導体領域により構成され
ることが多くなつている。
るいはイオン注入などによつて形成された半導体
領域を抵抗領域とすることにより構成されてい
る。近年の回路の省電力化、小電流化に伴ない、
集積回路内の抵抗素子は高抵抗値を要求されるよ
うになつてきており、所望の抵抗値を実現するた
めに、その抵抗素子の占める面積は増大してきて
いる。従つて、抵抗素子を構成する半導体領域は
高抵抗であることが、ペレツト面積の縮小化とい
う面からは非常に有利であることは明らかであ
る。そのため、近年の集積回路装置の抵抗素子
は、不純物濃度の低い半導体領域により構成され
ることが多くなつている。
しかしながら、抵抗領域の高抵抗化につれ、電
位振幅の大きな導電配線直下の抵抗の抵抗値が、
電位振幅に追従して変化し、回路特性に悪影響を
与えることが顕著化してきた。これは、高抵抗化
のため、抵抗領域を不純物濃度の低い半導体領域
により形成するので、表面付近の不純物濃度が、
上部導電配線の電位により著るしく変化するよう
になるためである。
位振幅の大きな導電配線直下の抵抗の抵抗値が、
電位振幅に追従して変化し、回路特性に悪影響を
与えることが顕著化してきた。これは、高抵抗化
のため、抵抗領域を不純物濃度の低い半導体領域
により形成するので、表面付近の不純物濃度が、
上部導電配線の電位により著るしく変化するよう
になるためである。
従来、このような抵抗値変動を防ぐために、特
に電位振幅の大きい導電配線と高抵抗素子の交差
を避けるよう配慮を行なつていたが、回路素子の
レイアウト、布線設計の自由度の低下や、配線を
迂回させることによる集積度の低下を招く等の欠
点がある。
に電位振幅の大きい導電配線と高抵抗素子の交差
を避けるよう配慮を行なつていたが、回路素子の
レイアウト、布線設計の自由度の低下や、配線を
迂回させることによる集積度の低下を招く等の欠
点がある。
第１図ａ，ｂは従来の半導体集積回路装置の一
例の平面図及びＡ−A′断面図である。
例の平面図及びＡ−A′断面図である。
第１図ａ，ｂにおいて、１はＮ型半導体基板、
２は半導体基板内に形成したＰ型抵抗素子領域、
３は導電配線との接触抵抗を低減させるための抵
抗素子領域２よりも高濃度のＰ型拡散層で、例え
ばNPNトランジスタのベース領域と同時に形成
される。４は層間絶縁膜で例えば二酸化シリコ
ン、５は電極で高濃度Ｐ型拡散層３とオーミツク
接触している。６は導体配線で、例えばアルミに
より電極５と同時に形成される。
２は半導体基板内に形成したＰ型抵抗素子領域、
３は導電配線との接触抵抗を低減させるための抵
抗素子領域２よりも高濃度のＰ型拡散層で、例え
ばNPNトランジスタのベース領域と同時に形成
される。４は層間絶縁膜で例えば二酸化シリコ
ン、５は電極で高濃度Ｐ型拡散層３とオーミツク
接触している。６は導体配線で、例えばアルミに
より電極５と同時に形成される。
この様な構造を有する抵抗素子においては、導
体配線６と、その直下の抵抗素子領域２との電位
差が著るしく変化すると、その変化に追従して、
抵抗素子領域２の表面付近で電荷の空乏化あるい
は蓄積化が広範囲に行なわれその結果、抵抗素子
領域２を流れる電流が変化してしまう。このよう
な抵抗値変動は特のクロストークの要求の厳しい
集積回路装置は問題となる。
体配線６と、その直下の抵抗素子領域２との電位
差が著るしく変化すると、その変化に追従して、
抵抗素子領域２の表面付近で電荷の空乏化あるい
は蓄積化が広範囲に行なわれその結果、抵抗素子
領域２を流れる電流が変化してしまう。このよう
な抵抗値変動は特のクロストークの要求の厳しい
集積回路装置は問題となる。
以上は拡散抵抗の場合であるが、多結晶シリコ
ンを用いた抵抗においても同様の問題が起る。
ンを用いた抵抗においても同様の問題が起る。
第２図は従来の半導体集積回路の他の例の断面
図である。
図である。
第２図において、７は半導体基板、８および９
は層間絶縁膜で例えば二酸化シリコン、１０はＮ
型あるいはＰ型多結晶シリコンの抵抗素子領域、
１１は抵抗と電極１２との接触抵抗を低減するた
めの抵抗素子領域１０と同一の導電型の高濃度多
結晶シリコン領域、１２は電極で高濃度多結晶シ
リコン領域１１により、高抵抗の抵抗素子領域１
０に接続されている。１３は導体配線で、例えば
アルミで、電極１２と同時に形成される。
は層間絶縁膜で例えば二酸化シリコン、１０はＮ
型あるいはＰ型多結晶シリコンの抵抗素子領域、
１１は抵抗と電極１２との接触抵抗を低減するた
めの抵抗素子領域１０と同一の導電型の高濃度多
結晶シリコン領域、１２は電極で高濃度多結晶シ
リコン領域１１により、高抵抗の抵抗素子領域１
０に接続されている。１３は導体配線で、例えば
アルミで、電極１２と同時に形成される。
この様な構造を有する多結晶シリコン抵抗にお
いても、電位振幅の大きな導電配線が交差する場
合、抵抗値の変動がクロストーク等の回路特性に
悪影響を与えることがあつた。
いても、電位振幅の大きな導電配線が交差する場
合、抵抗値の変動がクロストーク等の回路特性に
悪影響を与えることがあつた。
従つて、従来はこのような高抵抗の上に、電位
振幅の大きな導電配線を通さないように設計しな
ければならず、これら抵抗および配線のレイアウ
ト設計の自由度および集積度の低下などの欠点が
あつた。
振幅の大きな導電配線を通さないように設計しな
ければならず、これら抵抗および配線のレイアウ
ト設計の自由度および集積度の低下などの欠点が
あつた。
本発明の目的は、抵抗値を変動させることなく
多結晶シリコン抵抗体と配線との交差構造を可能
とした半導体集積回路装置を提供することにあ
る。
多結晶シリコン抵抗体と配線との交差構造を可能
とした半導体集積回路装置を提供することにあ
る。
本発明の半導体集積回路装置は、半導体基板表
面を覆う絶縁膜上に多結晶シリコン抵抗体が形成
され、この多結晶シリコン抵抗体上を絶縁層を介
して配線が横切る半導体集積回路装置であつて、
前記多結晶シリコン抵抗体の表面に選択的に金属
とシリコンの合金化物層を設け、この合金化物層
上を前記配線層が横切るように構成したものであ
る。
面を覆う絶縁膜上に多結晶シリコン抵抗体が形成
され、この多結晶シリコン抵抗体上を絶縁層を介
して配線が横切る半導体集積回路装置であつて、
前記多結晶シリコン抵抗体の表面に選択的に金属
とシリコンの合金化物層を設け、この合金化物層
上を前記配線層が横切るように構成したものであ
る。
以下、本発明について説明するが、その前に本
発明の前提となる技術について図面を用いて説明
する。
発明の前提となる技術について図面を用いて説明
する。
第３図ａ，ｂは本発明の前提となる第１の技術
を説明するための平面図及びＢ−B′断面図であ
る。
を説明するための平面図及びＢ−B′断面図であ
る。
Ｎ型半導体基板１にＰ型抵抗素子領域２を設
け、抵抗素子の端子取出し部に高濃度のＰ型拡散
層３を設ける所までは第１図ａ，ｂに示した従来
品と同じである。この第１の技術では層間絶縁膜
４を介して導体配線６が抵抗素子領域２と交差す
る部分の抵抗素子領域に、この抵抗素子領域２と
同一導電型、即ちＰ型で抵抗素子領域よりも低抵
抗の領域３′を設ける。それ以外は第１図ａ，ｂ
に示した従来例と同じである。
け、抵抗素子の端子取出し部に高濃度のＰ型拡散
層３を設ける所までは第１図ａ，ｂに示した従来
品と同じである。この第１の技術では層間絶縁膜
４を介して導体配線６が抵抗素子領域２と交差す
る部分の抵抗素子領域に、この抵抗素子領域２と
同一導電型、即ちＰ型で抵抗素子領域よりも低抵
抗の領域３′を設ける。それ以外は第１図ａ，ｂ
に示した従来例と同じである。
このように低抵抗領域３′を設けると、前述の
電荷の空乏化あるいは蓄積比はこの低抵抗領域
３′の極めて表面に近い領域で行われるため、抵
抗素子領域２に流れる電流への影響を一応少なく
することができる。
電荷の空乏化あるいは蓄積比はこの低抵抗領域
３′の極めて表面に近い領域で行われるため、抵
抗素子領域２に流れる電流への影響を一応少なく
することができる。
第４図は本発明の前提となる第２の技術を説明
するための断面図である。この技術は、多結晶シ
リコン層を抵抗素子領域としたものである。第２
図に示した従来例と同様にして半導体基板７の上
に設けた層間絶縁膜８の上にＮ型あるいはＰ型多
結晶シリコン層で抵抗素子領域１０を形成した
後、抵抗の電極部分と接続される部分に抵抗素子
領域１０と同一の導電型の高濃度不純物を導入
し、低抵抗である高濃度の多結晶シリコン領域１
１を形成するが、この時、同時に導体配線１２が
層間絶縁膜９を介して形成される部分の直下にも
低抵抗の高濃度多結晶シリコン領域１１′を形成
する。
するための断面図である。この技術は、多結晶シ
リコン層を抵抗素子領域としたものである。第２
図に示した従来例と同様にして半導体基板７の上
に設けた層間絶縁膜８の上にＮ型あるいはＰ型多
結晶シリコン層で抵抗素子領域１０を形成した
後、抵抗の電極部分と接続される部分に抵抗素子
領域１０と同一の導電型の高濃度不純物を導入
し、低抵抗である高濃度の多結晶シリコン領域１
１を形成するが、この時、同時に導体配線１２が
層間絶縁膜９を介して形成される部分の直下にも
低抵抗の高濃度多結晶シリコン領域１１′を形成
する。
この様にして得られた抵抗素子領域を有する半
導体集積回路装置においては、導電配線１３の電
位振幅による電荷の空乏化あるいは蓄積化はその
直下の高濃度多結晶シリコン領域１１′の表面付
近でのみ起り、第３図に関して述べたような効果
が得られる。
導体集積回路装置においては、導電配線１３の電
位振幅による電荷の空乏化あるいは蓄積化はその
直下の高濃度多結晶シリコン領域１１′の表面付
近でのみ起り、第３図に関して述べたような効果
が得られる。
しかしながら、上述した第１及び第２の前提技
術は、抵抗素子領域の配線との交差部分に高濃度
領域を形成しているにすぎない。高濃度領域は抵
抗体の一部であるため同領域の抵抗値が変化する
ことは抵抗全体の抵抗値を変動させることにな
る。高濃度領域とはいつてもその上を横切る配線
の電位変化により、そのキヤリア濃度が変化する
ことは避けることができず、その結果、高濃度領
域の抵抗値は多少変化する。すなわち、交差する
配線の電位変化に対し全体の抵抗値の変動を零に
することはできない。
術は、抵抗素子領域の配線との交差部分に高濃度
領域を形成しているにすぎない。高濃度領域は抵
抗体の一部であるため同領域の抵抗値が変化する
ことは抵抗全体の抵抗値を変動させることにな
る。高濃度領域とはいつてもその上を横切る配線
の電位変化により、そのキヤリア濃度が変化する
ことは避けることができず、その結果、高濃度領
域の抵抗値は多少変化する。すなわち、交差する
配線の電位変化に対し全体の抵抗値の変動を零に
することはできない。
以上のような問題点を解決するために本発明で
は、多結晶シリコン抵抗体の配線との交差部分に
シリコンと金属との合金化物層を設けている。す
なわち、本発明の実施例によれば、第４図に用い
て説明すると、高濃度不純物領域１１′を形成せ
ずに、多結晶シリコン層１０の配線１３との交差
部分に白金等の低抵抗金属を蒸着し、熱処理を行
なうことにより、導電配線１３の直下の多結晶シ
リコン層１０表面に多結晶シリコンと金属の合金
化物層を形成している。
は、多結晶シリコン抵抗体の配線との交差部分に
シリコンと金属との合金化物層を設けている。す
なわち、本発明の実施例によれば、第４図に用い
て説明すると、高濃度不純物領域１１′を形成せ
ずに、多結晶シリコン層１０の配線１３との交差
部分に白金等の低抵抗金属を蒸着し、熱処理を行
なうことにより、導電配線１３の直下の多結晶シ
リコン層１０表面に多結晶シリコンと金属の合金
化物層を形成している。
このような構成にすることにより、合金化物層
では配線１３の電位変化によるキヤリア濃度の変
化ということがそもそも起らず、合金化物層の抵
抗値は配線１３の電位にかかわらず一定である。
その結果として、多結晶シリコン抵抗体全体の抵
抗値の変動を零にすることが可能となる。
では配線１３の電位変化によるキヤリア濃度の変
化ということがそもそも起らず、合金化物層の抵
抗値は配線１３の電位にかかわらず一定である。
その結果として、多結晶シリコン抵抗体全体の抵
抗値の変動を零にすることが可能となる。
以上詳細に説明したように、本発明によれば配
線の電位変化にかかわらず抵抗値の変化が一切生
じることない多結晶シリコン抵抗体と配線との交
差構造が可能となる。
線の電位変化にかかわらず抵抗値の変化が一切生
じることない多結晶シリコン抵抗体と配線との交
差構造が可能となる。
第１図ａ，ｂは従来の半導体集積回路装置の一
例の平面図及び断面図、第２図は従来の半導体集
積回路の他の例の断面図、第３図ａ，ｂは本発明
の前提となる第１の技術を説明するための平面図
及び断面図、第４図は本発明の前提となる第２の
技術を説明するための断面図である。 １……Ｎ型半導体基板、２……Ｐ型抵抗素子領
域、３，３′……高濃度Ｐ型拡散層、４……層間
絶縁膜、５……電極、６……導体配線、７……半
導体基板、８，９……層間絶縁膜、１０……多結
晶シリコンの抵抗素子領域、１１，１１′……高
濃度多結晶シリコン領域、１２……電極、１３…
…導体配線。
例の平面図及び断面図、第２図は従来の半導体集
積回路の他の例の断面図、第３図ａ，ｂは本発明
の前提となる第１の技術を説明するための平面図
及び断面図、第４図は本発明の前提となる第２の
技術を説明するための断面図である。 １……Ｎ型半導体基板、２……Ｐ型抵抗素子領
域、３，３′……高濃度Ｐ型拡散層、４……層間
絶縁膜、５……電極、６……導体配線、７……半
導体基板、８，９……層間絶縁膜、１０……多結
晶シリコンの抵抗素子領域、１１，１１′……高
濃度多結晶シリコン領域、１２……電極、１３…
…導体配線。
Claims (1)
- １ 半導体基板表面を覆う絶縁膜上に多結晶シリ
コン抵抗体が形成され、この多結晶シリコン抵抗
体上を絶縁層を介して配線が横切る半導体集積回
路装置であつて、前記多結晶シリコン抵抗体の表
面に選択的に金属とシリコンの合金化物層が設け
られ、この合金化物層上を前記配線層が横切つて
いることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014199A JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014199A JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139664A JPS59139664A (ja) | 1984-08-10 |
| JPH0234466B2 true JPH0234466B2 (ja) | 1990-08-03 |
Family
ID=11854439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014199A Granted JPS59139664A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139664A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0593051U (ja) * | 1992-05-20 | 1993-12-17 | 沖電気工業株式会社 | 半導体圧力センサ |
| JP7363190B2 (ja) * | 2019-08-22 | 2023-10-18 | セイコーエプソン株式会社 | 半導体装置及び発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145359A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538121Y2 (ja) * | 1974-03-07 | 1980-09-06 |
-
1983
- 1983-01-31 JP JP58014199A patent/JPS59139664A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145359A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139664A (ja) | 1984-08-10 |
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