JP4215530B2 - 回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路装置に関し、特に半導体素子とバイパスコンデンサとが内蔵された回路装置に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている（例えば、特許文献１を参照）。
【０００３】
図６は、支持基板としてガラスエポキシ基板１０１を採用した、チップサイズよりも若干大きいＣＳＰ１００を示すものである。ここではガラスエポキシ基板１０１にトランジスタチップＴが実装されたものとして説明していく。
【０００４】
このガラスエポキシ基板１０１の表面には、第１の電極１０２Ａ、第２の電極１０２Ｂおよびダイパッド１０３が形成され、裏面には第１の裏面電極１０５Ａと第２の裏面電極１０５Ｂが形成されている。そしてスルーホールＴＨを介して、前記第１の電極１０２Ａと第１の裏面電極１０５Ａが、第２の電極１０２Ｂと第２の裏面電極１０５Ｂが電気的に接続されている。またダイパッド１０３には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極１０２Ａが金属細線１０４を介して接続され、トランジスタのベース電極と第２の電極１０２Ｂが金属細線１０４を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板１０１に樹脂層１０６が設けられている。このような構成を有するＣＳＰ１００は、ガラスエポキシ基板１０１を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０５Ａ、１０５Ｂまでの延在構造が簡単であり、安価に製造できるメリットを有する。
【０００５】
図７を参照して、上記したＣＳＰ１００等の素子が、実装基板ＰＳに実装されることにより、１つのモジュールが構成される。実装基板ＰＳには、ＣＳＰの他にも、半導体素子を内蔵する回路装置１１０、チップ抵抗ＣＲおよびチップコンデンサＣＣが表面および裏面に実装されている。そして、実装基板ＰＳの表面および裏面に形成された導電路により個々の回路素子は電気的に接続されていた。この様な構造で、例えば携帯、ＯＡ機器等の中に実装されるモジュールが構成されていた。また、ＣＳＰ１００に内蔵される半導体素子には、デジタル回路やアナログ回路等が内蔵されている。そして、これらの回路の誤作動防止または動作の安定化を目的として、チップコンデンサＣＣを、バイパスコンデンサとして用いる場合もあった。
【０００６】
【特許文献１】
特開２００１−３３９１５１号公報（第１頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、図７に示すような従来例では、ＣＳＰ１００に内蔵される半導体素子とチップコンデンサＣＣとは、ＣＳＰ１００内部の導電路および基板ＰＳの表面に形成される導電路を経由して、電気的に接続されていた。従って、バイパスコンデンサとして機能するチップコンデンサＣＣと、半導体素子との距離が長くなってしまい、半導体素子の誤作動防止ができない問題があった。
【０００８】
更に、半導体素子とチップコンデンサＣＣとが別個の回路装置として基板ＰＳに実装されていることから、基板ＰＳのサイズが大型のものとなってしまう問題があった。
【０００９】
本発明は上記した問題を鑑みて成されたものであり、本発明の主な目的は、半導体素子とバイパスコンデンサとが内蔵された小型の回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の回路装置は、半導体素子と、前記半導体素子と電気的に接続されると共に電源パターンと接地パターンとを含む導電パターンと、一方の電極が前記電源パターンに接続され、他方の電極が前記接地パターンに接続されたバイパスコンデンサと、前記半導体素子、前記導電パターンおよび前記バイパスコンデンサを封止する封止樹脂と、を具備し、前記バイパスコンデンサは、前記半導体素子を囲む領域に複数個が配置され、両側に前記接地パターンが設けられる前記電源パターンは、前記半導体素子の一側辺と、前記一側辺に連続する他の側辺とを横断して延在することを特徴とする。
【００１２】
【発明の実施の形態】
一般に樹脂封止されたパッケージ、ＣＳＰ等の半導体装置は、プリント基板や金属基板等に実装される。例えば携帯電話等の電子機器では、この中の部分的なシステムを担う回路がプリント基板等に実装されている。上記した半導体装置もこのシステムの一部を担う。ここで、半導体装置の周囲には一般的に外付け部品として、ノイズ対策の為の多数個のチップコンデンサが、半導体装置周囲のプリント基板上に固着されている。これらノイズ対策品としてのチップコンデンサ（バイパスコンデンサ）は、その容量の大きさのために半導体素子の表面に作り込むことは現状ではできない。バイパスコンデンサは、半導体素子に別の付加機能を追加するものではなく、半導体素子へ侵入するノイズの除去および動作の安定化のためのものである。従って、バイパスコンデンサは、半導体素子の機能を最良の状態にするためのものであると言える。
【００１３】
本発明は、上記問題点を考え、半導体素子の直近にバイパスコンデンサを設けることによりこの問題を解決し、更に、実装基板上に別途にバイパスコンデンサを固着する作業工程を省くことができる。ここでは、半導体素子はアナログ回路およびデジタル回路が作りこまれたものであり、両回路に電源を供給するために、チップコンデンサは２個以上が必要となるが、本発明はこれらを１つのパッケージ内に収納させたものである。
【００１４】
しかも、半導体素子と導電パターンとを接続する金属細線の接続部から、バイパスコンデンサまでの距離は、金属細線の長さと同等か若しくはそれ以下の距離で接続されている。また、中央部に配置された半導体素子の周囲を囲むように、バイパスコンデンサの長手方向が半導体素子の側辺に沿って配置されている。従って、パッケージ品としての回路装置の一側辺の長さは、半導体素子の一側辺の長さと、バイパスコンデンサの短手方向の長さを加算した長さとほぼ同等にすることができる。即ち、半導体素子とそのノイズ対策品としてのバイパスコンデンサとを内蔵しているにも係わらず、小型の回路装置を提供することができる。
【００１５】
図１を参照して、本発明の回路装置１０の構成を説明する。図１（Ａ）は回路装置１０の断面図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。本発明の回路装置１０は、中央部に配置された半導体素子１３と、半導体素子１３の外周部に設られ、半導体素子１３と導電パターンとの接続を行う接続領域と、接続領域の外側の領域に延在する導電パターン１１、１２に固着されたバイパスコンデンサ１４とを具備する構成となっている。更に、本発明の回路装置１０は、少なくとも１層の導電パターンと、導電パターンに固着される回路素子１３と、回路素子および導電パターンを被覆して全体を支持する封止樹脂１６とを具備し、回路素子は、半導体素子１３および半導体素子１３の近傍に配置されたバイパスコンデンサ１４から成り、電源または接地電位と接続される前記導電パターン上に、前記バイパスコンデンサが配置される構成と成っている。このような構成を以下にて詳述する。
【００１６】
図１（Ａ）を参照して、導電パターンは第1の導電パターン１１および第２の導電パターン１２とから構成される。これらの導電パターンはロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。ここでは、第１の導電パターン１１と第２の導電パターン１２とは絶縁層２０を介して２層に積層されている。そして、各々の導電パターンは、接続手段１７（コンタクトホールまたはスルーホール）により電気的に接続されている。また、導電パターンは、主に接地電位と接続される導電パターンと電源と接続される導電パターンとから構成されるが、このことの詳細は、図２および図３を参照して後述する。また、絶縁層２０を介して３層以上に積層された導電パターンが形成されても良い。
【００１７】
また、第１の導電パターン１１および第２の導電パターン１２は、被覆樹脂１８によりほぼ全域が覆われている。第１の導電パターン１１は、半導体素子１３またはバイパスコンデンサ１４との電気的接続を行う箇所を除いた領域が、被覆樹脂１８により覆われている。第２の導電パターン１２は、外部電極１９が形成される箇所を除いた領域が、被覆樹脂１８により覆われている。
【００１８】
図１（Ｂ）を参照して、半導体素子１３は回路装置１０の中央部付近に配置され、第１の導電パターン１１と電気的に絶縁して固着されている。半導体素子１３の表面には、デジタル信号を処理する回路とアナログ信号を処理する回路等が密に構成されている。また、数百ギガヘルツ以上の周波数で動作するデジタル回路やアナログ回路が、半導体素子１３の表面に形成されてもよい。半導体素子１３の周辺部には電極が形成されており、金属細線１５を介して、半導体素子１３周辺部の第１の導電パターン１１と接続されている。即ち、半導体素子１３の周辺部には、第１の導電パターン１１により接続領域が形成されている。また、半田ボール等のバンプを用いて、半導体素子１３をフェイスダウンで第１の導電パターン１１に接続することも可能である。この場合は、半導体素子１３と第１の導電パターン１１との接続距離を更に短くすることができる。
【００１９】
バイパスコンデンサ１４は、周辺部付近の第１の導電パターン１１に半田等のロウ材を介して固着されている。ここでは、複数個のバイパスコンデンサ１４が、その長手方向と回路装置１０の周辺部とが平行になるように、複数個が配置されている。また、バイパスコンデンサ１４は、第１の導電パターン１１および金属細線１５を介して、半導体素子１３の電源端子に接続されている。従って、半導体素子１３に形成された回路の、誤作動防止および動作の安定化を行うことができる。更に、バイパスコンデンサ１４としては、比較的容量の大きいチップコンデンサを用いることができる。
【００２０】
また、バイパスコンデンサ１４は、半導体素子１３が有する個々の電源端子および接地端子に対応して設けられている。即ち、半導体素子１３の電源端子および接地端子は、金属細線１５を介して第１の導電パターン１１に接続され、この第１の導電パターン１１を跨ぐようにして１つのバイパスコンデンサ１４が固着されている。従って、半導体素子１３の全ての電源端子に安定した値の電圧の電源を供給することができる。更にまた、バイパスコンデンサ１４は、一方の電極が接地端子となる第１の導電パターン１１に固着され、他方の電極が電源に接続された第１の導電パターン１１に固着されている。
【００２１】
封止樹脂１６は、半導体素子１３、金属細線１５および導電パターンを被覆している。封止樹脂１６としては、熱硬化性樹脂または熱可塑性樹脂を全般的に採用することができる。更に、本発明の回路装置１０は、封止樹脂１６により全体が支持されている。即ち、装置の薄型化およびパターンの微細化を実現するために、各導電パターンの厚さは５０〜７０μｍ以下に薄く形成されており、好適には、１０〜３０μｍ程度に形成される。そして、導電パターンは、封止樹脂１６の剛性により全体が支持されている。
【００２２】
上記した構成により、本発明の回路装置１０の平面的な大きさは、半導体素子１３、接続領域、バイパスコンデンサ１４およびそれらの間隔により決定される。具体的には、回路装置１０の中央部に半導体素子１３が配置され、半導体素子１３の周辺部に接続領域が設けられ、接続領域を囲むように複数個のバイパスコンデンサ１４が配置されている。更に、バイパスコンデンサ１４はその長手方向を半導体素子１３の側面と平行にして配置されている。従って、半導体素子１３の周辺部から回路装置１０の外周部までの長さは、接続領域の幅とバイパスコンデンサ１４の短手方向の長さと、それらの間隔とを加算した長さになる。
【００２３】
図２を参照して、第１の導電パターン１１の構成を説明する。図２（Ａ）は回路装置１０の断面図であり、図２（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。即ち、図２（Ｂ）では、第1の導電パターン１１の配置を示している。
【００２４】
図２（Ｂ）を参照して、第１の導電パターン１１は、電源と接続される電源パターンと、接地電位と接続される接地パターンから主に成る。同図では、電源と接続される第１の導電パターン１１をクロスのハッチングで示し、接地電位と接続される第１の導電パターン１１を斜線のハッチングで示している。
【００２５】
具体的に各パターンの説明を行うと、第１の電源パターン１１Ａは、半導体素子１３が有するデジタル回路の電源端子と接続されたパターンである。第１の接地パターン１１Ｂは、半導体素子１３が有するデジタル回路の接地端子と接続されたパターンである。第２の電源パターン１１Ｃは、半導体素子１３が有するアナログ回路の電源端子と接続されたパターンである。第２の接地パターン１１Ｅは、半導体素子１３が有するアナログ回路の接地端子と接続されたパターンである。また、上記のパターンの他にも、金属細線１５のボンディングパッドとなるパッド部１１Ｅや、外部の水晶発振部と接続されたパターンが構成されてもよい。また、図２（Ｂ）では、半導体素子１３が載置される領域を点線で示している。
【００２６】
第１の電源パターン１１Ａは、第１の接地パターン１１Ｂよりも幅が狭く形成されている。これは、第１の電源パターン１１Ａから射出される電磁波が半導体素子１３の回路に与える影響を最小にするためである。第１の電源パターン１１Ａから発生する電磁波の半導体素子１３への影響を最小にするためには、半導体素子１３を迂回して第１の電源パターン１１Ａを引き回すことが考えられる。しかしながら、回路装置１０の小型化やパターンの高密度化を優先して、本発明では、第１の電源パターン１１Ａは、半導体素子１３の下方にも延在している。従って、第１の電源パターン１１Ａをできうる限り細くすることにより、そこから発生する電磁波の量を最小化して、半導体素子１３の回路に与える影響を抑止することができる。また、上記のことより、半導体素子１３の下方に寄生容量が発生してしまうことも抑制することができる。更に上記のことは、第２の電源パターン１１Ｃについても同様である。
【００２７】
更に、第１の電源パターン１１Ａは、第１の接地パターン１１Ｂにより囲まれている。電磁波（ノイズ）が発生する第１の電源パターン１１Ａに近接して、第１の接地パターン１１Ｂを設けることにより、その電磁波を導電パターンの延在方向に局在化することができる。従って、第１の電源パターン１１Ａが半導体素子１３に与える悪影響を最小にすることができる。このような構成および効果は、第２の電源パターン１１Ｃおよび第２の接地パターン１１Ｄについても同様である。
【００２８】
図３を参照して、第２の導電パターン１２の構成を説明する。図３（Ａ）は回路装置１０の断面図であり、図３（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。即ち、図３（Ｂ）では、下層の第２の導電パターン１２の構成を示している。
【００２９】
図３（Ｂ）を参照して、第２の導電パターン１２は、電源と接続される電源パターンと、接地電位と接続される接地パターンと、外部電極１９が形成されるパッド部１２Ｅから主に成る。同図では、電源と接続される第２の導電パターン１２をクロスのハッチングで示し、接地電位と接続される第２の導電パターン１２を斜線のハッチングで示している。
【００３０】
具体的には、第１の電源パターン１２Ａは、半導体素子１３が有するデジタル回路に電源端子と接続されたパターンである。第１の接地パターン１２Ｂは、半導体素子１３が有するデジタル回路の接地端子と接続されたパターンである。第２の電源パターン１２Ｃは、半導体素子１３が有するアナログ回路の電源端子と接続されたパターンである。第２の接地パターン１２Ｅは、半導体素子１３が有するアナログ回路の接地端子と接続されたパターンである。
【００３１】
第２の導電パターン１２は、第１の導電パターン１１と比較すると半導体素子１３からの距離が長いことから、第２の導電パターン１２から発生する電磁波の問題は、第１の導電パターン１１が有する問題よりも小さい。しかしながら、上述したように、外部からの影響を受けやすいアナログ回路が半導体素子１３に形成されていることから、第２の導電パターン１２もノイズ対策が施されている。
【００３２】
具体的には、第１の電源パターン１２Ａは、第１の接地パターン１２Ｂよりも細く形成されている。このことによる効果は上述したので省略する。そして、第１の電源パターン１２Ａおよび第２の電源パターン１２Ｃは、第１の接地パターン１２Ｂおよび第２の接地パターン１２Ｄにより囲まれて配置されている。上述した第１の導電パターン１１では、第１の電源パターン１１Ａは第１の接地パターン１１Ｂで囲まれ、第２の電源パターン１１Ｃは第２の接地パターン１１Ｄにより個別に囲まれていた。ここでは、第１の電源パターン１２Ａに隣接して第２の電源パターン１２Ｃが設けられ、両電源パターンを囲むようにして、左側に第１の接地パターン１２Ｂが設けられ、右側に第２の接地パターン１２Ｄが設けられている。従って、第１の電源パターン１２Ａおよび第２の電源パターン１２Ｃから発生する電磁波を、第２の導電パターン１２の延在方向に局在化することができる。従って、両電源パターンから発生する電磁波が半導体素子１３に与える影響を抑制することができる。
【００３３】
電源パターンおよび接地パターンを除いた領域には、裏面に外部電極１９が付着されるパッド部１２Ｅが形成される。パッド部１２Ｅは、半導体素子１３の近傍まで配線部が延在して、第１の導電パターン１１および金属細線を介して、半導体素子１３と電気的に接続している。
【００３４】
図４を参照して、回路装置１０の裏面の構造に関して説明する。図４（Ａ）は回路装置１０の断面図であり、図４（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。
【００３５】
図４（Ｂ）を参照して、第２の導電パターン１２の裏面には、半田等のロウ材から成る外部電極１９が多数個形成されている。ここでは、裏面の周辺部付近に、２列に外部電極１９が整列している。そして、半導体素子１３の載置領域に対応する裏面には、マトリックス状の外部電極１９が形成されている。ここでは、外部電極１９は、電源端子、接地端子、デジタル信号の入出力端子、アナログ信号の入出力端子、電流が流れないダミー端子等を構成している。
【００３６】
図５を参照して、回路装置１０の回路構成の概略を説明する。回路装置１０に内蔵される半導体素子１３は、金属細線１５、導電パターンを経由して外部電極と電気的に接続されており、同図では、この外部電極１９を円印で示している。
【００３７】
ＤＶＤＤは半導体素子１３のデジタル回路に電源が供給される端子であり、第1の電源パターン１１Ａを介して半導体素子１３と接続されている。ＤＶＳＳは接地電位となっており、第1の接地パターン１１Ｂを介して半導体素子１３のデジタル回路と接続されている。ＡＶＤＤは半導体素子１３のアナログ回路に電源が供給される端子であり、第２の電源パターン１１Ｃを介して半導体素子１３と接続されている。ＡＶＳＳは接地電位となっており、第２の接地パターン１１Ｄを介して半導体素子１３のアナログ回路と接続されている。
【００３８】
Ａｉｎはアナログ信号が入力される端子であり、Ｄｉｎはデジタル信号が入力される端子である。両者とも導電パターンおよび金属細線を介して半導体素子１３と接続されている。また、ＡｏｕｔおよびＡｉｎは、アナログ信号およびデジタル信号が出力される端子である。
【００３９】
バイパスコンデンサ１４は、第1の導電パターン１１Ａと第1の接地パターン１１Ｂとを短絡させるように設けられている。従って、印可される電源の電圧値を安定化させることができるので、半導体素子１３に設けられたデジタル回路の誤動作を防止でき、更に、副射ノイズの発生を抑制することができる。また、第２の電源パターン１１Ｃおよび第２の接地パターン１１Ｄを短絡させるように、バイパスコンデンサ１４が設けられている。従って、半導体素子１３のアナログ回路の動作の安定化を図ることができる。
【００４０】
上記から明らかなように、本発明では、バイパスコンデンサ１４が回路装置に内蔵されており、更に、半導体素子１３に極めて近い位置にあるので、このようなバイパスコンデンサ１４の効果を最大にすることができる。従って、ＡｉｎおよびＤｉｎから入力したアナログ信号およびデジタル信号は、半導体素子１３内部で処理された後に、ＡｏｕｔおよびＤｏｕｔから安定して出力される。
【００４１】
以上にて本発明の回路装置１０の構成について説明を行ったが、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。例えば、上述の説明では、第1の導電パターン１１および第２の導電パターン１２に於いて、電源パターンは接地パターンよりも細く形成されるが、電源パターンを接地パターンよりも太く形成することも可能である。具体的には、半導体素子１３に形成される回路に大電流が流れる場合、その電流量に応じて電源パターンは太く形成される。このような場合は、接地パターンに比して電源パターンが太くなることも考えられる。電源パターンが太くなるに応じて、そこから発生する電磁波（ノイズ）の量も多くなるが、電源パターンを接地パターンで囲むことにより、その電磁波が半導体素子１３に悪影響を与えるのを防止することができる。
【００４２】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００４３】
本発明の回路装置１０では、中央部に設けた半導体素子１３の周囲に、半導体素子１３と導電パターン１１とを接続する接続領域を設け、更に接続領域を囲むようにバイパスコンデンサ１４を配置している。従って、ノイズ対策が施され且つ小型の回路装置を提供することができる。従って、このような回路装置１０をセットに組み込むことにより、別途に用意されるノイズ対策を不要にすることができる。
【００４４】
更に、半導体素子１３とバイパスコンデンサ１４とは、金属細線１２および第１の導電パターン１１を介して極めて短い距離で接続されているため、バイパスコンデンサ１４の効果を最大にすることができる。また、個々の一対の接地端子および電源端子に対して、一つのバイパスコンデンサを組み込むことができるので、半導体素子１３の誤作動防止および動作安定化の効果を更に向上させることができる。
【００４５】
更に、第１の導電パターン１１および第２の導電パターン１２の電源と接続されるパターンは、できるだけ細く形成される。従って、電源パターンから発生する電磁波に起因した半導体素子１３の誤動作を抑制することができる。
【００４６】
更に、第１の導電パターン１１および第２の導電パターン１２では、電源パターンを接地パターンで囲んでいることから、電源パターンから発生する電磁波に起因した半導体素子１３の誤動作を更に抑制することができる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図２】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図３】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】本発明の回路装置を説明する回路図である。
【図６】従来の回路装置を説明する断面図である。
【図７】従来の回路装置を説明する断面図である。
【符号の説明】
１０ 回路装置
１１ 第１の導電パターン
１１Ａ 第１の電源パターン
１１Ｂ 第１の接地パターン
１１Ｃ 第２の電源パターン
１１Ｄ 第２の接地パターン
１２ 第２の導電パターン
１２Ａ 第１の電源パターン
１２Ｂ 第１の接地パターン
１２Ｃ 第２の電源パターン
１２Ｄ 第２の接地パターン
１３ 半導体素子
１４ バイパスコンデンサ
１５ 金属細線
１６ 封止樹脂
１７ 接続手段
１８ 被覆樹脂
１９ 外部電極
２０ 絶縁層
【発明の属する技術分野】
本発明は、回路装置に関し、特に半導体素子とバイパスコンデンサとが内蔵された回路装置に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている（例えば、特許文献１を参照）。
【０００３】
図６は、支持基板としてガラスエポキシ基板１０１を採用した、チップサイズよりも若干大きいＣＳＰ１００を示すものである。ここではガラスエポキシ基板１０１にトランジスタチップＴが実装されたものとして説明していく。
【０００４】
このガラスエポキシ基板１０１の表面には、第１の電極１０２Ａ、第２の電極１０２Ｂおよびダイパッド１０３が形成され、裏面には第１の裏面電極１０５Ａと第２の裏面電極１０５Ｂが形成されている。そしてスルーホールＴＨを介して、前記第１の電極１０２Ａと第１の裏面電極１０５Ａが、第２の電極１０２Ｂと第２の裏面電極１０５Ｂが電気的に接続されている。またダイパッド１０３には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極１０２Ａが金属細線１０４を介して接続され、トランジスタのベース電極と第２の電極１０２Ｂが金属細線１０４を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板１０１に樹脂層１０６が設けられている。このような構成を有するＣＳＰ１００は、ガラスエポキシ基板１０１を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０５Ａ、１０５Ｂまでの延在構造が簡単であり、安価に製造できるメリットを有する。
【０００５】
図７を参照して、上記したＣＳＰ１００等の素子が、実装基板ＰＳに実装されることにより、１つのモジュールが構成される。実装基板ＰＳには、ＣＳＰの他にも、半導体素子を内蔵する回路装置１１０、チップ抵抗ＣＲおよびチップコンデンサＣＣが表面および裏面に実装されている。そして、実装基板ＰＳの表面および裏面に形成された導電路により個々の回路素子は電気的に接続されていた。この様な構造で、例えば携帯、ＯＡ機器等の中に実装されるモジュールが構成されていた。また、ＣＳＰ１００に内蔵される半導体素子には、デジタル回路やアナログ回路等が内蔵されている。そして、これらの回路の誤作動防止または動作の安定化を目的として、チップコンデンサＣＣを、バイパスコンデンサとして用いる場合もあった。
【０００６】
【特許文献１】
特開２００１−３３９１５１号公報（第１頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、図７に示すような従来例では、ＣＳＰ１００に内蔵される半導体素子とチップコンデンサＣＣとは、ＣＳＰ１００内部の導電路および基板ＰＳの表面に形成される導電路を経由して、電気的に接続されていた。従って、バイパスコンデンサとして機能するチップコンデンサＣＣと、半導体素子との距離が長くなってしまい、半導体素子の誤作動防止ができない問題があった。
【０００８】
更に、半導体素子とチップコンデンサＣＣとが別個の回路装置として基板ＰＳに実装されていることから、基板ＰＳのサイズが大型のものとなってしまう問題があった。
【０００９】
本発明は上記した問題を鑑みて成されたものであり、本発明の主な目的は、半導体素子とバイパスコンデンサとが内蔵された小型の回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の回路装置は、半導体素子と、前記半導体素子と電気的に接続されると共に電源パターンと接地パターンとを含む導電パターンと、一方の電極が前記電源パターンに接続され、他方の電極が前記接地パターンに接続されたバイパスコンデンサと、前記半導体素子、前記導電パターンおよび前記バイパスコンデンサを封止する封止樹脂と、を具備し、前記バイパスコンデンサは、前記半導体素子を囲む領域に複数個が配置され、両側に前記接地パターンが設けられる前記電源パターンは、前記半導体素子の一側辺と、前記一側辺に連続する他の側辺とを横断して延在することを特徴とする。
【００１２】
【発明の実施の形態】
一般に樹脂封止されたパッケージ、ＣＳＰ等の半導体装置は、プリント基板や金属基板等に実装される。例えば携帯電話等の電子機器では、この中の部分的なシステムを担う回路がプリント基板等に実装されている。上記した半導体装置もこのシステムの一部を担う。ここで、半導体装置の周囲には一般的に外付け部品として、ノイズ対策の為の多数個のチップコンデンサが、半導体装置周囲のプリント基板上に固着されている。これらノイズ対策品としてのチップコンデンサ（バイパスコンデンサ）は、その容量の大きさのために半導体素子の表面に作り込むことは現状ではできない。バイパスコンデンサは、半導体素子に別の付加機能を追加するものではなく、半導体素子へ侵入するノイズの除去および動作の安定化のためのものである。従って、バイパスコンデンサは、半導体素子の機能を最良の状態にするためのものであると言える。
【００１３】
本発明は、上記問題点を考え、半導体素子の直近にバイパスコンデンサを設けることによりこの問題を解決し、更に、実装基板上に別途にバイパスコンデンサを固着する作業工程を省くことができる。ここでは、半導体素子はアナログ回路およびデジタル回路が作りこまれたものであり、両回路に電源を供給するために、チップコンデンサは２個以上が必要となるが、本発明はこれらを１つのパッケージ内に収納させたものである。
【００１４】
しかも、半導体素子と導電パターンとを接続する金属細線の接続部から、バイパスコンデンサまでの距離は、金属細線の長さと同等か若しくはそれ以下の距離で接続されている。また、中央部に配置された半導体素子の周囲を囲むように、バイパスコンデンサの長手方向が半導体素子の側辺に沿って配置されている。従って、パッケージ品としての回路装置の一側辺の長さは、半導体素子の一側辺の長さと、バイパスコンデンサの短手方向の長さを加算した長さとほぼ同等にすることができる。即ち、半導体素子とそのノイズ対策品としてのバイパスコンデンサとを内蔵しているにも係わらず、小型の回路装置を提供することができる。
【００１５】
図１を参照して、本発明の回路装置１０の構成を説明する。図１（Ａ）は回路装置１０の断面図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。本発明の回路装置１０は、中央部に配置された半導体素子１３と、半導体素子１３の外周部に設られ、半導体素子１３と導電パターンとの接続を行う接続領域と、接続領域の外側の領域に延在する導電パターン１１、１２に固着されたバイパスコンデンサ１４とを具備する構成となっている。更に、本発明の回路装置１０は、少なくとも１層の導電パターンと、導電パターンに固着される回路素子１３と、回路素子および導電パターンを被覆して全体を支持する封止樹脂１６とを具備し、回路素子は、半導体素子１３および半導体素子１３の近傍に配置されたバイパスコンデンサ１４から成り、電源または接地電位と接続される前記導電パターン上に、前記バイパスコンデンサが配置される構成と成っている。このような構成を以下にて詳述する。
【００１６】
図１（Ａ）を参照して、導電パターンは第1の導電パターン１１および第２の導電パターン１２とから構成される。これらの導電パターンはロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。ここでは、第１の導電パターン１１と第２の導電パターン１２とは絶縁層２０を介して２層に積層されている。そして、各々の導電パターンは、接続手段１７（コンタクトホールまたはスルーホール）により電気的に接続されている。また、導電パターンは、主に接地電位と接続される導電パターンと電源と接続される導電パターンとから構成されるが、このことの詳細は、図２および図３を参照して後述する。また、絶縁層２０を介して３層以上に積層された導電パターンが形成されても良い。
【００１７】
また、第１の導電パターン１１および第２の導電パターン１２は、被覆樹脂１８によりほぼ全域が覆われている。第１の導電パターン１１は、半導体素子１３またはバイパスコンデンサ１４との電気的接続を行う箇所を除いた領域が、被覆樹脂１８により覆われている。第２の導電パターン１２は、外部電極１９が形成される箇所を除いた領域が、被覆樹脂１８により覆われている。
【００１８】
図１（Ｂ）を参照して、半導体素子１３は回路装置１０の中央部付近に配置され、第１の導電パターン１１と電気的に絶縁して固着されている。半導体素子１３の表面には、デジタル信号を処理する回路とアナログ信号を処理する回路等が密に構成されている。また、数百ギガヘルツ以上の周波数で動作するデジタル回路やアナログ回路が、半導体素子１３の表面に形成されてもよい。半導体素子１３の周辺部には電極が形成されており、金属細線１５を介して、半導体素子１３周辺部の第１の導電パターン１１と接続されている。即ち、半導体素子１３の周辺部には、第１の導電パターン１１により接続領域が形成されている。また、半田ボール等のバンプを用いて、半導体素子１３をフェイスダウンで第１の導電パターン１１に接続することも可能である。この場合は、半導体素子１３と第１の導電パターン１１との接続距離を更に短くすることができる。
【００１９】
バイパスコンデンサ１４は、周辺部付近の第１の導電パターン１１に半田等のロウ材を介して固着されている。ここでは、複数個のバイパスコンデンサ１４が、その長手方向と回路装置１０の周辺部とが平行になるように、複数個が配置されている。また、バイパスコンデンサ１４は、第１の導電パターン１１および金属細線１５を介して、半導体素子１３の電源端子に接続されている。従って、半導体素子１３に形成された回路の、誤作動防止および動作の安定化を行うことができる。更に、バイパスコンデンサ１４としては、比較的容量の大きいチップコンデンサを用いることができる。
【００２０】
また、バイパスコンデンサ１４は、半導体素子１３が有する個々の電源端子および接地端子に対応して設けられている。即ち、半導体素子１３の電源端子および接地端子は、金属細線１５を介して第１の導電パターン１１に接続され、この第１の導電パターン１１を跨ぐようにして１つのバイパスコンデンサ１４が固着されている。従って、半導体素子１３の全ての電源端子に安定した値の電圧の電源を供給することができる。更にまた、バイパスコンデンサ１４は、一方の電極が接地端子となる第１の導電パターン１１に固着され、他方の電極が電源に接続された第１の導電パターン１１に固着されている。
【００２１】
封止樹脂１６は、半導体素子１３、金属細線１５および導電パターンを被覆している。封止樹脂１６としては、熱硬化性樹脂または熱可塑性樹脂を全般的に採用することができる。更に、本発明の回路装置１０は、封止樹脂１６により全体が支持されている。即ち、装置の薄型化およびパターンの微細化を実現するために、各導電パターンの厚さは５０〜７０μｍ以下に薄く形成されており、好適には、１０〜３０μｍ程度に形成される。そして、導電パターンは、封止樹脂１６の剛性により全体が支持されている。
【００２２】
上記した構成により、本発明の回路装置１０の平面的な大きさは、半導体素子１３、接続領域、バイパスコンデンサ１４およびそれらの間隔により決定される。具体的には、回路装置１０の中央部に半導体素子１３が配置され、半導体素子１３の周辺部に接続領域が設けられ、接続領域を囲むように複数個のバイパスコンデンサ１４が配置されている。更に、バイパスコンデンサ１４はその長手方向を半導体素子１３の側面と平行にして配置されている。従って、半導体素子１３の周辺部から回路装置１０の外周部までの長さは、接続領域の幅とバイパスコンデンサ１４の短手方向の長さと、それらの間隔とを加算した長さになる。
【００２３】
図２を参照して、第１の導電パターン１１の構成を説明する。図２（Ａ）は回路装置１０の断面図であり、図２（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。即ち、図２（Ｂ）では、第1の導電パターン１１の配置を示している。
【００２４】
図２（Ｂ）を参照して、第１の導電パターン１１は、電源と接続される電源パターンと、接地電位と接続される接地パターンから主に成る。同図では、電源と接続される第１の導電パターン１１をクロスのハッチングで示し、接地電位と接続される第１の導電パターン１１を斜線のハッチングで示している。
【００２５】
具体的に各パターンの説明を行うと、第１の電源パターン１１Ａは、半導体素子１３が有するデジタル回路の電源端子と接続されたパターンである。第１の接地パターン１１Ｂは、半導体素子１３が有するデジタル回路の接地端子と接続されたパターンである。第２の電源パターン１１Ｃは、半導体素子１３が有するアナログ回路の電源端子と接続されたパターンである。第２の接地パターン１１Ｅは、半導体素子１３が有するアナログ回路の接地端子と接続されたパターンである。また、上記のパターンの他にも、金属細線１５のボンディングパッドとなるパッド部１１Ｅや、外部の水晶発振部と接続されたパターンが構成されてもよい。また、図２（Ｂ）では、半導体素子１３が載置される領域を点線で示している。
【００２６】
第１の電源パターン１１Ａは、第１の接地パターン１１Ｂよりも幅が狭く形成されている。これは、第１の電源パターン１１Ａから射出される電磁波が半導体素子１３の回路に与える影響を最小にするためである。第１の電源パターン１１Ａから発生する電磁波の半導体素子１３への影響を最小にするためには、半導体素子１３を迂回して第１の電源パターン１１Ａを引き回すことが考えられる。しかしながら、回路装置１０の小型化やパターンの高密度化を優先して、本発明では、第１の電源パターン１１Ａは、半導体素子１３の下方にも延在している。従って、第１の電源パターン１１Ａをできうる限り細くすることにより、そこから発生する電磁波の量を最小化して、半導体素子１３の回路に与える影響を抑止することができる。また、上記のことより、半導体素子１３の下方に寄生容量が発生してしまうことも抑制することができる。更に上記のことは、第２の電源パターン１１Ｃについても同様である。
【００２７】
更に、第１の電源パターン１１Ａは、第１の接地パターン１１Ｂにより囲まれている。電磁波（ノイズ）が発生する第１の電源パターン１１Ａに近接して、第１の接地パターン１１Ｂを設けることにより、その電磁波を導電パターンの延在方向に局在化することができる。従って、第１の電源パターン１１Ａが半導体素子１３に与える悪影響を最小にすることができる。このような構成および効果は、第２の電源パターン１１Ｃおよび第２の接地パターン１１Ｄについても同様である。
【００２８】
図３を参照して、第２の導電パターン１２の構成を説明する。図３（Ａ）は回路装置１０の断面図であり、図３（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。即ち、図３（Ｂ）では、下層の第２の導電パターン１２の構成を示している。
【００２９】
図３（Ｂ）を参照して、第２の導電パターン１２は、電源と接続される電源パターンと、接地電位と接続される接地パターンと、外部電極１９が形成されるパッド部１２Ｅから主に成る。同図では、電源と接続される第２の導電パターン１２をクロスのハッチングで示し、接地電位と接続される第２の導電パターン１２を斜線のハッチングで示している。
【００３０】
具体的には、第１の電源パターン１２Ａは、半導体素子１３が有するデジタル回路に電源端子と接続されたパターンである。第１の接地パターン１２Ｂは、半導体素子１３が有するデジタル回路の接地端子と接続されたパターンである。第２の電源パターン１２Ｃは、半導体素子１３が有するアナログ回路の電源端子と接続されたパターンである。第２の接地パターン１２Ｅは、半導体素子１３が有するアナログ回路の接地端子と接続されたパターンである。
【００３１】
第２の導電パターン１２は、第１の導電パターン１１と比較すると半導体素子１３からの距離が長いことから、第２の導電パターン１２から発生する電磁波の問題は、第１の導電パターン１１が有する問題よりも小さい。しかしながら、上述したように、外部からの影響を受けやすいアナログ回路が半導体素子１３に形成されていることから、第２の導電パターン１２もノイズ対策が施されている。
【００３２】
具体的には、第１の電源パターン１２Ａは、第１の接地パターン１２Ｂよりも細く形成されている。このことによる効果は上述したので省略する。そして、第１の電源パターン１２Ａおよび第２の電源パターン１２Ｃは、第１の接地パターン１２Ｂおよび第２の接地パターン１２Ｄにより囲まれて配置されている。上述した第１の導電パターン１１では、第１の電源パターン１１Ａは第１の接地パターン１１Ｂで囲まれ、第２の電源パターン１１Ｃは第２の接地パターン１１Ｄにより個別に囲まれていた。ここでは、第１の電源パターン１２Ａに隣接して第２の電源パターン１２Ｃが設けられ、両電源パターンを囲むようにして、左側に第１の接地パターン１２Ｂが設けられ、右側に第２の接地パターン１２Ｄが設けられている。従って、第１の電源パターン１２Ａおよび第２の電源パターン１２Ｃから発生する電磁波を、第２の導電パターン１２の延在方向に局在化することができる。従って、両電源パターンから発生する電磁波が半導体素子１３に与える影響を抑制することができる。
【００３３】
電源パターンおよび接地パターンを除いた領域には、裏面に外部電極１９が付着されるパッド部１２Ｅが形成される。パッド部１２Ｅは、半導体素子１３の近傍まで配線部が延在して、第１の導電パターン１１および金属細線を介して、半導体素子１３と電気的に接続している。
【００３４】
図４を参照して、回路装置１０の裏面の構造に関して説明する。図４（Ａ）は回路装置１０の断面図であり、図４（Ｂ）は図１（Ａ）のＸ−Ｘ’での平面図である。
【００３５】
図４（Ｂ）を参照して、第２の導電パターン１２の裏面には、半田等のロウ材から成る外部電極１９が多数個形成されている。ここでは、裏面の周辺部付近に、２列に外部電極１９が整列している。そして、半導体素子１３の載置領域に対応する裏面には、マトリックス状の外部電極１９が形成されている。ここでは、外部電極１９は、電源端子、接地端子、デジタル信号の入出力端子、アナログ信号の入出力端子、電流が流れないダミー端子等を構成している。
【００３６】
図５を参照して、回路装置１０の回路構成の概略を説明する。回路装置１０に内蔵される半導体素子１３は、金属細線１５、導電パターンを経由して外部電極と電気的に接続されており、同図では、この外部電極１９を円印で示している。
【００３７】
ＤＶＤＤは半導体素子１３のデジタル回路に電源が供給される端子であり、第1の電源パターン１１Ａを介して半導体素子１３と接続されている。ＤＶＳＳは接地電位となっており、第1の接地パターン１１Ｂを介して半導体素子１３のデジタル回路と接続されている。ＡＶＤＤは半導体素子１３のアナログ回路に電源が供給される端子であり、第２の電源パターン１１Ｃを介して半導体素子１３と接続されている。ＡＶＳＳは接地電位となっており、第２の接地パターン１１Ｄを介して半導体素子１３のアナログ回路と接続されている。
【００３８】
Ａｉｎはアナログ信号が入力される端子であり、Ｄｉｎはデジタル信号が入力される端子である。両者とも導電パターンおよび金属細線を介して半導体素子１３と接続されている。また、ＡｏｕｔおよびＡｉｎは、アナログ信号およびデジタル信号が出力される端子である。
【００３９】
バイパスコンデンサ１４は、第1の導電パターン１１Ａと第1の接地パターン１１Ｂとを短絡させるように設けられている。従って、印可される電源の電圧値を安定化させることができるので、半導体素子１３に設けられたデジタル回路の誤動作を防止でき、更に、副射ノイズの発生を抑制することができる。また、第２の電源パターン１１Ｃおよび第２の接地パターン１１Ｄを短絡させるように、バイパスコンデンサ１４が設けられている。従って、半導体素子１３のアナログ回路の動作の安定化を図ることができる。
【００４０】
上記から明らかなように、本発明では、バイパスコンデンサ１４が回路装置に内蔵されており、更に、半導体素子１３に極めて近い位置にあるので、このようなバイパスコンデンサ１４の効果を最大にすることができる。従って、ＡｉｎおよびＤｉｎから入力したアナログ信号およびデジタル信号は、半導体素子１３内部で処理された後に、ＡｏｕｔおよびＤｏｕｔから安定して出力される。
【００４１】
以上にて本発明の回路装置１０の構成について説明を行ったが、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。例えば、上述の説明では、第1の導電パターン１１および第２の導電パターン１２に於いて、電源パターンは接地パターンよりも細く形成されるが、電源パターンを接地パターンよりも太く形成することも可能である。具体的には、半導体素子１３に形成される回路に大電流が流れる場合、その電流量に応じて電源パターンは太く形成される。このような場合は、接地パターンに比して電源パターンが太くなることも考えられる。電源パターンが太くなるに応じて、そこから発生する電磁波（ノイズ）の量も多くなるが、電源パターンを接地パターンで囲むことにより、その電磁波が半導体素子１３に悪影響を与えるのを防止することができる。
【００４２】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００４３】
本発明の回路装置１０では、中央部に設けた半導体素子１３の周囲に、半導体素子１３と導電パターン１１とを接続する接続領域を設け、更に接続領域を囲むようにバイパスコンデンサ１４を配置している。従って、ノイズ対策が施され且つ小型の回路装置を提供することができる。従って、このような回路装置１０をセットに組み込むことにより、別途に用意されるノイズ対策を不要にすることができる。
【００４４】
更に、半導体素子１３とバイパスコンデンサ１４とは、金属細線１２および第１の導電パターン１１を介して極めて短い距離で接続されているため、バイパスコンデンサ１４の効果を最大にすることができる。また、個々の一対の接地端子および電源端子に対して、一つのバイパスコンデンサを組み込むことができるので、半導体素子１３の誤作動防止および動作安定化の効果を更に向上させることができる。
【００４５】
更に、第１の導電パターン１１および第２の導電パターン１２の電源と接続されるパターンは、できるだけ細く形成される。従って、電源パターンから発生する電磁波に起因した半導体素子１３の誤動作を抑制することができる。
【００４６】
更に、第１の導電パターン１１および第２の導電パターン１２では、電源パターンを接地パターンで囲んでいることから、電源パターンから発生する電磁波に起因した半導体素子１３の誤動作を更に抑制することができる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図２】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図３】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】本発明の回路装置を説明する回路図である。
【図６】従来の回路装置を説明する断面図である。
【図７】従来の回路装置を説明する断面図である。
【符号の説明】
１０ 回路装置
１１ 第１の導電パターン
１１Ａ 第１の電源パターン
１１Ｂ 第１の接地パターン
１１Ｃ 第２の電源パターン
１１Ｄ 第２の接地パターン
１２ 第２の導電パターン
１２Ａ 第１の電源パターン
１２Ｂ 第１の接地パターン
１２Ｃ 第２の電源パターン
１２Ｄ 第２の接地パターン
１３ 半導体素子
１４ バイパスコンデンサ
１５ 金属細線
１６ 封止樹脂
１７ 接続手段
１８ 被覆樹脂
１９ 外部電極
２０ 絶縁層
Claims (6)
- 半導体素子と、
前記半導体素子と電気的に接続されると共に電源パターンと接地パターンとを含む導電パターンと、
一方の電極が前記電源パターンに接続され、他方の電極が前記接地パターンに接続されたバイパスコンデンサと、
前記半導体素子、前記導電パターンおよび前記バイパスコンデンサを封止する封止樹脂と、を具備し、
前記バイパスコンデンサは、前記半導体素子を囲む領域に複数個が配置され、
両側に前記接地パターンが設けられる前記電源パターンは、前記半導体素子の一側辺と、前記一側辺に連続する他の側辺とを横断して延在することを特徴とする回路装置。 - 前記半導体素子は回路装置の中央部に配置され、前記半導体素子を囲むように複数個の前記バイパスコンデンサが配置されることを特徴とする請求項１記載の回路装置。
- 前記半導体素子には、アナログ回路とデジタル回路とが構成されることを特徴とする請求項１記載の回路装置。
- 前記導電パターンは、多層の配線構造を有することを特徴とする請求項１記載の回路装置。
- 前記バイパスコンデンサは、前記バイパスコンデンサの長手方向が前記半導体素子の側辺と平行になるように配置されることを特徴とする請求項１記載の回路装置。
- 前記電源パターンは、前記接地パターンよりも細く形成されることを特徴とする請求項１記載の回路装置。
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