JPS6218749A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6218749A JPS6218749A JP15862085A JP15862085A JPS6218749A JP S6218749 A JPS6218749 A JP S6218749A JP 15862085 A JP15862085 A JP 15862085A JP 15862085 A JP15862085 A JP 15862085A JP S6218749 A JPS6218749 A JP S6218749A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- resistor
- noise
- potential
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源雑音抑制特性の改善を図った半導体集積回
路に関する。
路に関する。
一般に、半導体集積回路では半導体基板の絶縁膜上に配
線用の金属膜やポリシリコン膜を形成しているが、更に
最近では抵抗を構成するための薄膜を形成したものも提
案されている。例えば、第５図及び第６図はその一例を
示しており、半導体基板２１の表面の絶縁膜２２上に金
属薄膜の抵抗体２３を形成している。この例では、抵抗
体２３は、帰還増幅器を集積回路構成した場合を示して
おり、第６図に示す演算増幅器２４に接続される各抵抗
を抵抗体２３で構成している。また、図において２５は
基板電源であり、半導体基板２１に印加されている。
線用の金属膜やポリシリコン膜を形成しているが、更に
最近では抵抗を構成するための薄膜を形成したものも提
案されている。例えば、第５図及び第６図はその一例を
示しており、半導体基板２１の表面の絶縁膜２２上に金
属薄膜の抵抗体２３を形成している。この例では、抵抗
体２３は、帰還増幅器を集積回路構成した場合を示して
おり、第６図に示す演算増幅器２４に接続される各抵抗
を抵抗体２３で構成している。また、図において２５は
基板電源であり、半導体基板２１に印加されている。
上述した従来の半導体集積回路では、抵抗体２３の半導
体基板２１上におけるレイアウトに際しては、特に絶縁
膜２２下の半導体基板２１の電位状態を十分考慮してい
ないため、半導体基板２１の基板電位に乗った雑音の影
響を受は易いという問題がある。即ち、前例においては
、第５図のように半導体基板２１と抵抗体２３とは絶縁
膜２２を誘電体とした容量結合２６を構成しているため
、基板電源２５に基板雑音２７が乗ると、これが抵抗体
２３に誘起され易い。このため、第６図の帰還増幅器で
は、基板雑音２７が半導体基板２１と抵抗体２３との容
量結合２６を通して各素子や配線に飛び込み、増幅され
た雑音が出力２８に現れ、電源雑音抑制特性、所謂ＰＳ
ＲＲ特性を著しく低下させることになる。なお、この雑
音は半導体基板２１と配線２９との間の容量結合によっ
ても誘起され、同様の問題が生じることになる。
体基板２１上におけるレイアウトに際しては、特に絶縁
膜２２下の半導体基板２１の電位状態を十分考慮してい
ないため、半導体基板２１の基板電位に乗った雑音の影
響を受は易いという問題がある。即ち、前例においては
、第５図のように半導体基板２１と抵抗体２３とは絶縁
膜２２を誘電体とした容量結合２６を構成しているため
、基板電源２５に基板雑音２７が乗ると、これが抵抗体
２３に誘起され易い。このため、第６図の帰還増幅器で
は、基板雑音２７が半導体基板２１と抵抗体２３との容
量結合２６を通して各素子や配線に飛び込み、増幅され
た雑音が出力２８に現れ、電源雑音抑制特性、所謂ＰＳ
ＲＲ特性を著しく低下させることになる。なお、この雑
音は半導体基板２１と配線２９との間の容量結合によっ
ても誘起され、同様の問題が生じることになる。
本発明の半導体集積回路は、半導体基板上の抵抗や配線
における基板雑音の誘起を防止して電源雑音抑制特性を
向上するために、抵抗体や配線を延設する絶縁膜直下位
置の半導体基板に、これら抵抗体や配線を平面方向に含
むような不純物領域を画成し、この不純物領域をＧＮＤ
等の基準電位レベルに保持した構成としている。
における基板雑音の誘起を防止して電源雑音抑制特性を
向上するために、抵抗体や配線を延設する絶縁膜直下位
置の半導体基板に、これら抵抗体や配線を平面方向に含
むような不純物領域を画成し、この不純物領域をＧＮＤ
等の基準電位レベルに保持した構成としている。
次に、本発明を図面を参照して説明する。
第１図乃至第３図は本発明を帰還増幅器に適用した実施
例を示し、第２図のＡＡ線断面構造を第１図に示してい
る。
例を示し、第２図のＡＡ線断面構造を第１図に示してい
る。
この半導体集積回路は、半導体基板１表面に設けた二酸
化シリコン等の絶縁膜２上に、金属抵抗材料からなる薄
膜状の抵抗体３を真直な短冊状にパターン形成しており
、これら抵抗体３をアルミニウム等の配線４によって演
算増幅器５に接続して第３図の回路を構成している。ま
た、前記抵抗体３を延設配置している領域を平面方向に
含むように、前記半導体基板１には、不純物を拡散した
不純物領域６を画成し、ここの不純物領域６にはコンタ
クト７を介して基準電位、ここではＧＮＤ電位を印加し
ている。なお、前記半導体基板１には、基板電ａＳによ
って基板電位■。を印加しており、前記基準電位とは逆
バイアスの関係になるように印加していることは言うま
でもない。
化シリコン等の絶縁膜２上に、金属抵抗材料からなる薄
膜状の抵抗体３を真直な短冊状にパターン形成しており
、これら抵抗体３をアルミニウム等の配線４によって演
算増幅器５に接続して第３図の回路を構成している。ま
た、前記抵抗体３を延設配置している領域を平面方向に
含むように、前記半導体基板１には、不純物を拡散した
不純物領域６を画成し、ここの不純物領域６にはコンタ
クト７を介して基準電位、ここではＧＮＤ電位を印加し
ている。なお、前記半導体基板１には、基板電ａＳによ
って基板電位■。を印加しており、前記基準電位とは逆
バイアスの関係になるように印加していることは言うま
でもない。
したがって、この構成によれば、基板電源８により印加
される基板電位に重畳して半導体基板１に生じた基板雑
音９は、先ず半導体基板１と不純物領域６との容量結合
によって不純物領域６に通電されるが、この不純物領域
６はＧＮＤ電位とされているために、基板雑音９は交流
環キ也であるＧＮＤへ直ちにバイパスされてしまう。こ
のため、不純物領域６と抵抗体３とが絶縁膜２を介して
容量結合していても、基板雑音９が抵抗体３内に誘起さ
れることはない。また、同様に、不純物領域６上に延設
した配線４に基板雑音９が誘起されることもない。つま
り、不純物領域６が基板雑音９に対するシールドとして
作用し、抵抗体３や配線４は基板雑音から絶縁されるこ
とになる。
される基板電位に重畳して半導体基板１に生じた基板雑
音９は、先ず半導体基板１と不純物領域６との容量結合
によって不純物領域６に通電されるが、この不純物領域
６はＧＮＤ電位とされているために、基板雑音９は交流
環キ也であるＧＮＤへ直ちにバイパスされてしまう。こ
のため、不純物領域６と抵抗体３とが絶縁膜２を介して
容量結合していても、基板雑音９が抵抗体３内に誘起さ
れることはない。また、同様に、不純物領域６上に延設
した配線４に基板雑音９が誘起されることもない。つま
り、不純物領域６が基板雑音９に対するシールドとして
作用し、抵抗体３や配線４は基板雑音から絶縁されるこ
とになる。
このため、第３図の帰還増幅回路においても、抵抗３や
配線４の入力路や帰還路に雑音が生ずることはなく、出
力１０に増幅された雑音が現れることもない。これによ
り、半導体集積回路の電源雑音抑制特性を向上できる。
配線４の入力路や帰還路に雑音が生ずることはなく、出
力１０に増幅された雑音が現れることもない。これによ
り、半導体集積回路の電源雑音抑制特性を向上できる。
ここで、本発明は金属薄膜で構成した抵抗体や配線のみ
ならず、第４図に示すように、半導体基板ｌの絶縁膜２
上に第１、第２のポリシリコン１１．１２と誘電膜１３
とで構成した容量（キャパシタ）に対しても、その直下
の半導体基板１に不純物領域６を画成してこれを基準電
位に保持することにより、半導体基板１からの基板雑音
を効果的にシールドすることができる。
ならず、第４図に示すように、半導体基板ｌの絶縁膜２
上に第１、第２のポリシリコン１１．１２と誘電膜１３
とで構成した容量（キャパシタ）に対しても、その直下
の半導体基板１に不純物領域６を画成してこれを基準電
位に保持することにより、半導体基板１からの基板雑音
を効果的にシールドすることができる。
なお、不純物領域６に印加する基準電位は、半導体基板
１の電位レベルの相違に応じて種々に変化させることは
言うまでもない。
１の電位レベルの相違に応じて種々に変化させることは
言うまでもない。
以上説明したように本発明によれば、抵抗体や配線を延
設する絶縁膜直下位置の半導体基板に、これら抵抗体や
配線を平面方向に含むような不純物領域を画成し、この
不純物領域をＧＮＤ等の基準電位レベルに保持した構成
としているので、基板電位に重畳された基板雑音を不純
物領域を通してバイパスでき、結果として抵抗体や配線
を基板雑音からシールドし、これら抵抗体や配線を用い
て構成した半導体集積回路の電源雑音抑制特性を著しく
向上することができる。
設する絶縁膜直下位置の半導体基板に、これら抵抗体や
配線を平面方向に含むような不純物領域を画成し、この
不純物領域をＧＮＤ等の基準電位レベルに保持した構成
としているので、基板電位に重畳された基板雑音を不純
物領域を通してバイパスでき、結果として抵抗体や配線
を基板雑音からシールドし、これら抵抗体や配線を用い
て構成した半導体集積回路の電源雑音抑制特性を著しく
向上することができる。
第１図は本発明の半導体集積回路の一実施例の断面図、
第２図はその平面図、第３図は回路構成図、第４図は変
形例の断面図、第５図は従来構成の断面図、第６図はそ
の回路図である。 １．２１・・・半導体基板、２．２２・・・絶縁膜、３
゜２３・・・抵抗体、４．２９・・・配線、５．２４・
・・演算増幅器、６・・・不純物領域、７・・・基準電
位コンタクト、８，２５・・・基板電源、９．２７・・
・基板雑音、１０．２８・・・出力、１１・・・第１ポ
リシリコン、１２・・・第２ポリシリコン、１３・・・
誘電膜。 代理人 弁理士 内 原 晋／”：３？ ；＝゛
。 °゛＜′ ＼。 第３図 第４図
第２図はその平面図、第３図は回路構成図、第４図は変
形例の断面図、第５図は従来構成の断面図、第６図はそ
の回路図である。 １．２１・・・半導体基板、２．２２・・・絶縁膜、３
゜２３・・・抵抗体、４．２９・・・配線、５．２４・
・・演算増幅器、６・・・不純物領域、７・・・基準電
位コンタクト、８，２５・・・基板電源、９．２７・・
・基板雑音、１０．２８・・・出力、１１・・・第１ポ
リシリコン、１２・・・第２ポリシリコン、１３・・・
誘電膜。 代理人 弁理士 内 原 晋／”：３？ ；＝゛
。 °゛＜′ ＼。 第３図 第４図
Claims (1)
- １、半導体基板の絶縁膜上に薄膜抵抗体や配線を形成し
、これら抵抗体や配線を用いて所要の回路を構成してな
る半導体集積回路において、前記抵抗体や配線を延設す
る絶縁膜直下位置の半導体基板に、これら抵抗体や配線
を平面方向に含むような不純物領域を画成し、かつこの
不純物領域をＧＮＤ等の基準電位レベルに保持した構成
としたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158620A JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158620A JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218749A true JPS6218749A (ja) | 1987-01-27 |
| JPH0685420B2 JPH0685420B2 (ja) | 1994-10-26 |
Family
ID=15675689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158620A Expired - Lifetime JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685420B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870566A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置 |
| JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
-
1985
- 1985-07-17 JP JP60158620A patent/JPH0685420B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870566A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置 |
| JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685420B2 (ja) | 1994-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6048106B2 (ja) | 半導体集積回路 | |
| JP3283984B2 (ja) | 半導体集積回路装置 | |
| JPS594175A (ja) | 電界効果半導体装置 | |
| JP2786104B2 (ja) | 半導体装置 | |
| JPS6218749A (ja) | 半導体集積回路 | |
| JPH0547943A (ja) | 半導体集積装置 | |
| JPH06326260A (ja) | 半導体装置 | |
| JPH05235266A (ja) | 半導体集積回路装置 | |
| JP2002353320A (ja) | 半導体集積回路装置 | |
| US5181094A (en) | Complementary semiconductor device having improved device isolating region | |
| JPH0453103B2 (ja) | ||
| JP3623377B2 (ja) | 半導体装置の製造方法 | |
| JPH0580153B2 (ja) | ||
| JPS61224348A (ja) | 半導体集積回路装置 | |
| US7242061B2 (en) | Semiconductor device | |
| JPH05235275A (ja) | 集積回路装置 | |
| JPS60261169A (ja) | 集積回路装置 | |
| JPS6328500B2 (ja) | ||
| JPS6048108B2 (ja) | フリツプフロツプ回路 | |
| JPH01225349A (ja) | 電子素子形成用材料 | |
| JPS62130552A (ja) | 半導体集積回路装置 | |
| JPH02170537A (ja) | 半導体装置 | |
| JPH0525743U (ja) | 半導体装置 | |
| JP2542206Y2 (ja) | 半導体素子 | |
| JPS63133652A (ja) | 容量性結合による電気的干渉を抑制する構造及び方法 |