JPS6218749A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6218749A JPS6218749A JP15862085A JP15862085A JPS6218749A JP S6218749 A JPS6218749 A JP S6218749A JP 15862085 A JP15862085 A JP 15862085A JP 15862085 A JP15862085 A JP 15862085A JP S6218749 A JPS6218749 A JP S6218749A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源雑音抑制特性の改善を図った半導体集積回
路に関する。
路に関する。
一般に、半導体集積回路では半導体基板の絶縁膜上に配
線用の金属膜やポリシリコン膜を形成しているが、更に
最近では抵抗を構成するための薄膜を形成したものも提
案されている。例えば、第5図及び第6図はその一例を
示しており、半導体基板21の表面の絶縁膜22上に金
属薄膜の抵抗体23を形成している。この例では、抵抗
体23は、帰還増幅器を集積回路構成した場合を示して
おり、第6図に示す演算増幅器24に接続される各抵抗
を抵抗体23で構成している。また、図において25は
基板電源であり、半導体基板21に印加されている。
線用の金属膜やポリシリコン膜を形成しているが、更に
最近では抵抗を構成するための薄膜を形成したものも提
案されている。例えば、第5図及び第6図はその一例を
示しており、半導体基板21の表面の絶縁膜22上に金
属薄膜の抵抗体23を形成している。この例では、抵抗
体23は、帰還増幅器を集積回路構成した場合を示して
おり、第6図に示す演算増幅器24に接続される各抵抗
を抵抗体23で構成している。また、図において25は
基板電源であり、半導体基板21に印加されている。
上述した従来の半導体集積回路では、抵抗体23の半導
体基板21上におけるレイアウトに際しては、特に絶縁
膜22下の半導体基板21の電位状態を十分考慮してい
ないため、半導体基板21の基板電位に乗った雑音の影
響を受は易いという問題がある。即ち、前例においては
、第5図のように半導体基板21と抵抗体23とは絶縁
膜22を誘電体とした容量結合26を構成しているため
、基板電源25に基板雑音27が乗ると、これが抵抗体
23に誘起され易い。このため、第6図の帰還増幅器で
は、基板雑音27が半導体基板21と抵抗体23との容
量結合26を通して各素子や配線に飛び込み、増幅され
た雑音が出力28に現れ、電源雑音抑制特性、所謂PS
RR特性を著しく低下させることになる。なお、この雑
音は半導体基板21と配線29との間の容量結合によっ
ても誘起され、同様の問題が生じることになる。
体基板21上におけるレイアウトに際しては、特に絶縁
膜22下の半導体基板21の電位状態を十分考慮してい
ないため、半導体基板21の基板電位に乗った雑音の影
響を受は易いという問題がある。即ち、前例においては
、第5図のように半導体基板21と抵抗体23とは絶縁
膜22を誘電体とした容量結合26を構成しているため
、基板電源25に基板雑音27が乗ると、これが抵抗体
23に誘起され易い。このため、第6図の帰還増幅器で
は、基板雑音27が半導体基板21と抵抗体23との容
量結合26を通して各素子や配線に飛び込み、増幅され
た雑音が出力28に現れ、電源雑音抑制特性、所謂PS
RR特性を著しく低下させることになる。なお、この雑
音は半導体基板21と配線29との間の容量結合によっ
ても誘起され、同様の問題が生じることになる。
本発明の半導体集積回路は、半導体基板上の抵抗や配線
における基板雑音の誘起を防止して電源雑音抑制特性を
向上するために、抵抗体や配線を延設する絶縁膜直下位
置の半導体基板に、これら抵抗体や配線を平面方向に含
むような不純物領域を画成し、この不純物領域をGND
等の基準電位レベルに保持した構成としている。
における基板雑音の誘起を防止して電源雑音抑制特性を
向上するために、抵抗体や配線を延設する絶縁膜直下位
置の半導体基板に、これら抵抗体や配線を平面方向に含
むような不純物領域を画成し、この不純物領域をGND
等の基準電位レベルに保持した構成としている。
次に、本発明を図面を参照して説明する。
第1図乃至第3図は本発明を帰還増幅器に適用した実施
例を示し、第2図のAA線断面構造を第1図に示してい
る。
例を示し、第2図のAA線断面構造を第1図に示してい
る。
この半導体集積回路は、半導体基板1表面に設けた二酸
化シリコン等の絶縁膜2上に、金属抵抗材料からなる薄
膜状の抵抗体3を真直な短冊状にパターン形成しており
、これら抵抗体3をアルミニウム等の配線4によって演
算増幅器5に接続して第3図の回路を構成している。ま
た、前記抵抗体3を延設配置している領域を平面方向に
含むように、前記半導体基板1には、不純物を拡散した
不純物領域6を画成し、ここの不純物領域6にはコンタ
クト7を介して基準電位、ここではGND電位を印加し
ている。なお、前記半導体基板1には、基板電aSによ
って基板電位■。を印加しており、前記基準電位とは逆
バイアスの関係になるように印加していることは言うま
でもない。
化シリコン等の絶縁膜2上に、金属抵抗材料からなる薄
膜状の抵抗体3を真直な短冊状にパターン形成しており
、これら抵抗体3をアルミニウム等の配線4によって演
算増幅器5に接続して第3図の回路を構成している。ま
た、前記抵抗体3を延設配置している領域を平面方向に
含むように、前記半導体基板1には、不純物を拡散した
不純物領域6を画成し、ここの不純物領域6にはコンタ
クト7を介して基準電位、ここではGND電位を印加し
ている。なお、前記半導体基板1には、基板電aSによ
って基板電位■。を印加しており、前記基準電位とは逆
バイアスの関係になるように印加していることは言うま
でもない。
したがって、この構成によれば、基板電源8により印加
される基板電位に重畳して半導体基板1に生じた基板雑
音9は、先ず半導体基板1と不純物領域6との容量結合
によって不純物領域6に通電されるが、この不純物領域
6はGND電位とされているために、基板雑音9は交流
環キ也であるGNDへ直ちにバイパスされてしまう。こ
のため、不純物領域6と抵抗体3とが絶縁膜2を介して
容量結合していても、基板雑音9が抵抗体3内に誘起さ
れることはない。また、同様に、不純物領域6上に延設
した配線4に基板雑音9が誘起されることもない。つま
り、不純物領域6が基板雑音9に対するシールドとして
作用し、抵抗体3や配線4は基板雑音から絶縁されるこ
とになる。
される基板電位に重畳して半導体基板1に生じた基板雑
音9は、先ず半導体基板1と不純物領域6との容量結合
によって不純物領域6に通電されるが、この不純物領域
6はGND電位とされているために、基板雑音9は交流
環キ也であるGNDへ直ちにバイパスされてしまう。こ
のため、不純物領域6と抵抗体3とが絶縁膜2を介して
容量結合していても、基板雑音9が抵抗体3内に誘起さ
れることはない。また、同様に、不純物領域6上に延設
した配線4に基板雑音9が誘起されることもない。つま
り、不純物領域6が基板雑音9に対するシールドとして
作用し、抵抗体3や配線4は基板雑音から絶縁されるこ
とになる。
このため、第3図の帰還増幅回路においても、抵抗3や
配線4の入力路や帰還路に雑音が生ずることはなく、出
力10に増幅された雑音が現れることもない。これによ
り、半導体集積回路の電源雑音抑制特性を向上できる。
配線4の入力路や帰還路に雑音が生ずることはなく、出
力10に増幅された雑音が現れることもない。これによ
り、半導体集積回路の電源雑音抑制特性を向上できる。
ここで、本発明は金属薄膜で構成した抵抗体や配線のみ
ならず、第4図に示すように、半導体基板lの絶縁膜2
上に第1、第2のポリシリコン11.12と誘電膜13
とで構成した容量(キャパシタ)に対しても、その直下
の半導体基板1に不純物領域6を画成してこれを基準電
位に保持することにより、半導体基板1からの基板雑音
を効果的にシールドすることができる。
ならず、第4図に示すように、半導体基板lの絶縁膜2
上に第1、第2のポリシリコン11.12と誘電膜13
とで構成した容量(キャパシタ)に対しても、その直下
の半導体基板1に不純物領域6を画成してこれを基準電
位に保持することにより、半導体基板1からの基板雑音
を効果的にシールドすることができる。
なお、不純物領域6に印加する基準電位は、半導体基板
1の電位レベルの相違に応じて種々に変化させることは
言うまでもない。
1の電位レベルの相違に応じて種々に変化させることは
言うまでもない。
以上説明したように本発明によれば、抵抗体や配線を延
設する絶縁膜直下位置の半導体基板に、これら抵抗体や
配線を平面方向に含むような不純物領域を画成し、この
不純物領域をGND等の基準電位レベルに保持した構成
としているので、基板電位に重畳された基板雑音を不純
物領域を通してバイパスでき、結果として抵抗体や配線
を基板雑音からシールドし、これら抵抗体や配線を用い
て構成した半導体集積回路の電源雑音抑制特性を著しく
向上することができる。
設する絶縁膜直下位置の半導体基板に、これら抵抗体や
配線を平面方向に含むような不純物領域を画成し、この
不純物領域をGND等の基準電位レベルに保持した構成
としているので、基板電位に重畳された基板雑音を不純
物領域を通してバイパスでき、結果として抵抗体や配線
を基板雑音からシールドし、これら抵抗体や配線を用い
て構成した半導体集積回路の電源雑音抑制特性を著しく
向上することができる。
第1図は本発明の半導体集積回路の一実施例の断面図、
第2図はその平面図、第3図は回路構成図、第4図は変
形例の断面図、第5図は従来構成の断面図、第6図はそ
の回路図である。 1.21・・・半導体基板、2.22・・・絶縁膜、3
゜23・・・抵抗体、4.29・・・配線、5.24・
・・演算増幅器、6・・・不純物領域、7・・・基準電
位コンタクト、8,25・・・基板電源、9.27・・
・基板雑音、10.28・・・出力、11・・・第1ポ
リシリコン、12・・・第2ポリシリコン、13・・・
誘電膜。 代理人 弁理士 内 原 晋/”:3? ;=゛
。 °゛<′ \。 第3図 第4図
第2図はその平面図、第3図は回路構成図、第4図は変
形例の断面図、第5図は従来構成の断面図、第6図はそ
の回路図である。 1.21・・・半導体基板、2.22・・・絶縁膜、3
゜23・・・抵抗体、4.29・・・配線、5.24・
・・演算増幅器、6・・・不純物領域、7・・・基準電
位コンタクト、8,25・・・基板電源、9.27・・
・基板雑音、10.28・・・出力、11・・・第1ポ
リシリコン、12・・・第2ポリシリコン、13・・・
誘電膜。 代理人 弁理士 内 原 晋/”:3? ;=゛
。 °゛<′ \。 第3図 第4図
Claims (1)
- 1、半導体基板の絶縁膜上に薄膜抵抗体や配線を形成し
、これら抵抗体や配線を用いて所要の回路を構成してな
る半導体集積回路において、前記抵抗体や配線を延設す
る絶縁膜直下位置の半導体基板に、これら抵抗体や配線
を平面方向に含むような不純物領域を画成し、かつこの
不純物領域をGND等の基準電位レベルに保持した構成
としたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60158620A JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60158620A JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6218749A true JPS6218749A (ja) | 1987-01-27 |
JPH0685420B2 JPH0685420B2 (ja) | 1994-10-26 |
Family
ID=15675689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60158620A Expired - Lifetime JPH0685420B2 (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685420B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5870566A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置 |
JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
-
1985
- 1985-07-17 JP JP60158620A patent/JPH0685420B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5870566A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置 |
JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0685420B2 (ja) | 1994-10-26 |
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