JPS61187371A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS61187371A JPS61187371A JP2622285A JP2622285A JPS61187371A JP S61187371 A JPS61187371 A JP S61187371A JP 2622285 A JP2622285 A JP 2622285A JP 2622285 A JP2622285 A JP 2622285A JP S61187371 A JPS61187371 A JP S61187371A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- substrate
- semiconductor substrate
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 30
- 239000002184 metal Substances 0.000 abstract description 7
- 238000010276 construction Methods 0.000 abstract 1
- 238000007747 plating Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置及ぞの製造方法に係り、特にマイク
ロ波領域で動作する高周波・高出力電界効果トランジス
タに関する。
ロ波領域で動作する高周波・高出力電界効果トランジス
タに関する。
化合物半導体を用いた高周波・高出力電界効果トランジ
スタ、なかでもＧａＡｓを用いたショットキゲート電界
効果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ ）は各種
マイクロ波装置に必要不可欠の半導体装置となっている
。このような情報を背景にさらに高出力化の試みが行な
われている。
スタ、なかでもＧａＡｓを用いたショットキゲート電界
効果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ ）は各種
マイクロ波装置に必要不可欠の半導体装置となっている
。このような情報を背景にさらに高出力化の試みが行な
われている。
従来のＧａＡｓ ＭＥＳＦＥＴ構造の一例を第１図に示
す。
す。
半絶縁性ＧａＡｓ基板１１上に一導電型を有するエピタ
キシャル成長半導体層即ち活性層１２上にゲート電極１
３．ソース電極１４．ドレイン電極１５がそれぞれ配置
されている。
キシャル成長半導体層即ち活性層１２上にゲート電極１
３．ソース電極１４．ドレイン電極１５がそれぞれ配置
されている。
ところで、高周波・高畠力ＧａＡｓ ＦＥＴを実現する
ためには、相互コンダクタンスｇｍおよび最大有能電力
利得ＭＡＧの増大をはかる必要がある。
ためには、相互コンダクタンスｇｍおよび最大有能電力
利得ＭＡＧの増大をはかる必要がある。
ただし ｇ：１！子の電荷
Ｎ：キャリア濃度
ａ：活性層の厚さ
μ：電子移動度
Ｗｏ：ゲート幅
Ｌｏ：ゲート長
の関係があり、温度に依存するのは電子移動度μだけで
ある。このμは室温付近では、絶対温度の−２，３乗に
比例する。 ＧａＡｓ Ｆｊｌ’Ｔの温度を上げないこ
と即ちその熱抵抗が小さいことが高出力化に不可欠であ
り、半絶縁性ＧａＡｓ基板１１の薄層化が必要である。
ある。このμは室温付近では、絶対温度の−２，３乗に
比例する。 ＧａＡｓ Ｆｊｌ’Ｔの温度を上げないこ
と即ちその熱抵抗が小さいことが高出力化に不可欠であ
り、半絶縁性ＧａＡｓ基板１１の薄層化が必要である。
また
＋２ω？Ｃ４，（Ｒ，＋Ｒ，＋ ２ Ｒ，＋ωＬ、））
ただし ω ：角周波数 ω７ ：遮断角周波数 ｇ−ニドレインコンダクタンス Ｒ区 ：チャネル抵抗 Ｒ６：ソース抵抗 Ｒ１：ゲート抵抗 り、：ソースインダクタンス Ｃ４１ニドレイン・ゲート間容量 である。
ただし ω ：角周波数 ω７ ：遮断角周波数 ｇ−ニドレインコンダクタンス Ｒ区 ：チャネル抵抗 Ｒ６：ソース抵抗 Ｒ１：ゲート抵抗 り、：ソースインダクタンス Ｃ４１ニドレイン・ゲート間容量 である。
遮断周波数ω７はｇ□に比例するので、ＭＡＧにとって
は有利に作用する。また、ＭＡＧを増すためソースイン
ダクタンスＬ、は高周波で用いる際には特に小さくする
必要があり、第１図の如きソース電極に対するボンディ
ングワイヤ１６は、ソースインダクタンスＬ、を増大さ
せる結果となり好ましくない。
は有利に作用する。また、ＭＡＧを増すためソースイン
ダクタンスＬ、は高周波で用いる際には特に小さくする
必要があり、第１図の如きソース電極に対するボンディ
ングワイヤ１６は、ソースインダクタンスＬ、を増大さ
せる結果となり好ましくない。
以上の議論が電子通信学会技術研究報告ＭＷ−８５（１
９８１年）における竹内幸宏他６名による“Ｋ帯高出力
ＧａＡｓ ＦＥＴ”と題する文献においてなされており
、第２図に概様を示すような構造の高周波高出力ＧａＡ
ｓ ＦＥＴが発表されている。
９８１年）における竹内幸宏他６名による“Ｋ帯高出力
ＧａＡｓ ＦＥＴ”と題する文献においてなされており
、第２図に概様を示すような構造の高周波高出力ＧａＡ
ｓ ＦＥＴが発表されている。
半導体性ＧａＡｓ基板１１上に一導電型を有するエピタ
キシャル成長半導体層即ち活性層１２上にゲート電極１
３．ドレイン電極１５．ソース電極１４が図の如く配置
されるとともに、半絶縁性ＧａＡｓ基板１１は１０μｍ
程度の厚さに薄層化されている。金庫メッキ２１はこの
薄層化された半絶縁性ＧａＡｓ基板１１の強度保持のた
めと、放熱性を良くして低熱抵抗化を実現している。ま
たバイアホール２２を通してソース電極１４と金庫メッ
キ２１は導通があり、ソース電極に対してワイヤボンデ
ィングをしなくても、金庫メッキ２１のダイボンディン
グによって外部端子に接続できソースインダクタンスＬ
、の低減ができる０以上の如く。
キシャル成長半導体層即ち活性層１２上にゲート電極１
３．ドレイン電極１５．ソース電極１４が図の如く配置
されるとともに、半絶縁性ＧａＡｓ基板１１は１０μｍ
程度の厚さに薄層化されている。金庫メッキ２１はこの
薄層化された半絶縁性ＧａＡｓ基板１１の強度保持のた
めと、放熱性を良くして低熱抵抗化を実現している。ま
たバイアホール２２を通してソース電極１４と金庫メッ
キ２１は導通があり、ソース電極に対してワイヤボンデ
ィングをしなくても、金庫メッキ２１のダイボンディン
グによって外部端子に接続できソースインダクタンスＬ
、の低減ができる０以上の如く。
熱抵抗Ｒ０及びソースインダクタンスＬ、を低減するた
め、薄い半絶縁性ＧａＡｓ基板１１及びバイアホール２
２と厚メッキ２１を用いて特性を著しく改善している。
め、薄い半絶縁性ＧａＡｓ基板１１及びバイアホール２
２と厚メッキ２１を用いて特性を著しく改善している。
ここに示された構造は基板の一部に貫通孔を明けるので
、ウェーハの強度を弱くし、ウェーへの取扱い及びチッ
プの組立に際して破損しやすい。
、ウェーハの強度を弱くし、ウェーへの取扱い及びチッ
プの組立に際して破損しやすい。
本発明の目的は、ＧａＡｓ ＭＥＳＦＥＴの高出力化の
ため、その熱抵抗Ｒ□を下げるとともにソースインダク
タンスＬ、を小さくしてその性能向上をはかり、しかも
、その製造方法が容易に半導体装置及びその製造方法を
提供することにある。
ため、その熱抵抗Ｒ□を下げるとともにソースインダク
タンスＬ、を小さくしてその性能向上をはかり、しかも
、その製造方法が容易に半導体装置及びその製造方法を
提供することにある。
高濃度ｎ型ＧａＡｇ基板上にバッファ層、能動層を順次
形成して、ウェーハ上面にゲート電極とドレイン電極を
、下面にソース電極を形成し、能動層とソース電極を電
気的に接続するために、ストライプ状溝部を設け、能動
層と高能度ｎ型ＧａＡｓ基板を金属層で接続した構造で
上記目的を達成する。
形成して、ウェーハ上面にゲート電極とドレイン電極を
、下面にソース電極を形成し、能動層とソース電極を電
気的に接続するために、ストライプ状溝部を設け、能動
層と高能度ｎ型ＧａＡｓ基板を金属層で接続した構造で
上記目的を達成する。
以下１本発明の一実施例を第３図の半導体装置の断面図
により説明する０本実施例のＧａＡｓＭＥＳＦＨＴは、
高能度ｎ型ＧａＡｓ基板３１（以下ｎ９基板という）上
に高純度エピタキシャル成長ＧａＡｓ層３２（以下バッ
ファ層という）とｎ型エピタキシャル成長ＧａＡｓ層３
３（以下活性層という）と、このバッファ層３２と活性
層３３を貫きｎ０基板３１に達するストライプ状溝部３
５と、活性層３３とｎ１基板３１の双方に対してオーミ
ック特性を示しかつ電気的に接続するストライプ状溝部
３５を埋めた金属層３６′と、活性層３３上に形成され
たゲート電極３４．ドレイン電極３６．およびウェーハ
裏面に形成されたソース電極３７とを具備している。ド
レイン電流は図中矢印の如くドレイン電極３６から活性
層３３を通って金属層３５、ｎ”基板３１を通ってレー
ス電極３７へ流れる６ストライプ状溝部３５は浅いので
チップの強度は従来法（第２図）に比べて改善されてい
る。
により説明する０本実施例のＧａＡｓＭＥＳＦＨＴは、
高能度ｎ型ＧａＡｓ基板３１（以下ｎ９基板という）上
に高純度エピタキシャル成長ＧａＡｓ層３２（以下バッ
ファ層という）とｎ型エピタキシャル成長ＧａＡｓ層３
３（以下活性層という）と、このバッファ層３２と活性
層３３を貫きｎ０基板３１に達するストライプ状溝部３
５と、活性層３３とｎ１基板３１の双方に対してオーミ
ック特性を示しかつ電気的に接続するストライプ状溝部
３５を埋めた金属層３６′と、活性層３３上に形成され
たゲート電極３４．ドレイン電極３６．およびウェーハ
裏面に形成されたソース電極３７とを具備している。ド
レイン電流は図中矢印の如くドレイン電極３６から活性
層３３を通って金属層３５、ｎ”基板３１を通ってレー
ス電極３７へ流れる６ストライプ状溝部３５は浅いので
チップの強度は従来法（第２図）に比べて改善されてい
る。
熱抵抗Ｒ１及びソースインダクタンスＬ、は従来法と同
様軽減されており、高周波高出力ＧａＡｓＦＥＴとして
良好な特性を示している。
様軽減されており、高周波高出力ＧａＡｓＦＥＴとして
良好な特性を示している。
第４図（１） 〜（５）は本発明のＧａＡｓ ＦＥＴを
製造する方法の一例を説明する為の製造工程図であり、
以下同図を参照してその製造方法を説明する。
製造する方法の一例を説明する為の製造工程図であり、
以下同図を参照してその製造方法を説明する。
（１） ｎ”基板３１ （厚さ４５０ｕｍ＊キャリア濃
度１〜２ ｘ １０”ＧＷ−”）上に例えばバッファ層
３２（厚さ３μｍ、ノンドープ）、活性層３３（厚さＱ
、 ３〜０ 、５ ｔｔ ｍ 、キャリア１１１Ｉ
ｆ１．二１０″’Ｑｌｌ−”）のエピタキシャル成長層
を形成する（第４図（１） ’） 。
度１〜２ ｘ １０”ＧＷ−”）上に例えばバッファ層
３２（厚さ３μｍ、ノンドープ）、活性層３３（厚さＱ
、 ３〜０ 、５ ｔｔ ｍ 、キャリア１１１Ｉ
ｆ１．二１０″’Ｑｌｌ−”）のエピタキシャル成長層
を形成する（第４図（１） ’） 。
（２）通常のホトリソグラフィーとりフトオフ技術によ
りゲート電極を形成する。ゲート電極はＡＱ／Ｔｉ（厚
さ４００ｎｍ／１０１００ｎを用いた。 Ａ ｎ ／Ｔ
ｉのかわりにＡ ｕ ／ Ｐ ｔ ／Ｔｉ、ＡＱ／Ｗ
、ＡΩ／Ｗ、ＡＱ等を用いてもよい、又ホトリソグラフ
ィに換えて、ｘｍリソグラフィ、電子線リソグラフィー
を用いても良い（第４図（２） ） 。
りゲート電極を形成する。ゲート電極はＡＱ／Ｔｉ（厚
さ４００ｎｍ／１０１００ｎを用いた。 Ａ ｎ ／Ｔ
ｉのかわりにＡ ｕ ／ Ｐ ｔ ／Ｔｉ、ＡＱ／Ｗ
、ＡΩ／Ｗ、ＡＱ等を用いてもよい、又ホトリソグラフ
ィに換えて、ｘｍリソグラフィ、電子線リソグラフィー
を用いても良い（第４図（２） ） 。
（３）次にホトレジスト（Ａ ｚ −１３５０Ｊ ）を
エツチングマスクとして用い、バッファＲ３２，活性層
３３を貫きｎ０基板３１に達するストライプ状溝部を選
択エツチングする。エツチング液にはＮＩｌ、Ｏ）ｌ
： Ｈ，Ｏ□：Ｈ，Ｏ＝１ ： １０ ： １００を用
いる。このエツチングにＣＣ１１２Ｆ、等のガスを用い
た平行平板電極型ドライエツチング装置によるドライエ
ツチングを用いても良い（第４図（３））。
エツチングマスクとして用い、バッファＲ３２，活性層
３３を貫きｎ０基板３１に達するストライプ状溝部を選
択エツチングする。エツチング液にはＮＩｌ、Ｏ）ｌ
： Ｈ，Ｏ□：Ｈ，Ｏ＝１ ： １０ ： １００を用
いる。このエツチングにＣＣ１１２Ｆ、等のガスを用い
た平行平板電極型ドライエツチング装置によるドライエ
ツチングを用いても良い（第４図（３））。
（４）次にソース電極３６．及びストライプ状溝部３５
を埋める金属層３６′を通常のホトリソグラフィーとリ
フトオフ技術を用いてＡ ｕ ／ Ｎ ｉ／ＡｕＧｅ
（５００ｎｍ／ １０ ｎｍ／６０ ｎｍ）により形成
後、４００℃、３分間９ Ｎ２あるいはＨ３雰囲気中で
合金化処理する（第４図（４））。
を埋める金属層３６′を通常のホトリソグラフィーとリ
フトオフ技術を用いてＡ ｕ ／ Ｎ ｉ／ＡｕＧｅ
（５００ｎｍ／ １０ ｎｍ／６０ ｎｍ）により形成
後、４００℃、３分間９ Ｎ２あるいはＨ３雰囲気中で
合金化処理する（第４図（４））。
（５）ｎ“基板３１を機械研磨及び化学エッチを用いて
１０〜３０μｍの厚さまで薄くする１次にｎ９基板３１
の裏面にＡ ｕ ／ Ｎ ｉ ／ＡｕＧａ （５００ｎ
ｍ／１０ｎｍ／６０ｎｍ）を全面蒸着の後ＡＵ電解メッ
キ（厚さ３０〜７０μｍ）をこの上に施こし、ソース電
極とする（第４図（５））。
１０〜３０μｍの厚さまで薄くする１次にｎ９基板３１
の裏面にＡ ｕ ／ Ｎ ｉ ／ＡｕＧａ （５００ｎ
ｍ／１０ｎｍ／６０ｎｍ）を全面蒸着の後ＡＵ電解メッ
キ（厚さ３０〜７０μｍ）をこの上に施こし、ソース電
極とする（第４図（５））。
以上述べてきたように、本発明によれば、高濃度不純物
半導体基板を薄層化することが可能であり、Ａｕ厚メッ
キによる放熱性の改善とともに熱抵竺を低くすることが
できる。また活性Ｒ，バッファ層を貫通して高濃度不純
物半導体基板に至るストライプ状溝部に溝を堀るのみで
高濃度不純物半導体基板側にソース電極を形成できるの
でソースインダクタンスＬ、を小さくすることができる
ので、ウェーハの強度の不足が改善された高周波・高出
力ＧａＡｓ ＦＥＴを得ることが可能となった。
半導体基板を薄層化することが可能であり、Ａｕ厚メッ
キによる放熱性の改善とともに熱抵竺を低くすることが
できる。また活性Ｒ，バッファ層を貫通して高濃度不純
物半導体基板に至るストライプ状溝部に溝を堀るのみで
高濃度不純物半導体基板側にソース電極を形成できるの
でソースインダクタンスＬ、を小さくすることができる
ので、ウェーハの強度の不足が改善された高周波・高出
力ＧａＡｓ ＦＥＴを得ることが可能となった。
第１図は従来のＧａＡｓ ＦＥＴの断面図、第２図はバ
イアホールと厚メッキを用いた高周波・高出力ＧａＡｓ
ＦＥＴの断面図、第３図は本発明による高周波・高出
力のＧａＡｓ ＦＥＴの断面図、第４図は本発明による
高周波・高出力ＧａＡｓ ＦＥＴの製造工程を示す断面
図である。 １１・・・半絶縁性半導体基板（半絶縁性ＧａＡｓ基板
）、１２．３３・・・活性層、１３．３４・・・ゲート
電極。 １４・・・ソース電極、１５．３６・・・ドレイン電極
。 ２１・・・Ａｕ厚メッキ、２２・・・バイアホール、３
１・・高不純物濃度半導体基板（ｎ”基板）、３２・・
・高純度エピタキシャル成長半導体層（バッファ層）、
３５・・・ストライプ状溝部、３６′・・・金属層、３
７・・・ソース電極。 代理人 弁理士 小川勝馬（、′ 算１図 ′＃２図
イアホールと厚メッキを用いた高周波・高出力ＧａＡｓ
ＦＥＴの断面図、第３図は本発明による高周波・高出
力のＧａＡｓ ＦＥＴの断面図、第４図は本発明による
高周波・高出力ＧａＡｓ ＦＥＴの製造工程を示す断面
図である。 １１・・・半絶縁性半導体基板（半絶縁性ＧａＡｓ基板
）、１２．３３・・・活性層、１３．３４・・・ゲート
電極。 １４・・・ソース電極、１５．３６・・・ドレイン電極
。 ２１・・・Ａｕ厚メッキ、２２・・・バイアホール、３
１・・高不純物濃度半導体基板（ｎ”基板）、３２・・
・高純度エピタキシャル成長半導体層（バッファ層）、
３５・・・ストライプ状溝部、３６′・・・金属層、３
７・・・ソース電極。 代理人 弁理士 小川勝馬（、′ 算１図 ′＃２図
Claims (2)
- １．電界効果を用いた半導体装置に於いて、高純度不純
物含有半導体基板上に設けた第１層となる高純度エピタ
キシャル（バッファ）層と第２層となる能動層が連続的
に設けられ、該高濃度不純物含有半導体基板と能動層な
る該第２層との間を該第１層を介して接続され、能動層
となる第２層上にゲート電極とオーミック性を示す電極
（ドレン電極）１個と並置し、前記高濃度不純物含有半
導体基板に他の一方のオーミック性電極（ソース電極）
を少なくとも具備していることを特徴とする半導体装置
。 - ２．一導電型を有する高濃度不純物含有半導体基板上に
第１層となる高純度エピタキシャル層および第２層とな
る該半導体基板と同一導電型を有するエピタキシャル層
を連続的に形成する工程と、第２のエピタキシャル層上
にゲート電極を形成する工程と、第１及び第２のエピタ
キシャル層を選択エッチングして前記半導体基板に達す
るストライプ状溝部を形成する工程と、該ストライプ状
溝部を埋める金属層とドレイン電極を同一部材で同時に
形成する工程と、前記半導体基板を薄層化する工程と、
該半導体基板裏面上にソース電極を形成する工程を少な
くとも含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2622285A JPS61187371A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2622285A JPS61187371A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187371A true JPS61187371A (ja) | 1986-08-21 |
Family
ID=12187355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2622285A Pending JPS61187371A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008536332A (ja) * | 2005-04-11 | 2008-09-04 | クリー インコーポレイテッド | 厚い半絶縁性または絶縁性エピタキシャル窒化ガリウム層およびそれを組み込んだデバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206170A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 化合物半導体装置 |
| JPS59117171A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | 高周波高出力電界効果トランジスタ |
-
1985
- 1985-02-15 JP JP2622285A patent/JPS61187371A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206170A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 化合物半導体装置 |
| JPS59117171A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | 高周波高出力電界効果トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008536332A (ja) * | 2005-04-11 | 2008-09-04 | クリー インコーポレイテッド | 厚い半絶縁性または絶縁性エピタキシャル窒化ガリウム層およびそれを組み込んだデバイス |
| US8575651B2 (en) | 2005-04-11 | 2013-11-05 | Cree, Inc. | Devices having thick semi-insulating epitaxial gallium nitride layer |
| US9224596B2 (en) | 2005-04-11 | 2015-12-29 | Cree, Inc. | Methods of fabricating thick semi-insulating or insulating epitaxial gallium nitride layers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4954463B2 (ja) | ショットキーバリアダイオード | |
| JP2009081177A (ja) | 電界効果トランジスタ、半導体チップ及び半導体装置 | |
| JP2000100828A (ja) | 半導体装置及びその製造方法 | |
| JP2004193273A (ja) | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 | |
| TWI695433B (zh) | 半導體裝置 | |
| JPS61187371A (ja) | 半導体装置及びその製造方法 | |
| JPS5914906B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JP3087278B2 (ja) | モノリシック集積回路素子 | |
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| JP2000208753A (ja) | 半導体装置とその製造方法 | |
| JPS59181060A (ja) | 半導体装置 | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3168968B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JP2991297B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH07201887A (ja) | 電界効果トランジスタ | |
| JPS59126676A (ja) | 電界効果型トランジスタ | |
| JPS60196976A (ja) | 半導体示装置 | |
| JP2507030B2 (ja) | 電界効果トランジスタ | |
| JP2002289774A (ja) | 多層構造半導体装置 | |
| JPH01200674A (ja) | 半導体装置 | |
| JPH0472384B2 (ja) | ||
| JPH04109633A (ja) | 半導体装置 | |
| JPH01150369A (ja) | 電界効果トランジスタ |