JPH03145736A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH03145736A JPH03145736A JP28518089A JP28518089A JPH03145736A JP H03145736 A JPH03145736 A JP H03145736A JP 28518089 A JP28518089 A JP 28518089A JP 28518089 A JP28518089 A JP 28518089A JP H03145736 A JPH03145736 A JP H03145736A
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- Japan
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- insulating film
- conductive layer
- drain
- source
- electrodes
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 150000001875 compounds Chemical class 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 2
- 244000126211 Hericium coralloides Species 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005520 electrodynamics Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は接合型の電界効果トランジスタに係り、特に
、化合物半導体基板に並列接続された複数のゲートを備
える電界効果トランジスタに関する。
、化合物半導体基板に並列接続された複数のゲートを備
える電界効果トランジスタに関する。
（従来の技術）
般に、接合型の電界効果トランジスタ（以下、Ｊ−ＦＥ
Ｔと略記する）は、ゲート・ソース間の接合容量、ゲー
トリーク電流およびゲート抵抗が雑音特性に大きな影響
を及ぼすことが知られ、雑音の低減にはゲート・ソース
間の接合容量の低減等が望まれる。
Ｔと略記する）は、ゲート・ソース間の接合容量、ゲー
トリーク電流およびゲート抵抗が雑音特性に大きな影響
を及ぼすことが知られ、雑音の低減にはゲート・ソース
間の接合容量の低減等が望まれる。
そこで、本出願人にあっては、ゲート抵抗を高めること
無くゲート・ソース間の接合容量の低減とゲートリーク
電流の減少とを図ることができるＪ−ＦＥＴを特開昭６
３−２３２４６３号公報等で提案している。この先願の
Ｊ−ＦＥＴは、化合物半導体基板上にバッファ層と能動
層とを有し、能動層に複数のゲートを、バッファ層にゲ
ートを並列接続するガートリングを設け、これらガート
リング等を絶縁膜で被覆するが、絶縁膜にはガートリン
グ上に溝をガートリングに沿って形成して溝にガードリ
ングとオーミック接触する電極を形成し、この電極上に
ドレインおよびソースの引出配線を接続する。
無くゲート・ソース間の接合容量の低減とゲートリーク
電流の減少とを図ることができるＪ−ＦＥＴを特開昭６
３−２３２４６３号公報等で提案している。この先願の
Ｊ−ＦＥＴは、化合物半導体基板上にバッファ層と能動
層とを有し、能動層に複数のゲートを、バッファ層にゲ
ートを並列接続するガートリングを設け、これらガート
リング等を絶縁膜で被覆するが、絶縁膜にはガートリン
グ上に溝をガートリングに沿って形成して溝にガードリ
ングとオーミック接触する電極を形成し、この電極上に
ドレインおよびソースの引出配線を接続する。
（発明が解決しようとする課題）
しかしながら、上述した先願にがかるＪ−ＦＥＴにあっ
ては、ガードリングがＧａ八への化合物半導体にＺｎ等
のＰ型不純物を拡散して成り、電極がガードリングと反
応性のへｕＢｅ等から成り、この電極が絶縁膜の溝内に
ガートリングに沿って延在して電極の下面がほぼ全面で
ガードリングとオーミック接触する。このため、温度が
繰り返し変化する環境下等においては、電極がガートリ
ングと反応して歪を生しることがあり、電極上の絶縁膜
に電気的短絡の原因となる亀裂等が生じ、信頼性の低下
を招くという問題があった。
ては、ガードリングがＧａ八への化合物半導体にＺｎ等
のＰ型不純物を拡散して成り、電極がガードリングと反
応性のへｕＢｅ等から成り、この電極が絶縁膜の溝内に
ガートリングに沿って延在して電極の下面がほぼ全面で
ガードリングとオーミック接触する。このため、温度が
繰り返し変化する環境下等においては、電極がガートリ
ングと反応して歪を生しることがあり、電極上の絶縁膜
に電気的短絡の原因となる亀裂等が生じ、信頼性の低下
を招くという問題があった。
特に、上述したＪ−ＦＥＴにあっては、ガードリングを
オーミック接触する電極の上方にドレイン用の引出配線
（ドレイン配線）とソース用の引出配線（ソース配線）
が設けられて交差するため、この電極が歪を生じると電
極の上方の配線の変形あるいは断線を招くおそれがあっ
た。
オーミック接触する電極の上方にドレイン用の引出配線
（ドレイン配線）とソース用の引出配線（ソース配線）
が設けられて交差するため、この電極が歪を生じると電
極の上方の配線の変形あるいは断線を招くおそれがあっ
た。
この発明は、上記事情に鑑みてなされたもので、高い信
頼性を得られるＪ−ＦＥＴを提供することを目的とする
。
頼性を得られるＪ−ＦＥＴを提供することを目的とする
。
（課題を解決するための手段）
この発明の電界効果トランジスタは、化合物半導体基板
上にバッファ層を、このバッファ層上に能動層を備え、
この能動層に所定導電型の複数のゲートおよびゲート間
にドレインとソースとを形成するとともに、これらゲー
トを並列に接続する所定導電型の動電層をバッファ層に
形成し、この導電層上に絶縁膜を設けて導電層を被覆す
るとともに、この絶縁膜に導電層に臨む窓部を形成し、
前記導電層上で導電層に沿って延在して前記窓部を経て
導電層とオーミック接触する抵抗性接触電極を前記絶縁
膜上に形成したことが要旨である。
上にバッファ層を、このバッファ層上に能動層を備え、
この能動層に所定導電型の複数のゲートおよびゲート間
にドレインとソースとを形成するとともに、これらゲー
トを並列に接続する所定導電型の動電層をバッファ層に
形成し、この導電層上に絶縁膜を設けて導電層を被覆す
るとともに、この絶縁膜に導電層に臨む窓部を形成し、
前記導電層上で導電層に沿って延在して前記窓部を経て
導電層とオーミック接触する抵抗性接触電極を前記絶縁
膜上に形成したことが要旨である。
（作用）
この発明の電界効果トランジスタにおいては、電極は絶
縁膜上に形成され、電極は一部が絶縁膜の窓部を経てガ
ードリングとオーミック接触するにすぎないため、電極
の歪をきわめて小さくでき、絶縁膜の亀裂等を有効に防
止できる。
縁膜上に形成され、電極は一部が絶縁膜の窓部を経てガ
ードリングとオーミック接触するにすぎないため、電極
の歪をきわめて小さくでき、絶縁膜の亀裂等を有効に防
止できる。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図から第４図はこの発明の一実施例にがかるＪ−Ｆ
ＥＴを表し、第１図および第２図が要部断面図、第３図
が一部斜視図、第４図が一部の模式平面図である。
ＥＴを表し、第１図および第２図が要部断面図、第３図
が一部斜視図、第４図が一部の模式平面図である。
図中、１１はＪ−ＦＥＴを示し、Ｊ−ＦＥＴ １１は半
絶縁性ＧａＡｓから成る化合物半導体基板１２上にバッ
ファ層１３および所定導電型（例えばＮ型）の能動層１
４を順次形成した後に一部（図中両側部）の能動層１４
およびバッファ層１３の上層部分をエツチング除去して
チャンネル領域Ｃを設ける。
絶縁性ＧａＡｓから成る化合物半導体基板１２上にバッ
ファ層１３および所定導電型（例えばＮ型）の能動層１
４を順次形成した後に一部（図中両側部）の能動層１４
およびバッファ層１３の上層部分をエツチング除去して
チャンネル領域Ｃを設ける。
能動層１４には、所定導電型（例えばＰ型）の領域であ
る複数のゲートＧが形成され、これらゲ１−の間に交互
にドレインＤとソースＳとが設定されている。バッファ
層１３にはゲートＧと同一の導電型（Ｎ型）のガードリ
ング１５が形成され、このガードリング１５にゲートＧ
が並列に接続されている。なお、ゲートＧ、ソースＳ、
ドレインＤおよびガードリング１５は図中全てを明示し
ないが前述した公報に明らかである。
る複数のゲートＧが形成され、これらゲ１−の間に交互
にドレインＤとソースＳとが設定されている。バッファ
層１３にはゲートＧと同一の導電型（Ｎ型）のガードリ
ング１５が形成され、このガードリング１５にゲートＧ
が並列に接続されている。なお、ゲートＧ、ソースＳ、
ドレインＤおよびガードリング１５は図中全てを明示し
ないが前述した公報に明らかである。
１６はＳｉ３Ｎ＋から成る絶縁膜であり、バッファ層１
３および能動層１４の上面に設けられてこれらを被覆す
る。絶縁膜１６には、ガードリング１５の上方にガード
リング１５上面に開口する複数の窓部１６ｂが、また、
ドレインＤとソースＳとの上方にそれぞれ溝１６ｃ、１
６ｄがエツチング除去等で形成されている。窓部１６ｂ
は、第３図および第４図に明らかなように、略正方形状
を成し、後述する配線とオーミック電極との交差領域Ａ
間にそれぞれ所定間隔で３つが形成されている。ずなわ
ち、窓部１６ｂは、交差領域Ａの下方の除く部分に形成
されている。この絶縁膜１Ｂには、上部にガードリング
１５の上方でガードリング１５に沿ってオーミック電極
１７が形成され、また、ドレインＤとソースＳとの上方
でそれぞれの溝１６ｃ、１６ｄ内にオーミック電極１９
゜２０が形成されている。ガードリング１５上のオーミ
ック電極１７は、第３図に示されるように矩形状を成し
、窓部１６ｂ内の部分がガードリング１５とオーミック
接触して窓部１６ｅの上方廻りで絶縁膜１６の窓部１６
ｂの上縁を被覆している。また、オーミック電極１９．
２０はそれぞねがドレインＤとソースＳとにオーミック
接触している。これらオーミック電極１７，１９．２０
は絶縁膜２１で被覆されている。
３および能動層１４の上面に設けられてこれらを被覆す
る。絶縁膜１６には、ガードリング１５の上方にガード
リング１５上面に開口する複数の窓部１６ｂが、また、
ドレインＤとソースＳとの上方にそれぞれ溝１６ｃ、１
６ｄがエツチング除去等で形成されている。窓部１６ｂ
は、第３図および第４図に明らかなように、略正方形状
を成し、後述する配線とオーミック電極との交差領域Ａ
間にそれぞれ所定間隔で３つが形成されている。ずなわ
ち、窓部１６ｂは、交差領域Ａの下方の除く部分に形成
されている。この絶縁膜１Ｂには、上部にガードリング
１５の上方でガードリング１５に沿ってオーミック電極
１７が形成され、また、ドレインＤとソースＳとの上方
でそれぞれの溝１６ｃ、１６ｄ内にオーミック電極１９
゜２０が形成されている。ガードリング１５上のオーミ
ック電極１７は、第３図に示されるように矩形状を成し
、窓部１６ｂ内の部分がガードリング１５とオーミック
接触して窓部１６ｅの上方廻りで絶縁膜１６の窓部１６
ｂの上縁を被覆している。また、オーミック電極１９．
２０はそれぞねがドレインＤとソースＳとにオーミック
接触している。これらオーミック電極１７，１９．２０
は絶縁膜２１で被覆されている。
絶縁膜２１上には、第３図に明示されるように、オーミ
ック電極１７上に絶縁膜を介してドレイン配線２３とソ
ース配線２４とが設けられている。ドレイン配線２３は
、基部２３ａおよび基部２３ａから平行に延出するくし
歯部２３ｂを有するくし状を成し、くし歯部２３ｂがオ
ーミック電Ｆｉ１７の上方を経てドレインＤ上に延出し
ている。このドレイン配線２３はくし歯部２３ｂがオー
ミック電極１９を介してドレインＤに並列的に接続され
ている。同様に、ソース配線２４は基部２４ａおよびく
し歯部２３ｂを有するくし状を成し、くし歯部２３ｂが
オーミック電極１７の上方を経てソースＳ上に延出して
ソースＳに並列的に接線されている。すなわち、オーミ
ック電極１７とドレイン配線２３のくし歯部２３ｂとは
ドレインＤの側方で交差し、また、オーミック電極１７
とドレイン配線２４のくし歯部２４ｂとはソースＳの側
方で交差する（以下、これらの交差領域をＡと称して第
４図中に斜線を付して表す。）。そして、前述したよう
に、絶縁膜１６の窓部１６ｂはオーミック電極１７とソ
ース配線２４およびドレイン配線２３との交差領域Ａの
下方を避けて交差領域Ａ間に形成されている（第４図参
照）。
ック電極１７上に絶縁膜を介してドレイン配線２３とソ
ース配線２４とが設けられている。ドレイン配線２３は
、基部２３ａおよび基部２３ａから平行に延出するくし
歯部２３ｂを有するくし状を成し、くし歯部２３ｂがオ
ーミック電Ｆｉ１７の上方を経てドレインＤ上に延出し
ている。このドレイン配線２３はくし歯部２３ｂがオー
ミック電極１９を介してドレインＤに並列的に接続され
ている。同様に、ソース配線２４は基部２４ａおよびく
し歯部２３ｂを有するくし状を成し、くし歯部２３ｂが
オーミック電極１７の上方を経てソースＳ上に延出して
ソースＳに並列的に接線されている。すなわち、オーミ
ック電極１７とドレイン配線２３のくし歯部２３ｂとは
ドレインＤの側方で交差し、また、オーミック電極１７
とドレイン配線２４のくし歯部２４ｂとはソースＳの側
方で交差する（以下、これらの交差領域をＡと称して第
４図中に斜線を付して表す。）。そして、前述したよう
に、絶縁膜１６の窓部１６ｂはオーミック電極１７とソ
ース配線２４およびドレイン配線２３との交差領域Ａの
下方を避けて交差領域Ａ間に形成されている（第４図参
照）。
このようなＪ−ＦＥＴ １１にあっては、ガードリング
１５とオーミック電極１７とが反応性であるため、温度
が繰り返し変化する環境下等においてオーミック電極１
７はオーミック接触する部分に歪が生じるおそれがある
が、ガードリング１５とオーミック電極１７とは絶縁膜
１６に配線２３２４との交差領域Ａ間で形成された窓部
１６ｂのみを経てオーミック接触する。したがって、オ
ーミック電ｆ！１７が窓部１６ｂ内で歪を生じても全体
としての歪がきわめて少く、このオーミック電極１７の
歪によって絶縁膜２１が亀裂等を生じることも無い。そ
して、窓部°１６ｂすなわちオーミック電極１７が歪を
生じると考えられる部分はオーミック電極１７の配線２
３．２４との交差部分Ａの下方を避けて交差領域Ａ間に
形成されるため、オーミック電極１７の歪により配線２
３゜２４が影響を受けることは無く、配線２３．２４の
変形、断線等の不都合が防止されて高い信頼性が得られ
る。
１５とオーミック電極１７とが反応性であるため、温度
が繰り返し変化する環境下等においてオーミック電極１
７はオーミック接触する部分に歪が生じるおそれがある
が、ガードリング１５とオーミック電極１７とは絶縁膜
１６に配線２３２４との交差領域Ａ間で形成された窓部
１６ｂのみを経てオーミック接触する。したがって、オ
ーミック電ｆ！１７が窓部１６ｂ内で歪を生じても全体
としての歪がきわめて少く、このオーミック電極１７の
歪によって絶縁膜２１が亀裂等を生じることも無い。そ
して、窓部°１６ｂすなわちオーミック電極１７が歪を
生じると考えられる部分はオーミック電極１７の配線２
３．２４との交差部分Ａの下方を避けて交差領域Ａ間に
形成されるため、オーミック電極１７の歪により配線２
３゜２４が影響を受けることは無く、配線２３．２４の
変形、断線等の不都合が防止されて高い信頼性が得られ
る。
（発明の効果）
以上説明したように、この発明にかかる電界効果トラン
ジスタによれば、オーミック電極とガードリングとを絶
縁膜に形成された窓部な介してオーミック接触させるた
め、オーミック電極に歪が生じても引出配線下の絶縁膜
に亀裂が生じることを防止でき、また、配線に断線、変
形等の不都合が生じることも防止でき、高い信頼性を得
られる。
ジスタによれば、オーミック電極とガードリングとを絶
縁膜に形成された窓部な介してオーミック接触させるた
め、オーミック電極に歪が生じても引出配線下の絶縁膜
に亀裂が生じることを防止でき、また、配線に断線、変
形等の不都合が生じることも防止でき、高い信頼性を得
られる。
第１図から第４図はこの発明の一実施例にかかる電界効
果トランジスタを示し、第１図および第２図が断面図、
第３図が一部の斜視図、第４図が要部の模式平面図であ
る。 １１・・・電界効果トランジスタ（Ｊ−ＦＥＴ） 、１
２・・・化合物半導体基板、１３・・・バッファ層、１
４・・・能動層、１５・・・ガードリング、１６・・・
絶縁膜、１６ｂ・・・窓部、１７，１９．２０・・・オ
ーミック電極、２１絶縁膜、２３・・・ドレイン配線、
２４・・・ソース配線、Ａ・・・交差部分、Ｄ・・・ド
レイン、Ｇ・・・ゲート、Ｓ・・・ソース。
果トランジスタを示し、第１図および第２図が断面図、
第３図が一部の斜視図、第４図が要部の模式平面図であ
る。 １１・・・電界効果トランジスタ（Ｊ−ＦＥＴ） 、１
２・・・化合物半導体基板、１３・・・バッファ層、１
４・・・能動層、１５・・・ガードリング、１６・・・
絶縁膜、１６ｂ・・・窓部、１７，１９．２０・・・オ
ーミック電極、２１絶縁膜、２３・・・ドレイン配線、
２４・・・ソース配線、Ａ・・・交差部分、Ｄ・・・ド
レイン、Ｇ・・・ゲート、Ｓ・・・ソース。
Claims (2)
- （１）化合物半導体基板上にバッファ層を、このバッフ
ァ層上に能動層を備え、この能動層に所定導電型の複数
のゲートおよびゲート間にドレインとソースとを形成す
るとともに、これらゲートを並列に接続する所定導電型
の導電層をバッファ層に形成し、この導電層上に絶縁膜
を設けて導電層を被覆するとともに、この絶縁膜に導電
層に臨む窓部を形成し、前記導電層上で導電層に沿って
延在し前記窓部を経て導電層とオーミック接触する抵抗
性接触電極を前記絶縁膜上に形成したことを特徴とする
電界効果トランジスタ。 - （２）前記抵抗性接触電極上に一部が位置して前記ドレ
インに接続するドレイン引出配線および前記抵抗性接触
電極上に一部が位置して前記ソースに接続するソース引
出配線を前記絶縁膜上に有し、前記絶縁膜の窓部を前記
ドレイン配線および前記ソース配線と前記抵抗性接触電
極との交差領域の下方を除く部分に配置したことを特徴
とする請求項１に記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518089A JPH03145736A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28518089A JPH03145736A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145736A true JPH03145736A (ja) | 1991-06-20 |
Family
ID=17688142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28518089A Pending JPH03145736A (ja) | 1989-10-31 | 1989-10-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
-
1989
- 1989-10-31 JP JP28518089A patent/JPH03145736A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
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