JP7205638B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１には、半導体装置の一例として、下部電極層を兼ねる基板と、誘電体層と、上部電極層とがこの順で積層され、上部電極層の上には、基板の端部が露出するように保護層が形成されている薄膜キャパシタが記載されている。
特開２０１６－２５３１０号公報
特許文献１に記載されているような半導体装置をインバーター回路などで、ＤＣバイアス下またはＡＣバイアス下で使用すると、保護層に構造不良が発生し、半導体装置の信頼性が低下するという問題があった。特に、ＤＣバイアス下の使用では、構造不良が発生し易いという問題があった。
そこで、本発明は、より信頼性の高い半導体装置を提供することを目的とした。
本発明者らの知見によれば、特許文献１に記載されているような半導体装置をインバーター回路などで、ＤＣバイアス下またはＡＣバイアス下で使用すると、基板が陽極側となる場合、高湿度環境では、保護膜の外周端部と接する基板部分が陽極酸化によって酸化されると、その基板部分の体積が膨張して、保護層の外周端部に構造不良が発生する場合がある。特に、ＤＣバイアス下の使用では、常時、基板が陽極側となるため、構造不良が発生し易い。この構造不良は保護層の耐湿機能や放電防止機能を低下させて半導体装置の信頼性を低下させる。
これに対し、基板の端部まで保護層で被覆すると、ダイシング時のダメージにより保護層にクラックが生じ、クラックを介して水分が侵入し陽極酸化が促進されることで保護層の構造不良が発生する。また、基板の端部をメタルガードリングで被覆すると、高湿度環境では沿面放電のリスクが生じる。沿面放電は空気放電と異なり、絶縁層である保護層の汚染度や誘電性等の表面状態に依存するため、設計変更で対応することは困難である。そのため、基板の陽極酸化への対応は十分ではなかった。
そこで、本発明者らは、基板の陽極酸化への対応を鋭意検討した結果、本発明を完成させたものである。
すなわち、本発明の半導体装置は、互いに対向する第１主面および第２主面を有する半導体基板と、前記半導体基板の前記第１主面上に積層された誘電体層と、前記誘電体層上に積層された第１電極層と、前記誘電体層と前記第１電極層の外周端部を少なくとも被覆し、前記半導体基板の前記第１主面の外周端部が露出するように設けられた保護層と、を備え、前記半導体基板は、前記保護層の外周端部の直下に少なくとも位置する高抵抗領域を有する、ことを特徴とする。
本発明によれば、半導体装置の基板の陽極酸化を抑制することで、より信頼性の高い半導体装置を提供することが可能となる。
実施の形態１に係る半導体装置の構造の一例を示す模式断面図である。 実施の形態１に係る半導体装置の構造の一例を示す模式断面図である。 実施の形態１に係る半導体装置の構造の一例を示す模式断面図である。 実施の形態１に係る半導体装置の構造の一例を示す模式断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態１に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態２に係る半導体装置の製造工程の一例を示す模式断面図である。 実施の形態３に係る半導体モジュールの構成の一例を示す回路図である。
以下、本発明の実施の形態について適宜図面を参照しながら説明する。なお、以下の説明は、本発明を当業者が十分に理解するために提供するものであって、本発明を以下の内容に限定することを意図するものではない。また、以下の説明において、実質的に同一の構成に対しては同一の符号を付し、重複する説明を省略する場合がある。
（実施の形態１）
図１は、実施の形態１に係る半導体装置の構造の一例を示す模式斜視図である。図２は、図１の半導体装置のＸ－Ｘ’線に沿った模式断面図であり、Ｗ方向の中心を通るＬＴ断面図である。なお、Ｌ方向は半導体装置１の長さ方向であり、Ｗ方向は半導体装置１の幅方向であり、Ｔ方向は半導体装置１の高さ方向である。
半導体装置１は、互いに対向する第１主面１０ａおよび第２主面１０ｂと、前記第１主面と前記第２主面の間に位置する４つの側面からなる外周面１０Ａとを有する半導体基板１０と、半導体基板１０の第１主面１０ａ上に積層された誘電体層１１と、誘電体層１１上に積層された第１電極層１２と、誘電体層１１と第１電極層１２の外周端部を被覆する環状の保護層１３と、第２主面１０ｂ上に形成された第２電極層１４を備えている。保護層１３の外周端部１３ａは半導体基板１０の外周面１０Ａよりも内側に位置しており、中央部には開口部１３ｂを有している。
半導体基板１０は、平面視で矩形形状を有し、Ｔ方向には互いに対向する第１主面１０ａと第２主面１０ｂを有し、Ｌ方向には対向する一対の側面１０ｃ、１０ｄを有し、Ｗ方向には対向する一対の側面（不図示）を有している。ここで、Ｌ方向に対向する一対の側面１０ｃ、１０ｄと、Ｗ方向に対向する一対の側面とは、半導体基板１０の外周面１０Ａを構成する。
半導体基板１０には、例えばシリコン基板を用いることができる。シリコン基板の導電型は特に限定されず、ｐ型とｎ型のいずれも用いることができる。ｐ型不純物としては、Ｂ、ｎ型不純物としては、Ｐ、Ａｓ、Ｓｂ等を用いることができる。
半導体基板１０は、保護層１３の外周端部１３ａの直下に少なくとも位置する高抵抗領域１０ｅを有している。ここで、保護層１３の外周端部１３ａとは、保護層１３の端面と、最外周端から内側の所定位置までの領域とを含む部分であり、平面視では半導体基板との境界を構成する。また、保護層１３の外周端部１３ａの直下に少なくとも位置するとは、保護層１３の外周端部１３ａの下側（深さ方向）に少なくとも位置していることをいう。また、高抵抗領域１０ｅとは、半導体基板１０における高抵抗領域１０ｅ以外の領域（低抵抗領域）よりも高い抵抗率を有する領域であり、１０２Ω・ｃｍ以上１０９Ω・ｃｍ以下、好ましくは１０３Ω・ｃｍ以上１０５Ω・ｃｍ以下の範囲の抵抗率を有する。ここで、低抵抗領域の抵抗率は、上記の通り、１０－５Ω・ｃｍ以上１０２Ω・ｃｍ未満、好ましくは１０－３Ω・ｃｍ以上１０１Ω・ｃｍ以下である。なお、抵抗率は、公知の測定方法、例えば、四探針法を用いて測定することができる。
また、高抵抗領域１０ｅは、保護層１３の外周端部１３ａの直下にあれば、その深さ（あるいは厚さ）は特に限定されない。断面視で、高抵抗領域１０ｅの厚さＴ１は、半導体基板１０の表面から少なくとも１μｍまでの範囲、さらには、半導体基板１０の厚さ方向全体にわたっていることが好ましい。あるいは、半導体基板１０の厚さをＴ２とした時、（Ｔ１/Ｔ２）は、０．０００１以上１以下である。また、断面視で、高抵抗領域１０ｅの幅をＬ１とし、半導体基板１０の幅をＬ２とした時、（Ｌ１/Ｌ２）は０．００１以上０．１以下、好ましくは０．０１以上０．０５以下である。なお、特に断らない限り、本明細書中、断面視とは、半導体装置１の厚さ方向における断面視をいう。
また、高抵抗領域１０ｅは、断面視で、第１電極層１２の外周端部よりも半導体基板１０の外周端部側に設けられていることが好ましい。さらに、高抵抗領域１０ｅは、誘電体層１１の外周端部よりも外側に設けられていることが好ましい。もし、高抵抗領域１０ｅを、断面視で、第１電極層１２の外周端部よりも半導体基板１０の中央側に設けると、半導体装置１の容量密度が低下するからである。例えば、高抵抗領域１０ｅは、平面視で、第１電極層１２を囲むように環状に形成されていてもよい。図２は、その一例であり、高抵抗領域１０ｅは、断面視で、内周側端部１０ｅ１と外周側端部１０ｅ２を有し、内周側端部１０ｅ１は第１電極層１２の端部よりも半導体基板１０の外周面側に設けられ、外周側端部１０ｅ２は半導体基板１０の外周面（図１中の側面１０ｃ、１０ｄ）に達している。外周側端部１０ｅ２を半導体基板１０の外周面にまで設けることで、基板１０の端部に高抵抗領域１０ｅが形成されるため、電極１２と基板１０間の放電距離が延びることで、沿面放電の抑制に有利な構造が得られる。なお、高抵抗領域１０ｅを平面視で環状に形成する場合、その環状形状には、円形形状だけでなく、多角形状も含まれ、多角形状には、角部が矩形だけでなく、角部が曲率を有する矩形である形状も含まれる。
また、図３は別の例であり、高抵抗領域１０ｆは、断面視で、内周側端部１０ｆ１と外周側端部１０ｆ２を有し、内周側端部１０ｆ１は第１電極層１２の端部よりも半導体基板１０の外周面側に設けられ、外周側端部１０ｆ２は半導体基板１０の外周面に達し、さらに半導体基板１０の厚さ方向全体にわたって形成されている。高抵抗領域１０ｆの厚さを大きくすることで、半導体基板１０が陽極酸化されることをさらに抑制することができる。また、図４は、別の例であり、高抵抗領域１０ｇは、断面視で、内周側端部１０ｇ１と外周側端部１０ｇ２を有し、内周側端部１０ｇ１は第１電極層１２の端部よりも半導体基板１０の外周面側に設けられ、外周側端部１０ｇ２は半導体基板１０の外周面から離間し、さらに半導体基板１０の厚さ方向全体にわたって形成されている。外周側端部１０ｇ２を半導体基板１０の周面から離間させることで、ダイシングラインに高抵抗領域１０ｇが存在しないので、高抵抗領域１０ｇに対するダイシング時のチッピングによるダメージ低減の効果を有する。
高抵抗領域は、例えば、イオン注入法を用いて酸素イオンをドープし高温熱処理を実施することにより形成することができる。この方法は、Separation by implanted oxygenとして知られており、シリコン基板中に高抵抗であるシリコン酸化膜が形成される。具体的には、例えば、以下の方法を用いることができる。半導体基板として、ｐ型不純物またはｎ型不純物を、例えば５×１０１６ｃｍ-３以上の不純物濃度でドープされたシリコン基板を用いる。酸素イオンを、シリコン基板に、４×１０１7ｃｍ-３程度の密度で打ち込み、１３００℃でアニールを行う。打ち込み深さは、打ち込みエネルギー等の打ち込み条件を変化させることで調整できる。
誘電体層１１は、絶縁性を有するシリコン酸化物、例えばＳｉＯ２で形成することができる。誘電体層１１は、例えば、シリコン基板を熱酸化等によって酸化する方法や、ＣＶＤ法を用いて形成することができる。誘電体層１１の厚さは、０．０１μｍ以上１０μｍ以下、好ましくは０．１μｍ以上３μｍ以下である。また、誘電体層１１は、単層だけでなく、複数の誘電体による積層構造でもよい。積層構造とすることにより、より任意の容量や耐圧設計が可能になる。
第１電極層１２には、モリブデン、アルミニウム、金、タングステン、白金、チタン等の金属材料を用いることができる。第１電極層はスパッタリング法や真空蒸着法を用いて形成することができる。第１電極層の厚さは、０．１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上３μｍ以下である。
保護層１３には、シリコン酸窒化物やシリコン窒化物等の無機絶縁材料や、ポリイミド等の絶縁性樹脂材料を用いることができる。保護層１３の厚さは、０．２μｍ以上３０μｍ以下、好ましくは０．５μｍ以上１０μｍ以下である。なお、保護層１３は平面視で環状形状を有することが好ましい。その環状形状には、円形形状だけでなく、多角形状も含まれ、多角形状には、角部が矩形だけでなく、角部が曲率を有する矩形である形状も含まれる。
第２電極層１４には、第１電極層１２と同様の材料を用いることができる。第２電極層１４の厚さは、０．１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上３μｍ以下である。なお、本実施の形態では、半導体基板１０にｐ型導電型またはｎ型導電型のシリコン基板を用いており、半導体基板１０の低抵抗領域が電極の機能を兼ねることができるので、第２電極層１４を省略することもできる。
本実施の形態に係る半導体装置は、ＤＣバイアス下またはＡＣバイアス下で使用することができるが、ＤＣバイアス下で好適に使用することができる。その場合、半導体基板を正極として直流電源の正極に接続し、第１電極層を負極として直流電源の負極に接続する。なお、半導体基板に第２電極層が設けられている場合には、第２電極層を正極として、直流電源の正極に接続する。
（製造方法）
本実施の形態に係る半導体装置は、例えば、以下の方法を用いて製造することができる。図５Ａ～５Ｅを参照して説明する。まず、互いに対向する第１主面１０ａと第２主面１０ｂとを有する低抵抗シリコン基板１０を用い、ダイシングラインを含む素子端部となる領域に、イオン注入法により酸素イオンを注入し、熱処理を行うことにより、シリコン基板１０の第１主面１０ａの所定の領域に高抵抗領域１０ｅを形成する（図５Ａ）。次に、シリコン基板１０の第１主面１０ａ上にＣＶＤ法によりＳｉＯ２からなる誘電体膜を形成し、フォトリソグラフィ、ドライエッチングによりパターニングして誘電体層１１を形成する（図５Ｂ）。次に、誘電体層１１の上にスパッタリング法により金属膜を形成し、フォトリソグラフィ、ウェットエッチングによりパターニングして第１電極層１２を形成する（図５Ｃ）。ここで、断面視で、第１電極層１２の端部よりも半導体基板１０の周面側に高抵抗領域が位置するように、第１電極層１２を形成する。次に、第１電極層１２の端部を被覆するように、ＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ４）を形成し、フォトリソグラフィ、ドライエッチングによりパターニングして、平面視で中央に開口部を有する保護層１３を形成する（図５Ｄ）。ここで、保護層１３の外周端部の直下に高抵抗領域１０ｅが少なくとも位置するように保護層１３を形成する。次に、半導体基板１０の第２主面１０ｂを研磨し、スパッタリング法により金属膜からなる第２電極層１４を形成する（図５Ｅ）。次に、半導体基板をダイシングして個片化することで、半導体装置１を得る。
基板の陽極酸化に起因する半導体装置の信頼性低下の原因として、高湿度環境では、保護膜の外周端部と接する基板部分が陽極酸化によって酸化されると、基板部分の体積が膨張して、保護層の外周端部に構造不良が発生すること、そしてその基板の陽極酸化された部分を介して水分が侵入することが考えられる。本実施の形態によれば、半導体基板が、保護層の外周端部の直下に少なくとも位置する高抵抗領域を有しているので、半導体基板が陽極となった場合でも、誘電体層を介して第１電極層と半導体基板の低抵抗領域との間で電位が印加されるだけであり、高抵抗領域にはほとんど電位が印加されない。このため、高抵抗領域は陽極として機能しないため、保護層との境界領域にある半導体基板が陽極酸化されることを抑制することができる。これにより、半導体基板と保護層との境界領域では、陽極酸化による体積膨張が生じないため、保護層の外周端部の構造不良の発生を防止できる。また、基板の陽極酸化部を介した誘電体膜への水分浸入も防止できる。これらの作用により、半導体装置の信頼性を向上させることができる。
（実施の形態２）
本実施の形態では、半導体基板の第１主面にトレンチが形成されている半導体装置について説明する。図６Ａ～６Ｈは、本実施の形態に係る半導体装置４の製造方法の一例を示す模式断面図である。
まず、半導体装置４の構造について説明する。図６Ｈに示すように、例えば、半導体装置４は、互いに対向する第１主面２０ａおよび第２主面２０ｂと、第１主面２０ａと第２主面２０ｂの間に位置する４つの側面からなる外周面２０Ａとを有し、第１主面２０ａ上には複数のトレンチ２０ｄが形成された半導体基板２０と、複数のトレンチ２０ｄに沿って形成されると共に第１主面２０ａに積層された誘電体層２１と、誘電体層２１上に積層された第１電極層２４と、誘電体層２１と第１電極層２４の少なくとも端部を被覆する保護層２５と、を備えている。さらに、半導体基板２０は、保護層２５の外周端部２５ａの直下に少なくとも位置する高抵抗領域２０ｃを有している。また、第１電極層２４は、誘電体層２１上に積層された第１導電層２２と第１導電層２２上に積層された第２導電層２３を有している。
半導体基板２０には、実施の形態１の場合と同様に、ｐ型導電型またはｎ型導電型のシリコン基板を用いることができる。半導体基板の厚さは、１０μｍ以上１０００μｍ以下、好ましくは５０μｍ以上４００μｍ以下である。
半導体基板２０の第１主面２０ａには、少なくとも１つのトレンチ２０ｄが形成されていればよい。トレンチ２０ｄとは、半導体基板２０の第１主面２０ａに対して垂直方向に形成された溝または穴である。図６Ｈでは、平面視で、複数のトレンチ２０ｄとして、複数の直方形状の溝が形成された場合のＬＴ断面を示しており、その直方形状の溝の短辺がＬ方向に平行となるように複数の溝が形成されている。複数のトレンチ２０ｄは、Ｌ方向およびＷ方向に沿って柱状穴がマトリックス状に形成されてもよい。トレンチ２０ｄの深さは、５μｍ以上１００μｍ以下、好ましくは２０μｍ以上５０μｍ以下である。また、トレンチ２０ｄの幅、例えばＬＴ断面における溝の幅または穴の直径は、１μｍ以上１０μｍ以下、好ましくは２μｍ以上５μｍ以下である。トレンチ２０ｄは、例えばドライエッチングにより形成することができる。
半導体基板２０は、保護層２５の外周端部２５ａの直下に少なくとも位置する高抵抗領域２０ｃを有している。高抵抗領域２０ｃは、平面視で、第１電極層２４を囲むように環状に形成されている。高抵抗領域２０ｃは、断面視で、内周側端部２０ｃ１と外周側端部２０ｃ２を有し、内周側端部２０ｃ１は第１電極層２４の端部よりも半導体基板２０の外周面側に設けられ、外周側端部２０ｃ２は半導体基板２０の外周面から離間し、さらに半導体基板２０の厚さ方向全体にわたって形成されている。半導体基板が、保護層の外周端部の直下に少なくとも位置する高抵抗領域を有しているので、半導体基板が陽極となった場合でも、保護層との境界領域にある半導体基板が陽極酸化されることを抑制することができる。また、外周側端部２０ｃ２を半導体基板２０の外周面から離間させているので、ダイシングラインに高抵抗領域１０ｇが存在しないので、高抵抗領域２０ｃに対するダイシング時のチッピングによるダメージを低減することができる。なお、高抵抗領域２０ｃを平面視で環状に形成する場合、その環状形状には、円形形状だけでなく、多角形状も含まれ、多角形状には、角部が矩形だけでなく、角部が曲率を有する矩形である形状も含まれる。
誘電体層２１はトレンチ２０ｄに沿って形成されている。誘電体層２１は、絶縁性を有するシリコン酸化物、例えばＳｉＯ２で形成することができる。誘電体層２１は、例えば、シリコン基板を熱酸化等によって酸化する方法や、ＣＶＤ法を用いて形成することができる。誘電体層２１の厚さは、０．０１μｍ以上５μｍ以下、好ましくは０．１μｍ以上３μｍ以下である。また、誘電体層２１は、単層だけでなく、複数の誘電体による積層構造でもよい。積層構造とすることにより、より任意の容量や耐圧設計が可能になる。
第１電極層２４は、誘電体層２１上に積層された第１導電層２２と、第１導電層２２上に積層された第２導電層２３を有している。第１導電層２２には、ｐ型又はｎ型の多結晶シリコン（ポリシリコン）等のシリコン系導電性材料を用いることができる。第１導電層２２は、ＣＶＤ法を用いて形成することができる。第１導電層２２の厚さは、０．１μｍ以上３μｍ以下、好ましくは０．５μｍ以上１μｍ以下である。一方、第２導電層２３には、モリブデン、アルミニウム、金、タングステン、白金、チタン等の金属材料を用いることができる。第２導電層２３はスパッタリング法や真空蒸着法を用いて形成することができる。第２導電層２３の厚さは、０．１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上３μｍ以下である。なお、第２導電層２３と誘電体層２１との密着性が十分に高く、トレンチ２０ｄ内の誘電体層２１にも高い被覆率で形成することができる場合には、第１導電層２２を省略して、誘電体層２１の上に直接第２導電層２３を形成してもよい。
保護層２５には、シリコン酸窒化物やシリコン窒化物等の無機絶縁材料や、ポリイミド等の絶縁性樹脂材料を用いることができる。保護層２５の厚さは、０．３μｍ以上３０μｍ以下、好ましくは１．２μｍ以上１０μｍ以下である。なお、保護層２５は平面視で環状形状を有することが好ましい。その環状形状には、円形形状だけでなく、多角形状も含まれ、多角形状には、角部が矩形だけでなく、角部が曲率を有する矩形である形状も含まれる。
第２電極層２６には、第１電極層と同様の材料を用いることができる。第２電極層２６の厚さは、０．１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上３μｍ以下である。なお、本実施の形態では、半導体基板にｐ型導電型またはｎ型導電型のシリコン基板を用いており、半導体基板２０が電極の機能を兼ねることができるので、第２電極層を省略することもできる。
本実施の形態に係る半導体装置４は、例えば以下の方法を用いて製造することができる。
（高抵抗領域の形成）
まず、互いに対向する第１主面２０ａと第２主面２０ｂとを有する低抵抗シリコンウェハ２０（例えば抵抗率５Ω・ｃｍ）を用い、ダイシングラインを含む素子端部となる領域に、イオン注入法により酸素イオンを注入し、熱処理を行うことにより、ウェハ２０の所定の領域に高抵抗領域２０ｃを形成する（図６Ａ）。
（トレンチの形成）
次に、フォトリソグラフィ、ボッシュプロセスにより、ウェハ２０に深堀エッチングを行い、複数のトレンチ２０ｄを形成する（図６Ｂ）。
（誘電体層の形成）
次に、ＣＶＤ法によりＳｉＯ２からなる誘電体膜を複数のトレンチ２０ｄに沿って形成し、フォトリソグラフィ、ドライエッチングによりパターニングして、誘電体層２１を形成する（図６Ｃ）。
（第１導電層の形成）
次に、誘電体層２１の上にＣＶＤ法によりポリシリコン膜を形成し、フォトリソグラフィ、ドライエッチングによりパターニングして、第１導電層２２を形成する（図６Ｄ）。
（第２導電層の形成）
次に、第１導電層２２の上にスパッタリング法によりアルミニウム膜を形成し、フォトリソグラフィ、ウェットエッチングによりパターニングして第２導電層２３を形成する。第１導電層２２と第２導電層２３は、第１電極層２４を構成する。ここで、断面視で、第１電極層２４の端部よりも半導体基板２０の周面側に高抵抗領域２０ｃが位置するように、第１電極層２４を形成する（図６Ｅ）。
（保護層の形成）
次に、第１電極層２４の端部を被覆するように、ＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ４）を形成し、フォトリソグラフィ、ドライエッチングによりパターニングして、平面視で中央に開口部２５ｂを有する保護層２５を形成する（図６Ｆ）。ここで、保護層２５の外周端部２５ａの直下に高抵抗領域２０ｃが少なくとも位置するように保護層２５を形成する。
（第２電極層の形成）
次に、半導体基板２０の第２主面２０ｂを研磨し、スパッタリング法によりアルミニウム膜からなる第２電極層２６を形成する（図６Ｇ）。
（個片化）
次に、ウェハ２０をダイシングして個片化することで、半導体装置４を得る（図６Ｈ）。
なお、本実施の形態に係る半導体装置も、ＤＣバイアス下またはＡＣバイアス下で使用することができるが、ＤＣバイアス化で好適に使用することができる。その場合、半導体基板を正極として直流電源の正極に接続し、第１電極層を負極として直流電源の負極に接続する。なお、半導体基板に第２電極層が設けられている場合には、第２電極層を正極として、直流電源の正極に接続する。
本実施の形態によれば、実施の形態１の場合と同様に、半導体基板が、保護層の外周端部の直下に少なくとも位置する高抵抗領域を有しているので、半導体基板が陽極となった場合でも、保護層との境界領域にある半導体基板が陽極酸化されることを抑制することができ、これにより、保護層の端部の構造不良の発生を防止できるので半導体装置の信頼性を向上させることができる。さらに、本実施の形態によれば、半導体基板の表面にトレンチを設けることで電極面積を大きくすることができるので、半導体装置の単位面積当たりの容量を増加させることができるという効果も有している。
実施の形態３
本実施の形態は、本発明に係る半導体装置を含む半導体モジュールに関するものである。図７は、その一例であり、半導体モジュール３０は、直流電源３１と、スイッチング装置３２（Ｈ），３２（Ｌ）と、スイッチング装置３２（Ｈ），３２（Ｌ）にそれぞれ接続されたダイオード３４と、直流電源３１の正極と負極に接続されたキャパシタ３５と、から構成されている。そのキャパシタ３５には、本発明の半導体装置、例えば実施の形態１，２の半導体装置を用いる。
各スイッチング装置３２は、ＭＯＳＦＥＴ等のスイッチング素子３３とフリーホイールダイオード３４を有している。スイッチング素子３３のゲート端子３３ｇは、制御回路（不図示）によりオンオフが制御される。高電位側のスイッチング装置３２Ｈの正極端子３６と、低電位側のスイッチング装置３２Ｌの負極端子３７との間に印加される直流電圧を交流電圧に変換し、出力端子３８から出力する。ここで、正極端子３６には、キャパシタ３５の半導体基板が接続され、負極端子３７には、キャパシタ３５の第１電極層が接続されている。なお、キャパシタ３５の半導体基板に第２電極層が設けられている場合には、正極端子３６には、キャパシタ３５の第２電極層が接続されてもよい。
実施の形態１，２で説明したように、実施の形態１，２の半導体装置は、半導体基板が、保護層の外周端部の直下に少なくとも位置する高抵抗領域を有している。そのため、半導体基板が陽極となった場合でも、高抵抗領域にはほとんど電位が印加されない。これにより、キャパシタ３５の半導体基板の陽極酸化が抑制され、キャパシタ３５の信頼性を向上させることができる。本実施の形態によれば、半導体基板の陽極酸化を抑制できる、キャパシタ３５を用いているので、半導体モジュールの信頼性を向上させることが可能となる。
１、２、３、４ 半導体装置
１０、２０ 半導体基板
１１、２１ 誘電体層
１２、２４ 第１電極層
１３、２５ 保護層
１４、２６ 第２電極層
１０Ａ、２０Ａ 外周面
１０ａ 第１主面
１０ｂ 第２主面
１０ｃ、１０ｄ 側面
２０ｃ、１０ｅ、１０ｆ、１０ｇ 高抵抗領域
２０ｃ１、１０ｅ１、１０ｆ１、１０ｇ１ 内周側端部
２０ｃ２、１０ｅ２、１０ｆ２、１０ｇ２ 外周側端部
３０ 半導体モジュール
３１ 直流電源
３２ スイッチング装置
３３ スイッチング素子
３３ｇ スイッチング素子のゲート端子
３４ ダイオード
３５ キャパシタ
３６ スイッチング素子の正極端子
３７ スイッチング素子の負極端子
３８ 出力端子

Claims (10)

  1. 互いに対向する第１主面および第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面上に積層された誘電体層と、
    前記誘電体層上に積層された第１電極層と、
    前記誘電体層と前記第１電極層の外周端部を少なくとも被覆し、前記半導体基板の前記第１主面の外周端部が露出するように設けられた保護層と、を備え、
    前記半導体基板は、前記保護層の外周端部の直下に少なくとも位置する高抵抗領域を有する、半導体装置。
  2. 前記高抵抗領域は、前記半導体装置の厚さ方向における断面視で、前記第１電極層の前記外周端部よりも前記半導体基板の前記外周端部側に設けられている、請求項１記載の半導体装置。
  3. 前記高抵抗領域は、前記半導体装置の厚さ方向における断面視で、前記保護層の前記外周端部よりも前記半導体基板の前記外周端部側にも設けられている、請求項１～２のいずれか１項に記載の半導体装置。
  4. 前記高抵抗領域の抵抗率は、１０２Ω・ｃｍ以上１０９Ω・ｃｍ以下であり、前記半導体基板の前記高抵抗領域を除く低抵抗領域の抵抗率は、１０-５Ω・ｃｍ以上１０２Ω・ｃｍ未満である、請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記半導体基板は、シリコン基板であり
    前記高抵抗領域は、シリコン酸化物である、請求項１～４のいずれか１項に記載の半導体装置。
  6. 前記第１主面には少なくとも１つのトレンチが形成され、前記トレンチに沿って前記誘電体層が形成されている、請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記高抵抗領域は、前記トレンチの前記半導体基板の厚さ方向に伸びる深さよりも、浅く設けられている請求項６記載の半導体装置。
  8. 前記高抵抗領域は、前記半導体基板の厚さ方向全体にわたって設けられている請求項２記載の半導体装置。
  9. 前記半導体基板が正極であり、前記第１電極層が負極である、請求項１～８のいずれか１項に記載の半導体装置。
  10. 直流電源と、前記直流電源をオンオフするスイッチング装置と、前記直流電源の正極と負極に接続された請求項１記載の半導体装置とを備え、前記直流電源の正極には、前記請求項１記載の半導体装置の前記半導体基板が接続され、前記直流電源の負極には、前記請求項１記載の半導体装置の前記第１電極層が接続されている、半導体モジュール。
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