JP2002094021A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】強誘電体キャパシタを有する半導体装置に関
し、多層配線構造の下に形成される強誘電体キャパシタ
の劣化を抑制すること。 【解決手段】下部電極１６ａと強誘電体膜１７ａと上部
電極１８ａからなるキャパシタ２０と、キャパシタ２０
の上に形成された第１保護膜１９と、第１保護膜１９の
上に形成された第１配線２１ａと、第１配線２１ａの上
に形成された第１絶縁膜２４と、第１絶縁膜２４上に形
成された第２配線２５ａと、第２配線２５ａの上に形成
された第２絶縁膜２６とを有し、第１絶縁膜２４と第１
配線２２ａの間に形成されてキャパシタ２０を覆う第２
保護膜２３と、第２絶縁膜２６の上であってキャパシタ
２０を覆い且つアース電位の第３保護膜３０ｂとの少な
くとも一方を有する。
し、多層配線構造の下に形成される強誘電体キャパシタ
の劣化を抑制すること。 【解決手段】下部電極１６ａと強誘電体膜１７ａと上部
電極１８ａからなるキャパシタ２０と、キャパシタ２０
の上に形成された第１保護膜１９と、第１保護膜１９の
上に形成された第１配線２１ａと、第１配線２１ａの上
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保護膜２３と、第２絶縁膜２６の上であってキャパシタ
２０を覆い且つアース電位の第３保護膜３０ｂとの少な
くとも一方を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記置及びそ
の製造方法に関し、より詳しくは、キャパシタの誘電体
膜に強誘電体材料を用いた不揮発性半導体メモリ（Ｆｅ
ＲＡＭ:Ferroelectric Random Access Memory)又はキャ
パシタの誘電体膜に高誘電体材料を用いた揮発性半導体
メモリ（ＤＲＡＭ:Dynamic Random Access Memory)を有
する半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、キャパシタの誘電体
膜に強誘電体材料を用いた不揮発性半導体メモリ（Ｆｅ
ＲＡＭ:Ferroelectric Random Access Memory)又はキャ
パシタの誘電体膜に高誘電体材料を用いた揮発性半導体
メモリ（ＤＲＡＭ:Dynamic Random Access Memory)を有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＦｅＲＡＭにおいては、高集積化の要請
から、他の電子デバイスと同様な多層配線技術を採り入
れようとしている。しかし、ＦｅＲＡＭに使用される強
誘電体材料は、層間絶縁膜、タングステンプラグ、カバ
ー膜等を形成する際に水素を含む還元雰囲気に晒される
ので、多層配線構造の形成によりダメージを受け易い。
から、他の電子デバイスと同様な多層配線技術を採り入
れようとしている。しかし、ＦｅＲＡＭに使用される強
誘電体材料は、層間絶縁膜、タングステンプラグ、カバ
ー膜等を形成する際に水素を含む還元雰囲気に晒される
ので、多層配線構造の形成によりダメージを受け易い。
【０００３】キャパシタを構成する強誘電体膜の還元反
応による劣化を抑えるために、いくつかの試みがなされ
ている。例えば特開平７−１１１３１８号公報の図１に
は、キャパシタの上部電極の上に窒化アルミニウムの保
護膜を形成することによって、還元性ガスが上部電極を
透過して強誘電体膜を還元することを防止することが記
載されている。また、その公報の図８には、キャパシタ
の上部電極に接続された配線の上とキャパシタを覆う絶
縁膜の上に保護膜を形成することが記載されている。た
だし、その絶縁膜の構成材料と具体的な作用についての
記載はない。
応による劣化を抑えるために、いくつかの試みがなされ
ている。例えば特開平７−１１１３１８号公報の図１に
は、キャパシタの上部電極の上に窒化アルミニウムの保
護膜を形成することによって、還元性ガスが上部電極を
透過して強誘電体膜を還元することを防止することが記
載されている。また、その公報の図８には、キャパシタ
の上部電極に接続された配線の上とキャパシタを覆う絶
縁膜の上に保護膜を形成することが記載されている。た
だし、その絶縁膜の構成材料と具体的な作用についての
記載はない。
【０００４】また、特開平９−９７８８３号公報には、
キャパシタを構成する下部電極と誘電体膜を形成した後
に誘電体膜を絶縁膜で覆い、さらに誘電体膜を露出する
開口をその絶縁膜に形成した後に、開口内と絶縁膜上に
キャパシタの上部電極を形成し、さらに上部電極の上に
チタンと窒化チタンの二層構造の保護膜を形成すること
が記載されている。その保護膜は、キャパシタ内に水素
が拡散したり、水分が侵入することを防止する機能を有
している。
キャパシタを構成する下部電極と誘電体膜を形成した後
に誘電体膜を絶縁膜で覆い、さらに誘電体膜を露出する
開口をその絶縁膜に形成した後に、開口内と絶縁膜上に
キャパシタの上部電極を形成し、さらに上部電極の上に
チタンと窒化チタンの二層構造の保護膜を形成すること
が記載されている。その保護膜は、キャパシタ内に水素
が拡散したり、水分が侵入することを防止する機能を有
している。
【０００５】特開平７−２３５６３９号公報の図１に
は、キャパシタを構成する下部電極と誘電体膜と上部電
極を形成した後にそのキャパシタを絶縁膜で覆い、さら
に上部電極を露出する開口をその絶縁膜に形成した後
に、チタンタングステン膜を有する二層構造の配線を開
口内と絶縁膜の上に形成することが記載されている。ま
たその公報の図２には、キャパシタを覆う絶縁膜のうち
キャパシタを除く領域の上に窒化シリコンの耐水層を形
成することが記載されている。その耐水層は、配線が形
成されていない箇所からの水分の侵入を遮断するために
形成されている。
は、キャパシタを構成する下部電極と誘電体膜と上部電
極を形成した後にそのキャパシタを絶縁膜で覆い、さら
に上部電極を露出する開口をその絶縁膜に形成した後
に、チタンタングステン膜を有する二層構造の配線を開
口内と絶縁膜の上に形成することが記載されている。ま
たその公報の図２には、キャパシタを覆う絶縁膜のうち
キャパシタを除く領域の上に窒化シリコンの耐水層を形
成することが記載されている。その耐水層は、配線が形
成されていない箇所からの水分の侵入を遮断するために
形成されている。
【０００６】また、第１７回強誘電体応用会議予稿集の
17〜18頁には、キャパシタに接続される金属配線を形成
した後に、金属配線を覆うアルミナ（Al2O3 ）膜を基板
の全面に形成することが記載されている。
17〜18頁には、キャパシタに接続される金属配線を形成
した後に、金属配線を覆うアルミナ（Al2O3 ）膜を基板
の全面に形成することが記載されている。
【０００７】
【発明が解決しようとする課題】ところで、上記した文
献には、キャパシタの上部電極に一層目の配線を接続す
る構造が示されているが、キャパシタの上にさらに二層
目、三層目の配線を形成することについては記載されて
いない。従って、キャパシタの上に多層配線を形成する
工程ではキャパシタがさらに還元雰囲気に晒されること
になるので、上記したキャパシタの保護構造ではキャパ
シタ特性の劣化が十分に抑制できないおそれがある。
献には、キャパシタの上部電極に一層目の配線を接続す
る構造が示されているが、キャパシタの上にさらに二層
目、三層目の配線を形成することについては記載されて
いない。従って、キャパシタの上に多層配線を形成する
工程ではキャパシタがさらに還元雰囲気に晒されること
になるので、上記したキャパシタの保護構造ではキャパ
シタ特性の劣化が十分に抑制できないおそれがある。
【０００８】還元雰囲気による強誘電体キャパシタの劣
化の中で最も問題になるのは、インプリント特性の劣化
である。インプリント特性の劣化とは、強誘電体キャパ
シタにある信号（例えば、「１」）を書いた後、そのま
まの状態である時間放置した後に、逆の信号（例えば
「０」）をそのキャパシタに書いた場合にその逆信号を
読み出すことができなくなる、という問題である。即
ち、逆方向の信号がキャパシタに刷り込まれて、逆信号
が書き込みにくくなっている状態である。
化の中で最も問題になるのは、インプリント特性の劣化
である。インプリント特性の劣化とは、強誘電体キャパ
シタにある信号（例えば、「１」）を書いた後、そのま
まの状態である時間放置した後に、逆の信号（例えば
「０」）をそのキャパシタに書いた場合にその逆信号を
読み出すことができなくなる、という問題である。即
ち、逆方向の信号がキャパシタに刷り込まれて、逆信号
が書き込みにくくなっている状態である。
【０００９】ところで、２トランジスタ／２キャパシタ
タイプの２対の強誘電体キャパシタに逆信号を書き込ん
だ時の分極電荷量の差をＱとする。そして、１５０℃で
強誘電体キャパシタを８８時間ベーキングした後の分極
電荷量の差をＱ(88)μＣ／ｃｍ2 、ｅ時間（ｅ＝自然対
数）後のキャパシタのＱの劣化率を「Ｑレート」と定義
して、インプリント特性の指標とする。即ち、Ｑ(8 8)の
値が大きいほど、またＱレートの絶対値が小さいほど、
インプリント特性が優れていることになる。
タイプの２対の強誘電体キャパシタに逆信号を書き込ん
だ時の分極電荷量の差をＱとする。そして、１５０℃で
強誘電体キャパシタを８８時間ベーキングした後の分極
電荷量の差をＱ(88)μＣ／ｃｍ2 、ｅ時間（ｅ＝自然対
数）後のキャパシタのＱの劣化率を「Ｑレート」と定義
して、インプリント特性の指標とする。即ち、Ｑ(8 8)の
値が大きいほど、またＱレートの絶対値が小さいほど、
インプリント特性が優れていることになる。
【００１０】なお、１５０℃、８８時間で評価する理由
は、５５℃の環境下で１０年のＦｅＲＡＭの使用を保証
するためである。その詳細は、S.D.TRAYNOR, T.D.HADNA
GY,and L.KAMMERDINER, Integrated Ferroelectrics, 1
997, Vol.16, pp.63-76に記載されている。そのような
強誘電体キャパシタの劣化の評価に基づいて、強誘電体
キャパシタ上の配線構造の違いによるキャパシタ特性劣
化を評価したところ、表１に示すような結果が得られ
た。
は、５５℃の環境下で１０年のＦｅＲＡＭの使用を保証
するためである。その詳細は、S.D.TRAYNOR, T.D.HADNA
GY,and L.KAMMERDINER, Integrated Ferroelectrics, 1
997, Vol.16, pp.63-76に記載されている。そのような
強誘電体キャパシタの劣化の評価に基づいて、強誘電体
キャパシタ上の配線構造の違いによるキャパシタ特性劣
化を評価したところ、表１に示すような結果が得られ
た。
【００１１】
【表１】
【００１２】表１では、強誘電体キャパシタの上部電極
に一層目の金属配線を接続した状態が「フェロキャパシ
タ形成後」と表示されている。また、強誘電体キャパシ
タの上に二層の金属配線を形成した状態が、「２層金属
配線形成後」と表示され、また、強誘電体キャパシタの
上に三層の金属配線とカバー膜を形成した後の状態が
「３層金属配線＋カバー膜形成後」と表示されている。
Ｑの測定は、強誘電体キャパシタに５Ｖの電圧を印加し
て行われた。
に一層目の金属配線を接続した状態が「フェロキャパシ
タ形成後」と表示されている。また、強誘電体キャパシ
タの上に二層の金属配線を形成した状態が、「２層金属
配線形成後」と表示され、また、強誘電体キャパシタの
上に三層の金属配線とカバー膜を形成した後の状態が
「３層金属配線＋カバー膜形成後」と表示されている。
Ｑの測定は、強誘電体キャパシタに５Ｖの電圧を印加し
て行われた。
【００１３】表１によれば、２層金属の形成まではさほ
どＱレートは大きくならず、インプリント特性の劣化は
わずかである。しかし、３層金属配線とカバー膜を形成
した後には、Ｑレートが大きくなってインプリント特性
の劣化が見られた。インプリント劣化の主な原因は、還
元雰囲気で処理されるタングステン形成用のＣＶＤプロ
セスと窒化シリコンよりなるカバー膜のＣＶＤプロセス
である。
どＱレートは大きくならず、インプリント特性の劣化は
わずかである。しかし、３層金属配線とカバー膜を形成
した後には、Ｑレートが大きくなってインプリント特性
の劣化が見られた。インプリント劣化の主な原因は、還
元雰囲気で処理されるタングステン形成用のＣＶＤプロ
セスと窒化シリコンよりなるカバー膜のＣＶＤプロセス
である。
【００１４】従って、多層配線構造の配線層数が多くな
るにしたがってインプリント特性の劣化も大きくなり、
キャパシタ特性が劣化することになる。本発明の目的
は、多層配線構造の下に形成される強誘電体又は高誘電
体キャパシタの劣化を抑制する構造を有する半導体装置
及びその製造方法を提供することにある。
るにしたがってインプリント特性の劣化も大きくなり、
キャパシタ特性が劣化することになる。本発明の目的
は、多層配線構造の下に形成される強誘電体又は高誘電
体キャパシタの劣化を抑制する構造を有する半導体装置
及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に形成された下部電極と強誘電体材料又は高
誘電体材料よりなる誘電体膜と上部電極とからなるキャ
パシタと、前記キャパシタの上に形成された第１の保護
膜と、前記第１の保護膜と前記キャパシタの上に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜の上に形成され
た第１の配線と、前記第１の配線の上であって少なくと
も前記キャパシタを覆う第２の保護膜と、前記第２の保
護膜の上に形成された第２の絶縁膜と、前記第２の絶縁
膜の上に形成された第２の配線と、前記第２の配線と前
記第２の絶縁膜の上に形成された第３の絶縁膜とを有す
ることを特徴とする半導体装置によって解決される。こ
の場合、前記第３の絶縁膜の上であって少なくとも前記
キャパシタの前記上部電極の上方に形成され、且つアー
ス電位となる第３の保護膜をさらに有してもよい。
基板の上方に形成された下部電極と強誘電体材料又は高
誘電体材料よりなる誘電体膜と上部電極とからなるキャ
パシタと、前記キャパシタの上に形成された第１の保護
膜と、前記第１の保護膜と前記キャパシタの上に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜の上に形成され
た第１の配線と、前記第１の配線の上であって少なくと
も前記キャパシタを覆う第２の保護膜と、前記第２の保
護膜の上に形成された第２の絶縁膜と、前記第２の絶縁
膜の上に形成された第２の配線と、前記第２の配線と前
記第２の絶縁膜の上に形成された第３の絶縁膜とを有す
ることを特徴とする半導体装置によって解決される。こ
の場合、前記第３の絶縁膜の上であって少なくとも前記
キャパシタの前記上部電極の上方に形成され、且つアー
ス電位となる第３の保護膜をさらに有してもよい。
【００１６】また、上記した課題は、半導体基板の上方
に形成された下部電極と強誘電体材料又は高誘電体材料
よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第１の保護膜と、前記
第１の保護膜と前記キャパシタの上に形成された第１の
絶縁膜と、前記第１の絶縁膜の上に形成された第１の配
線と、前記第１の配線と前記第１の絶縁膜の上に形成さ
れた第２の絶縁膜と、前記第２の絶縁膜の上に形成され
た第２の配線と、前記第２の配線と前記第２の絶縁膜の
上に形成された第３の絶縁膜と、前記第３の絶縁膜上で
あって少なくとも前記キャパシタの前記上部電極の上方
に形成され且つアース電位となる第３の保護膜とを有す
ることを特徴とする半導体装置によって解決される。
に形成された下部電極と強誘電体材料又は高誘電体材料
よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第１の保護膜と、前記
第１の保護膜と前記キャパシタの上に形成された第１の
絶縁膜と、前記第１の絶縁膜の上に形成された第１の配
線と、前記第１の配線と前記第１の絶縁膜の上に形成さ
れた第２の絶縁膜と、前記第２の絶縁膜の上に形成され
た第２の配線と、前記第２の配線と前記第２の絶縁膜の
上に形成された第３の絶縁膜と、前記第３の絶縁膜上で
あって少なくとも前記キャパシタの前記上部電極の上方
に形成され且つアース電位となる第３の保護膜とを有す
ることを特徴とする半導体装置によって解決される。
【００１７】次に、本発明の作用について説明する。本
発明によれば、強誘電体又は高誘電体の誘電体膜を有す
るキャパシタを第１の保護膜で覆い、キャパシタの上に
形成される第１の配線の上でキャパシタを覆う第２の保
護膜を形成し、さらに、第２の保護膜の上方に第２の配
線を形成し、その第２の配線の上方でキャパシタを覆う
第３の保護膜を形成するとともに、第３の保護膜をアー
ス電位に設定するようにしている。
発明によれば、強誘電体又は高誘電体の誘電体膜を有す
るキャパシタを第１の保護膜で覆い、キャパシタの上に
形成される第１の配線の上でキャパシタを覆う第２の保
護膜を形成し、さらに、第２の保護膜の上方に第２の配
線を形成し、その第２の配線の上方でキャパシタを覆う
第３の保護膜を形成するとともに、第３の保護膜をアー
ス電位に設定するようにしている。
【００１８】これによれば、強誘電体又は高誘電体キャ
パシタの上方で還元雰囲気を用いて絶縁膜や金属膜を形
成したりエッチングを行っても、それらの処理を行う膜
の下に存在する第１、第２又は第３の保護膜によって還
元雰囲気からキャパシタの強誘電体材料又は高誘電体材
料を保護することができる。第２の保護膜又は第３の保
護膜は、その保護膜の上方に存在する還元ガスが強誘電
体又は高誘電体キャパシタに侵入することを防止できる
が、その保護膜の下に存在する水分又は水素がキャパシ
タに侵入することを防止することはできない。
パシタの上方で還元雰囲気を用いて絶縁膜や金属膜を形
成したりエッチングを行っても、それらの処理を行う膜
の下に存在する第１、第２又は第３の保護膜によって還
元雰囲気からキャパシタの強誘電体材料又は高誘電体材
料を保護することができる。第２の保護膜又は第３の保
護膜は、その保護膜の上方に存在する還元ガスが強誘電
体又は高誘電体キャパシタに侵入することを防止できる
が、その保護膜の下に存在する水分又は水素がキャパシ
タに侵入することを防止することはできない。
【００１９】従って、強誘電体又は高誘電体キャパシタ
の還元を防止するためには、第１の保護膜と第２の保護
膜、又は、第１の保護膜と第３の保護膜のいずれかの組
み合わせが必須となり、第１、第２及び第３の保護膜の
３つがあれば強誘電体又は高誘電体キャパシタの還元の
防止はさらに優れたものになる。そして、それらの保護
膜によって、強誘電体キャパシタのインプリント特性が
良好に保たれ、ＦｅＲＡＭ特有のリテンション性能が改
善される。
の還元を防止するためには、第１の保護膜と第２の保護
膜、又は、第１の保護膜と第３の保護膜のいずれかの組
み合わせが必須となり、第１、第２及び第３の保護膜の
３つがあれば強誘電体又は高誘電体キャパシタの還元の
防止はさらに優れたものになる。そして、それらの保護
膜によって、強誘電体キャパシタのインプリント特性が
良好に保たれ、ＦｅＲＡＭ特有のリテンション性能が改
善される。
【００２０】また、第３の保護膜をアース電位にするこ
とにより、その下の第２の配線、例えばビット線相互間
の相互誘導を防止し、配線電位のふらつきを抑制してＦ
ｅＲＡＭ又はＤＲＡＭの性能を向上することができる。
しかも、アース電位の第３の保護膜によれば、その上に
膜を成長する際に生じる水素イオンの強誘電体キャパシ
タへの侵入が防止される。
とにより、その下の第２の配線、例えばビット線相互間
の相互誘導を防止し、配線電位のふらつきを抑制してＦ
ｅＲＡＭ又はＤＲＡＭの性能を向上することができる。
しかも、アース電位の第３の保護膜によれば、その上に
膜を成長する際に生じる水素イオンの強誘電体キャパシ
タへの侵入が防止される。
【００２１】なお、第１、第２の保護膜をアルミナから
形成する場合に、１５ｎｍ〜１００ｎｍの厚さにしたり
或いはヘリコンスパッタ法により形成すると、強誘電体
キャパシタのインプリント特性が向上する。
形成する場合に、１５ｎｍ〜１００ｎｍの厚さにしたり
或いはヘリコンスパッタ法により形成すると、強誘電体
キャパシタのインプリント特性が向上する。
【００２２】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。図１〜図１１は、本発明の実施形態
に係る半導体記憶装置のビット線の延在方向に沿って示
された製造工程の断面図、図１２〜図２０は、本発明の
実施形態に係る半導体記憶装置のワード線の延在方向に
沿って示されたキャパシタ及びその周辺構造の製造工程
を示す断面図である。
基づいて説明する。図１〜図１１は、本発明の実施形態
に係る半導体記憶装置のビット線の延在方向に沿って示
された製造工程の断面図、図１２〜図２０は、本発明の
実施形態に係る半導体記憶装置のワード線の延在方向に
沿って示されたキャパシタ及びその周辺構造の製造工程
を示す断面図である。
【００２３】まず、図１、図１２(a) に示す断面構造を
得るまでの工程を説明する。図１において、ｐ型シリコ
ン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Ox
idation of Silicon）法によって素子分離絶縁膜２が形
成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ
法によって形成されたシリコン酸化膜の他、ＳＴＩ(Sha
llow Trench Isolation)を採用してもよい。
得るまでの工程を説明する。図１において、ｐ型シリコ
ン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Ox
idation of Silicon）法によって素子分離絶縁膜２が形
成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ
法によって形成されたシリコン酸化膜の他、ＳＴＩ(Sha
llow Trench Isolation)を採用してもよい。
【００２４】そのような素子分離絶縁膜２を形成した後
に、シリコン基板１のメモリセル領域Ａと周辺回路領域
Ｂにおける所定の活性領域（トランジスタ形成領域）に
ｐ型不純物及びｎ型不純物を選択的に導入することによ
り、メモリセル領域Ａの活性領域に第１のｐウェル３ａ
を形成し、周辺回路領域Ｂの活性領域にｎウェル４を形
成する。また、メモリセル領域Ａのうちキャパシタが形
成される領域の近傍には、図１２(a) に示すように、第
２のｐウェル３ｂが形成されている。
に、シリコン基板１のメモリセル領域Ａと周辺回路領域
Ｂにおける所定の活性領域（トランジスタ形成領域）に
ｐ型不純物及びｎ型不純物を選択的に導入することによ
り、メモリセル領域Ａの活性領域に第１のｐウェル３ａ
を形成し、周辺回路領域Ｂの活性領域にｎウェル４を形
成する。また、メモリセル領域Ａのうちキャパシタが形
成される領域の近傍には、図１２(a) に示すように、第
２のｐウェル３ｂが形成されている。
【００２５】なお、図１(a) には示していないが、周辺
回路領域ＢではＣＭＯＳを形成するためにｐウェル（不
図示）も形成される。その後、シリコン基板１の各活性
領域の表面を熱酸化して、ゲート絶縁膜５として使用さ
れるシリコン酸化膜を形成する。次に、素子分離絶縁膜
２及びゲート絶縁膜５を覆うアモルファスシリコン膜と
タングステンシリサイド膜を順にシリコン基板１の全面
に形成する。そして、アモルファスシリコン膜及びタン
グステンシリサイド膜をフォトリソグラフィ法により所
定の形状にパターニングして、活性領域にはゲート電極
６ａ〜６ｃを形成し素子分離絶縁膜２上には引出配線７
を形成する。
回路領域ＢではＣＭＯＳを形成するためにｐウェル（不
図示）も形成される。その後、シリコン基板１の各活性
領域の表面を熱酸化して、ゲート絶縁膜５として使用さ
れるシリコン酸化膜を形成する。次に、素子分離絶縁膜
２及びゲート絶縁膜５を覆うアモルファスシリコン膜と
タングステンシリサイド膜を順にシリコン基板１の全面
に形成する。そして、アモルファスシリコン膜及びタン
グステンシリサイド膜をフォトリソグラフィ法により所
定の形状にパターニングして、活性領域にはゲート電極
６ａ〜６ｃを形成し素子分離絶縁膜２上には引出配線７
を形成する。
【００２６】メモリセル領域Ａでは、第１のｐウェル３
ａ上には２つのゲート電極６ａ，６ｂがほぼ平行に配置
され、これらのゲート電極６ａ，６ｂは素子分離絶縁膜
２の上に延在してワード線ＷＬとなる。なお、ゲート電
極６ａ〜６ｃを構成するアモルファスシリコン膜の代わ
りにポリシリコン膜を形成してもよい。
ａ上には２つのゲート電極６ａ，６ｂがほぼ平行に配置
され、これらのゲート電極６ａ，６ｂは素子分離絶縁膜
２の上に延在してワード線ＷＬとなる。なお、ゲート電
極６ａ〜６ｃを構成するアモルファスシリコン膜の代わ
りにポリシリコン膜を形成してもよい。
【００２７】次に、メモリセル領域Ａの第１のｐウェル
３ａのうち、ゲート電極６ａ，６ｂの両側にｎ型不純物
をイオン注入して、ｎチャネルＭＯＳトランジスタのソ
ース／ドレインとなるｎ型不純物拡散領域８ａ，８ｂを
形成する。これと同時に、周辺回路領域Ｂのｐウェル
（不図示）にもｎ型不純物拡散領域を形成する。続い
て、周辺回路領域２のｎウェル４のうち、ゲート電極６
ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭ
ＯＳトランジスタのソース／ドレインとなるｐ型不純物
拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち
分けは、レジストパターンを使用して行われる。
３ａのうち、ゲート電極６ａ，６ｂの両側にｎ型不純物
をイオン注入して、ｎチャネルＭＯＳトランジスタのソ
ース／ドレインとなるｎ型不純物拡散領域８ａ，８ｂを
形成する。これと同時に、周辺回路領域Ｂのｐウェル
（不図示）にもｎ型不純物拡散領域を形成する。続い
て、周辺回路領域２のｎウェル４のうち、ゲート電極６
ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭ
ＯＳトランジスタのソース／ドレインとなるｐ型不純物
拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち
分けは、レジストパターンを使用して行われる。
【００２８】その後に、シリコン基板１の全面に絶縁膜
を形成する。その絶縁膜は、エッチバックされてゲート
電極６ａ〜６ｃ及び引出配線７の両側部分に側壁絶縁膜
１０として残され。その絶縁膜として、例えばＣＶＤ法
により形成される酸化シリコン（SiO2）を使用する。こ
の後に、プラズマＣＶＤ法によりシリコン基板１の全面
に、カバー膜として酸窒化シリコン（SiON）膜（不図
示）を形成してもよい。
を形成する。その絶縁膜は、エッチバックされてゲート
電極６ａ〜６ｃ及び引出配線７の両側部分に側壁絶縁膜
１０として残され。その絶縁膜として、例えばＣＶＤ法
により形成される酸化シリコン（SiO2）を使用する。こ
の後に、プラズマＣＶＤ法によりシリコン基板１の全面
に、カバー膜として酸窒化シリコン（SiON）膜（不図
示）を形成してもよい。
【００２９】次に、ＴＥＯＳガスを用いるプラズマＣＶ
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長させ、この酸化シリコン膜を第１の層間絶縁
膜１１として使用する。続いて、第１の層間絶縁膜１１
の緻密化処理として、常圧の窒素雰囲気中で第１の層間
絶縁膜１１を７００℃の温度で３０分間熱処理する。そ
の後に、第１の層間絶縁膜１１を化学的機械研磨（ＣＭ
Ｐ；Chemical Mechanical Polishing ）法により研磨し
て第１の層間絶縁膜１１の上面を平坦化する。
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長させ、この酸化シリコン膜を第１の層間絶縁
膜１１として使用する。続いて、第１の層間絶縁膜１１
の緻密化処理として、常圧の窒素雰囲気中で第１の層間
絶縁膜１１を７００℃の温度で３０分間熱処理する。そ
の後に、第１の層間絶縁膜１１を化学的機械研磨（ＣＭ
Ｐ；Chemical Mechanical Polishing ）法により研磨し
て第１の層間絶縁膜１１の上面を平坦化する。
【００３０】次に、図２(a) 、図１２(b) に示す構造を
形成するまでの工程を説明する。まず、第１の層間絶縁
膜１１をフォトリソグラフィ法によりパターニングする
ことにより、不純物拡散領域８ａ，８ｂ，９に達する深
さのホール１２ａ〜１２ｄと、引出配線７に達する深さ
のホール１２ｅと、第２のウェル３ｂに達する深さのホ
ール１２ｆを形成する。その後、第１の層間絶縁膜１１
上面とホール１２ａ〜１２ｆ内面に膜厚２０ｎｍのTi
（チタン）膜と膜厚５０ｎｍのTiN （チタンナイトライ
ド）膜をスパッタ法により順に形成する。さらに、ホー
ル１２ａ〜１２ｆを完全に埋め込む厚さのタングステン
（Ｗ）をＣＶＤ法によりTiN 膜上に成長する。
形成するまでの工程を説明する。まず、第１の層間絶縁
膜１１をフォトリソグラフィ法によりパターニングする
ことにより、不純物拡散領域８ａ，８ｂ，９に達する深
さのホール１２ａ〜１２ｄと、引出配線７に達する深さ
のホール１２ｅと、第２のウェル３ｂに達する深さのホ
ール１２ｆを形成する。その後、第１の層間絶縁膜１１
上面とホール１２ａ〜１２ｆ内面に膜厚２０ｎｍのTi
（チタン）膜と膜厚５０ｎｍのTiN （チタンナイトライ
ド）膜をスパッタ法により順に形成する。さらに、ホー
ル１２ａ〜１２ｆを完全に埋め込む厚さのタングステン
（Ｗ）をＣＶＤ法によりTiN 膜上に成長する。
【００３１】その後、第１の層間絶縁膜１１上面が露出
するまでタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ
法により順次研磨する。この研磨後に、ホール１２ａ〜
１２ｆ内に残存するタングステン膜等はコンタクトプラ
グ１３ａ〜１３ｆとして使用される。メモリセル領域Ａ
の第１のｐウェル３ａにおいて、２つのゲート電極６
ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の
コンタクトプラグ１３ａは後述するビット線に接続さ
れ、さらに、残り２つの第２のコンタクトプラグ１３ｂ
は後述するキャパシタの上部電極に接続される。
するまでタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ
法により順次研磨する。この研磨後に、ホール１２ａ〜
１２ｆ内に残存するタングステン膜等はコンタクトプラ
グ１３ａ〜１３ｆとして使用される。メモリセル領域Ａ
の第１のｐウェル３ａにおいて、２つのゲート電極６
ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の
コンタクトプラグ１３ａは後述するビット線に接続さ
れ、さらに、残り２つの第２のコンタクトプラグ１３ｂ
は後述するキャパシタの上部電極に接続される。
【００３２】なお、ホール１２ａ〜１２ｆを形成した後
に、コンタクト補償のために不純物拡散領域８ａ，８
ｂ，９に不純物をイオン注入してもよい。次に、図２
(b) に示すように、コンタクトプラグ１３ａ〜１３ｆの
酸化を防止するために、シラン（SiH4）を用いるプラズ
マＣＶＤ法によって、膜厚１００ｎｍのSiON膜１４を第
１の層間絶縁膜１１上とコンタクトプラグ１３ａ〜１３
ｆ上に形成する。さらに、反応ガスとしてＴＥＯＳと酸
素を用いるプラズマＣＶＤ法によって、膜厚１５０ｎｍ
のSiO2膜１５をSiON膜１４上に形成する。なお、SiON膜
１４は、第１の層間絶縁膜１１への水の侵入を防止する
機能も有する。
に、コンタクト補償のために不純物拡散領域８ａ，８
ｂ，９に不純物をイオン注入してもよい。次に、図２
(b) に示すように、コンタクトプラグ１３ａ〜１３ｆの
酸化を防止するために、シラン（SiH4）を用いるプラズ
マＣＶＤ法によって、膜厚１００ｎｍのSiON膜１４を第
１の層間絶縁膜１１上とコンタクトプラグ１３ａ〜１３
ｆ上に形成する。さらに、反応ガスとしてＴＥＯＳと酸
素を用いるプラズマＣＶＤ法によって、膜厚１５０ｎｍ
のSiO2膜１５をSiON膜１４上に形成する。なお、SiON膜
１４は、第１の層間絶縁膜１１への水の侵入を防止する
機能も有する。
【００３３】その後、SiON膜１４、SiO2膜１５の緻密化
のために、それらの膜を常圧の窒素雰囲気中で温度６５
０℃で３０分間熱処理する。次に、図３(a) に示すよう
に、Ti層とPt（白金）層をSiO2膜１５上に順に形成して
二層構造の第１の導電膜１６を形成する。Ti層とPt（白
金）層は、ＤＣスパッタ法により形成される。この場
合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１
００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２
０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の
導電膜１６として、イリジウム、ルテニウム、酸化ルテ
ニウム、酸化イリジウム、酸化ルテニウムストロンチウ
ム(SrRuO 3)等の膜を形成してもよい。
のために、それらの膜を常圧の窒素雰囲気中で温度６５
０℃で３０分間熱処理する。次に、図３(a) に示すよう
に、Ti層とPt（白金）層をSiO2膜１５上に順に形成して
二層構造の第１の導電膜１６を形成する。Ti層とPt（白
金）層は、ＤＣスパッタ法により形成される。この場
合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１
００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２
０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の
導電膜１６として、イリジウム、ルテニウム、酸化ルテ
ニウム、酸化イリジウム、酸化ルテニウムストロンチウ
ム(SrRuO 3)等の膜を形成してもよい。
【００３４】その後に、ＲＦスパッタ法により、チタン
酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜を強誘
電体膜１７として第１の導電膜１６の上に１００〜３０
０ｎｍ、例えば２００ｎｍの厚さに形成する。そして、
強誘電体膜１７を構成するＰＺＴの結晶化処理として、
酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒
間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。
例えば、温度７００℃で６０秒間アニールする。
酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜を強誘
電体膜１７として第１の導電膜１６の上に１００〜３０
０ｎｍ、例えば２００ｎｍの厚さに形成する。そして、
強誘電体膜１７を構成するＰＺＴの結晶化処理として、
酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒
間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。
例えば、温度７００℃で６０秒間アニールする。
【００３５】強誘電体材料の形成方法としては、上記し
たスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯ
Ｄ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体材料としてはＰＺＴの他に、ジルコ
ン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(Tax Nb
1-x )2O9（但し、０＜ｘ＜１）、Bi4Ti2O12 などの酸化
物がある。なお、ＦｅＲＡＭではなくてＤＲＡＭを形成
する場合には、上記の強誘電体材料に代えて(BaSr)TiO3
（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高
誘電体材料を使用すればよい。
たスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯ
Ｄ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体材料としてはＰＺＴの他に、ジルコ
ン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(Tax Nb
1-x )2O9（但し、０＜ｘ＜１）、Bi4Ti2O12 などの酸化
物がある。なお、ＦｅＲＡＭではなくてＤＲＡＭを形成
する場合には、上記の強誘電体材料に代えて(BaSr)TiO3
（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高
誘電体材料を使用すればよい。
【００３６】続いて、強誘電体膜１７の上に第２の導電
膜１８として酸化イリジウム(IrO2)膜をスパッタ法によ
り１００〜３００ｎｍの厚さに形成する。例えば、第２
の導電膜１８の厚さを２００ｎｍとする。なお、第２の
導電膜１８として、プラチナもしくは酸化ルテニウムス
トロンチウム（ＳＲＯ）を用いてもよい。次に、図３
(b) と図１３(a) に示す構図を形成するまでの工程を説
明する。
膜１８として酸化イリジウム(IrO2)膜をスパッタ法によ
り１００〜３００ｎｍの厚さに形成する。例えば、第２
の導電膜１８の厚さを２００ｎｍとする。なお、第２の
導電膜１８として、プラチナもしくは酸化ルテニウムス
トロンチウム（ＳＲＯ）を用いてもよい。次に、図３
(b) と図１３(a) に示す構図を形成するまでの工程を説
明する。
【００３７】まず、第２の電極１８をパターニングする
ことにより、ワード線ＷＬの延在方向と後述するビット
線の延在方向に沿って縦横に並ぶ複数のキャパシタの上
部電極１８ａを成形する。上部電極１８ａは、メモリセ
ル領域内に形成されるＭＯＳトランジスタと同じ数だけ
ｐウェル３ａの近傍に形成される。なお、図１３(a)は
図３(b) のＩ−Ｉ線から見た断面を示している。
ことにより、ワード線ＷＬの延在方向と後述するビット
線の延在方向に沿って縦横に並ぶ複数のキャパシタの上
部電極１８ａを成形する。上部電極１８ａは、メモリセ
ル領域内に形成されるＭＯＳトランジスタと同じ数だけ
ｐウェル３ａの近傍に形成される。なお、図１３(a)は
図３(b) のＩ−Ｉ線から見た断面を示している。
【００３８】さらに、強誘電体膜１７をパターニングす
ることにより、複数の上部電極１８ａの下でワード線Ｗ
Ｌ方向に繋がっているストライプ状のキャパシタの誘電
体膜１７ａを形成する。次に、ＲＦスパッタ装置を用い
て、図４(a) 、図１３(b) に示すように、２０〜１００
ｎｍ、例えば５０ｎｍの厚さのアルミナよりなる第１の
保護膜１９を上部電極１８ａ、誘電体膜１７ａ及び第１
の導電膜１６の上に形成する。そのアルミナは、例えば
圧力７．５mTorr の雰囲気内で、ＲＦパワーを２kWに設
定して形成される。続いて、酸素雰囲気中にシリコン基
板１を置いて、３５０℃の基板温度で６０分間加熱する
という酸素前処理アニールを施す。
ることにより、複数の上部電極１８ａの下でワード線Ｗ
Ｌ方向に繋がっているストライプ状のキャパシタの誘電
体膜１７ａを形成する。次に、ＲＦスパッタ装置を用い
て、図４(a) 、図１３(b) に示すように、２０〜１００
ｎｍ、例えば５０ｎｍの厚さのアルミナよりなる第１の
保護膜１９を上部電極１８ａ、誘電体膜１７ａ及び第１
の導電膜１６の上に形成する。そのアルミナは、例えば
圧力７．５mTorr の雰囲気内で、ＲＦパワーを２kWに設
定して形成される。続いて、酸素雰囲気中にシリコン基
板１を置いて、３５０℃の基板温度で６０分間加熱する
という酸素前処理アニールを施す。
【００３９】次に、誘電体膜１７ａと上部電極１８ａを
ワード線ＷＬ方向に覆うストライプ状のレジストパター
ン（不図示）を第１の保護膜１９の上に形成した後に、
そのレジストパターンをマスクにして、第１の保護膜１
９と第１の導電膜１６を順次エッチングする。これによ
り、図４(b) と図１４(a) に示すように、複数の誘電体
膜１７ａの下を通る配線を兼ねたキャパシタの下部電極
１６ａがストライプ状の第１の導電膜１６から形成され
る。
ワード線ＷＬ方向に覆うストライプ状のレジストパター
ン（不図示）を第１の保護膜１９の上に形成した後に、
そのレジストパターンをマスクにして、第１の保護膜１
９と第１の導電膜１６を順次エッチングする。これによ
り、図４(b) と図１４(a) に示すように、複数の誘電体
膜１７ａの下を通る配線を兼ねたキャパシタの下部電極
１６ａがストライプ状の第１の導電膜１６から形成され
る。
【００４０】下部電極１６ａは、ストライプ状の誘電体
膜１７ａからはみ出すコンタクト領域１６ｂを有してい
る。また、第１の保護膜１９は、上部電極１８ａと誘電
体膜１７ａと下部電極１６ａを上から覆うような形状と
なる。下部電極１６ａのパターニング後にシリコン基板
１を酸素雰囲気中に置き、基板温度６５０℃で６０分間
の条件で強誘電体膜１７の膜質を改善の処理を行う。
膜１７ａからはみ出すコンタクト領域１６ｂを有してい
る。また、第１の保護膜１９は、上部電極１８ａと誘電
体膜１７ａと下部電極１６ａを上から覆うような形状と
なる。下部電極１６ａのパターニング後にシリコン基板
１を酸素雰囲気中に置き、基板温度６５０℃で６０分間
の条件で強誘電体膜１７の膜質を改善の処理を行う。
【００４１】以上のような工程により形成された下部電
極１６ａ、誘電体膜１７ａ及び上部電極１８ａは、強誘
電体キャパシタ２０を構成する。メモリセル領域Ａにお
いては、強誘電体キャパシタ２０はＭＯＳトランジスタ
と同じ数だけ形成される。次に、図５(a) と図１４(b)
に示す構造を形成するまでの工程を説明する。まず、Ｔ
ＥＯＳ膜及びＳＯＧ(Spin-On-Glass) 膜からなる膜厚３
００ｎｍの２層構造の第２の層間絶縁膜２１を全面に形
成し、これにより強誘電体キャパシタ２０を覆う。
極１６ａ、誘電体膜１７ａ及び上部電極１８ａは、強誘
電体キャパシタ２０を構成する。メモリセル領域Ａにお
いては、強誘電体キャパシタ２０はＭＯＳトランジスタ
と同じ数だけ形成される。次に、図５(a) と図１４(b)
に示す構造を形成するまでの工程を説明する。まず、Ｔ
ＥＯＳ膜及びＳＯＧ(Spin-On-Glass) 膜からなる膜厚３
００ｎｍの２層構造の第２の層間絶縁膜２１を全面に形
成し、これにより強誘電体キャパシタ２０を覆う。
【００４２】そして、フォトリソグラフィー法により第
２の層間絶縁膜２1 と第１の保護膜１９をパターニング
することにより、強誘電体キャパシタ２０の上部電極１
８ａの上にホール２１ａを形成するとともに、図１４
(b) に示した下部電極１６ａのコンタクト領域１６ｂの
上にホール２１ｂを形成する。また、第２の層間絶縁膜
２１、SiON膜１４、SiO2膜１５をフォトリソグラフィ法
によりパターニングして、メモリセル領域Ａの第１のｐ
ウェル３ａの両端寄りの第２のコンタクトプラグ１３ｂ
の上にホール２１ｃを形成する。
２の層間絶縁膜２1 と第１の保護膜１９をパターニング
することにより、強誘電体キャパシタ２０の上部電極１
８ａの上にホール２１ａを形成するとともに、図１４
(b) に示した下部電極１６ａのコンタクト領域１６ｂの
上にホール２１ｂを形成する。また、第２の層間絶縁膜
２１、SiON膜１４、SiO2膜１５をフォトリソグラフィ法
によりパターニングして、メモリセル領域Ａの第１のｐ
ウェル３ａの両端寄りの第２のコンタクトプラグ１３ｂ
の上にホール２１ｃを形成する。
【００４３】そして、第２の層間絶縁膜２１上とコンタ
クトホール２１ａ〜２１ｃ内に、TiN 膜をスパッタ法に
より例えば１２５ｎｍの厚さに形成する。続いて、その
TiN膜をフォトリソグラフィ法でパターニングすること
によって、メモリセル領域Ａにおいて、図５(a) に示す
ようにホール２１ａ，２１ｃを通して第１のｐウェル３
ａ両端寄りの第２のコンタクトプラグ１３ｂと上部電極
１８ａとを電気的に接続するための第１の局所配線（ロ
ーカル配線）２２ａを形成するとともに、下部電極１６
ａのコンタクト領域１６ｂの上のホール２１ｂを通して
下部電極１６ａの周囲まで引き出される第２の局所配線
２２ｂを形成する。
クトホール２１ａ〜２１ｃ内に、TiN 膜をスパッタ法に
より例えば１２５ｎｍの厚さに形成する。続いて、その
TiN膜をフォトリソグラフィ法でパターニングすること
によって、メモリセル領域Ａにおいて、図５(a) に示す
ようにホール２１ａ，２１ｃを通して第１のｐウェル３
ａ両端寄りの第２のコンタクトプラグ１３ｂと上部電極
１８ａとを電気的に接続するための第１の局所配線（ロ
ーカル配線）２２ａを形成するとともに、下部電極１６
ａのコンタクト領域１６ｂの上のホール２１ｂを通して
下部電極１６ａの周囲まで引き出される第２の局所配線
２２ｂを形成する。
【００４４】なお、第１及び第２の局所配線２２ａ、２
２ｂは一層目の金属配線である。次に、図５(b) に示す
ように、第１及び第２の局所配線２２ａ、２２ｂと第２
の層間絶縁膜２１の全面を覆うアルミナよりなる絶縁性
の第２の保護膜２３を１５ｎｍ〜１００ｎｍの厚さに形
成する。第２の保護膜２３は、膜厚が厚いほど強誘電体
キャパシタ２０のインプリントレートは良くなる。しか
し、後述する二層目の金属配線と基板とを接続するため
のコンタクトホールを第２の保護膜２３に形成する際の
エッチングが、後処理を含めて難しくなることもある。
この場合には、第２の保護膜２３の膜厚は約２０ｎｍが
好ましい。
２ｂは一層目の金属配線である。次に、図５(b) に示す
ように、第１及び第２の局所配線２２ａ、２２ｂと第２
の層間絶縁膜２１の全面を覆うアルミナよりなる絶縁性
の第２の保護膜２３を１５ｎｍ〜１００ｎｍの厚さに形
成する。第２の保護膜２３は、膜厚が厚いほど強誘電体
キャパシタ２０のインプリントレートは良くなる。しか
し、後述する二層目の金属配線と基板とを接続するため
のコンタクトホールを第２の保護膜２３に形成する際の
エッチングが、後処理を含めて難しくなることもある。
この場合には、第２の保護膜２３の膜厚は約２０ｎｍが
好ましい。
【００４５】なお、第２の保護膜２３については少なく
とも上部電極１８ａを覆う形状や、キャパシタ２０だけ
を覆う形状や、メモリセル領域Ａの全体を覆う形状や、
周辺回路領域Ｂを覆わない形状となるようにフォトリソ
グラフィー法によりパターニングしてもよい。次に、図
６(a) と図１５(a) に示すように、第２の保護膜２３の
上に、ＴＥＯＳを用いるプラズマＣＶＤ法により、SiO2
よりなる第３の層間絶縁膜２４を２００〜４００ｎｍの
厚さに形成する。その後に、第３の層間絶縁膜２４を３
５０℃で加熱するとともに、N2O ガスを用いたプラズマ
雰囲気で脱水処理を行う。
とも上部電極１８ａを覆う形状や、キャパシタ２０だけ
を覆う形状や、メモリセル領域Ａの全体を覆う形状や、
周辺回路領域Ｂを覆わない形状となるようにフォトリソ
グラフィー法によりパターニングしてもよい。次に、図
６(a) と図１５(a) に示すように、第２の保護膜２３の
上に、ＴＥＯＳを用いるプラズマＣＶＤ法により、SiO2
よりなる第３の層間絶縁膜２４を２００〜４００ｎｍの
厚さに形成する。その後に、第３の層間絶縁膜２４を３
５０℃で加熱するとともに、N2O ガスを用いたプラズマ
雰囲気で脱水処理を行う。
【００４６】続いて、メモリセル領域Ａにおける第３の
層間絶縁膜２４からその下方のSiON膜１４までをレジス
トパターン（不図示）を用いるフォトリソグラフィー法
によりパターニングする。これにより、図６(b) に示す
第１のｐウェル３ａの中央位置の第１のコンタクトプラ
グ１３ａの上にホール２４ａを形成するとともに、図１
５(b) に示す第２のｐウェル３ｂの上の第２のコンタク
トプラグ１３ｆの上にそれぞれホール２４ｂを形成す
る。これと同時に、周辺回路領域Ｂの各コンタクトプラ
グ１３ｃ〜１３ｅの上にホール２４ｃ〜２４ｅを形成す
る。この場合、図１５(b) に示すように強誘電体キャパ
シタ２０の下部電極１６ａから外側に引き出された第２
の局所配線２２ｂの上にもホール２４ｆを形成する。
層間絶縁膜２４からその下方のSiON膜１４までをレジス
トパターン（不図示）を用いるフォトリソグラフィー法
によりパターニングする。これにより、図６(b) に示す
第１のｐウェル３ａの中央位置の第１のコンタクトプラ
グ１３ａの上にホール２４ａを形成するとともに、図１
５(b) に示す第２のｐウェル３ｂの上の第２のコンタク
トプラグ１３ｆの上にそれぞれホール２４ｂを形成す
る。これと同時に、周辺回路領域Ｂの各コンタクトプラ
グ１３ｃ〜１３ｅの上にホール２４ｃ〜２４ｅを形成す
る。この場合、図１５(b) に示すように強誘電体キャパ
シタ２０の下部電極１６ａから外側に引き出された第２
の局所配線２２ｂの上にもホール２４ｆを形成する。
【００４７】第３の層間絶縁膜２４とその下の膜に形成
されるホール２４ａ〜２４ｆは、同じドライエッチング
装置を用いてステップエッチングにより形成される。例
えば、第３の層間絶縁膜２４は、Arを６１８sccm、CF4
を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入
し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ
電力パワーを１kW、エッチング時間を２６秒とした条件
でエッチングされる。また、第２の保護膜２３は、Arを
５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチ
ング雰囲気に導入し、その雰囲気内の圧力を１０００mT
orr とし、またＲＦ電力パワーを９００Ｗ、エッチング
時間を２２秒とした条件でエッチングされる。さらに、
第２の層間絶縁膜２１、SiON膜１４、SiO2膜１５は、Ar
を６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッ
チング雰囲気に導入し、その雰囲気内の圧力を３５０mT
orr とし、またＲＦ電力パワーを１kW、エッチング時間
を６０秒とした条件でエッチングされる。
されるホール２４ａ〜２４ｆは、同じドライエッチング
装置を用いてステップエッチングにより形成される。例
えば、第３の層間絶縁膜２４は、Arを６１８sccm、CF4
を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入
し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ
電力パワーを１kW、エッチング時間を２６秒とした条件
でエッチングされる。また、第２の保護膜２３は、Arを
５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチ
ング雰囲気に導入し、その雰囲気内の圧力を１０００mT
orr とし、またＲＦ電力パワーを９００Ｗ、エッチング
時間を２２秒とした条件でエッチングされる。さらに、
第２の層間絶縁膜２１、SiON膜１４、SiO2膜１５は、Ar
を６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッ
チング雰囲気に導入し、その雰囲気内の圧力を３５０mT
orr とし、またＲＦ電力パワーを１kW、エッチング時間
を６０秒とした条件でエッチングされる。
【００４８】そのようなエッチングにおいて、図１５
(b) に示したTiN よりなる第２の局所配線２２ｂはエッ
チングストッパとなるので、その上のホール２４ｆは他
のホール２４ａ〜２４ｅよりも浅くなる。次に、第３の
層間絶縁膜２４の上とホール２４ａ〜２４ｆの中に、膜
厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００
ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎ
ｍのTi膜からなる５層構造の金属膜を形成した後に、こ
の金属膜をフォトリソグラフィー法によりパターニング
する。
(b) に示したTiN よりなる第２の局所配線２２ｂはエッ
チングストッパとなるので、その上のホール２４ｆは他
のホール２４ａ〜２４ｅよりも浅くなる。次に、第３の
層間絶縁膜２４の上とホール２４ａ〜２４ｆの中に、膜
厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００
ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎ
ｍのTi膜からなる５層構造の金属膜を形成した後に、こ
の金属膜をフォトリソグラフィー法によりパターニング
する。
【００４９】これにより、図７に示すように、メモリセ
ル領域Ａでビット線２５ａを形成するとともに、周辺回
路領域Ｂでは配線２５ｂ〜２５ｄを形成する。メモリセ
ル領域Ａのビット線２５ａはホール２４ａを通して第１
のｐウェル３ａ上の第１のコンタクトプラグ１３ａに接
続される。また、周辺回路領域Ｂの配線２５ｂ〜２５ｄ
はホール２４ｂ〜２４ｄを通してそれらの下の各コンタ
クトプラグ１３ｃ〜１３ｅに接続される。また、図１６
に示すように、メモリセル領域Ａの下部電極１６ａの周
囲には接地用配線２５ｅが形成され、その接地用配線２
５ｅはホール２４ｂを通して第２のｐウェル３ｂ上のコ
ンタクトプラグ１３ｆに接続される。さらに、図１６に
示すように、下部電極１６ａのコンタクト領域１６ｂか
ら引き出された第２の局所配線２２ｂ上には引出配線２
５ｆが形成され、この引出配線２５ｆはホール２４ｆを
通して第２の局所配線２２ｂに接続されている。
ル領域Ａでビット線２５ａを形成するとともに、周辺回
路領域Ｂでは配線２５ｂ〜２５ｄを形成する。メモリセ
ル領域Ａのビット線２５ａはホール２４ａを通して第１
のｐウェル３ａ上の第１のコンタクトプラグ１３ａに接
続される。また、周辺回路領域Ｂの配線２５ｂ〜２５ｄ
はホール２４ｂ〜２４ｄを通してそれらの下の各コンタ
クトプラグ１３ｃ〜１３ｅに接続される。また、図１６
に示すように、メモリセル領域Ａの下部電極１６ａの周
囲には接地用配線２５ｅが形成され、その接地用配線２
５ｅはホール２４ｂを通して第２のｐウェル３ｂ上のコ
ンタクトプラグ１３ｆに接続される。さらに、図１６に
示すように、下部電極１６ａのコンタクト領域１６ｂか
ら引き出された第２の局所配線２２ｂ上には引出配線２
５ｆが形成され、この引出配線２５ｆはホール２４ｆを
通して第２の局所配線２２ｂに接続されている。
【００５０】それらのビット線２５ａ、配線２５ｂ〜２
５ｄ、接地用配線２５ｅ及び引出配線２５ｆは、二層目
の金属配線となる。次に、図８と図１７に示すような状
態になるまでの工程を説明する。まず、ＴＥＯＳガスと
酸素(O2)ガスを使用するプラズマＣＶＤ法により、２．
３μｍの厚さのSiO2からなる第４の層間絶縁膜２６を第
３の層間絶縁膜２４、ビット線２５ａ、配線２５ｃ〜２
５ｄ等の上に形成する。
５ｄ、接地用配線２５ｅ及び引出配線２５ｆは、二層目
の金属配線となる。次に、図８と図１７に示すような状
態になるまでの工程を説明する。まず、ＴＥＯＳガスと
酸素(O2)ガスを使用するプラズマＣＶＤ法により、２．
３μｍの厚さのSiO2からなる第４の層間絶縁膜２６を第
３の層間絶縁膜２４、ビット線２５ａ、配線２５ｃ〜２
５ｄ等の上に形成する。
【００５１】次に、第４の層間絶縁膜２６の上面をＣＭ
Ｐ法により研磨して平坦化する。続いて、減圧雰囲気に
シリコン基板１を置いて、その雰囲気内でN2O ガスとN2
ガスをプラズマ化して、基板温度を４５０℃以下、例え
ば３５０℃として３分間以上、好ましくは４分以上の時
間で第４の層間絶縁膜２６をプラズマに曝す。これによ
り、研磨時に第４の層間絶縁膜２６内に入り込んだ水分
を外部に放出するとともに、第４の層間絶縁膜２６内に
水分が入り難くい状態とする。
Ｐ法により研磨して平坦化する。続いて、減圧雰囲気に
シリコン基板１を置いて、その雰囲気内でN2O ガスとN2
ガスをプラズマ化して、基板温度を４５０℃以下、例え
ば３５０℃として３分間以上、好ましくは４分以上の時
間で第４の層間絶縁膜２６をプラズマに曝す。これによ
り、研磨時に第４の層間絶縁膜２６内に入り込んだ水分
を外部に放出するとともに、第４の層間絶縁膜２６内に
水分が入り難くい状態とする。
【００５２】なお、第４の層間絶縁膜２６内に空洞が生
じている場合に、研磨によってその空洞が露出すること
もあるので、研磨後に、第４の層間絶縁膜２６の上層部
としてSiO2よりなるキャップ層（不図示）を１００ｎｍ
以上形成してもよい。そのキャップ層は、ＴＥＯＳガス
を用いるプラズマＣＶＤ法により形成された後に、基板
温度を３５０℃にしてN2O プラズマに晒される。
じている場合に、研磨によってその空洞が露出すること
もあるので、研磨後に、第４の層間絶縁膜２６の上層部
としてSiO2よりなるキャップ層（不図示）を１００ｎｍ
以上形成してもよい。そのキャップ層は、ＴＥＯＳガス
を用いるプラズマＣＶＤ法により形成された後に、基板
温度を３５０℃にしてN2O プラズマに晒される。
【００５３】その後に、第４の層間絶縁膜２６をフォト
リソグラフィー法によりパターニングして、周辺回路領
域Ｂの二層目の配線２５ｃとメモリセル領域Ａの接地用
配線２５ｅの上に上側のプラグ用のホール２６ｃ，２６
ｅを形成する。次に、図９と図１８に示すような構造に
なるまでの工程を説明する。まず、第４の層間絶縁膜２
６の上面とプラグ用のホール２６ｃ，２６ｅの内面に、
TiとTiN の二層構造のグルーレイヤ２７をスパッタによ
り形成する。さらに、六フッ化タングステン（WF6)ガス
とシラン（SiH4) ガスを使用してＣＶＤ法によりグルー
レイヤ２７の上にタングステンシード（不図示）を形成
する。さらに、WF6 ガスとシラン(SiH4)ガスに水素(H2)
ガスを加えて、成長温度を４３０℃としてグルーレイヤ
２７上にタングステン膜２８を形成する。これにより、
プラグ用のホール２６ｃ，２６ｅ内にはグルーレイヤ２
７とタングステン膜２８が充填される。
リソグラフィー法によりパターニングして、周辺回路領
域Ｂの二層目の配線２５ｃとメモリセル領域Ａの接地用
配線２５ｅの上に上側のプラグ用のホール２６ｃ，２６
ｅを形成する。次に、図９と図１８に示すような構造に
なるまでの工程を説明する。まず、第４の層間絶縁膜２
６の上面とプラグ用のホール２６ｃ，２６ｅの内面に、
TiとTiN の二層構造のグルーレイヤ２７をスパッタによ
り形成する。さらに、六フッ化タングステン（WF6)ガス
とシラン（SiH4) ガスを使用してＣＶＤ法によりグルー
レイヤ２７の上にタングステンシード（不図示）を形成
する。さらに、WF6 ガスとシラン(SiH4)ガスに水素(H2)
ガスを加えて、成長温度を４３０℃としてグルーレイヤ
２７上にタングステン膜２８を形成する。これにより、
プラグ用のホール２６ｃ，２６ｅ内にはグルーレイヤ２
７とタングステン膜２８が充填される。
【００５４】その後、第４の層間絶縁膜２６上面の上の
タングステン膜２８をＣＭＰ法又はエッチバックにより
除去して、プラグ用のホール２６ｃ，２６ｅ内にのみ残
存させる。ここで、第４の層間絶縁膜２６上のグルーレ
イヤ２７は除去してもしなくてもよい。図９と図１８で
は、グルーレイヤ２７を第４の層間絶縁膜２６上に残し
た場合を示している。
タングステン膜２８をＣＭＰ法又はエッチバックにより
除去して、プラグ用のホール２６ｃ，２６ｅ内にのみ残
存させる。ここで、第４の層間絶縁膜２６上のグルーレ
イヤ２７は除去してもしなくてもよい。図９と図１８で
は、グルーレイヤ２７を第４の層間絶縁膜２６上に残し
た場合を示している。
【００５５】これにより、周辺回路領域Ｂの配線２５ｃ
上のプラグ用のホール２６ｃ内に残されたタングステン
膜２８とグルーレイヤ２７によって上側のプラグ（ビ
ア）２８ｃが構成され、また、メモリセル領域Ａの接地
用配線２５ｅ上のプラグ用のホール２６ｅ内に残された
タングステン膜２８とグルーレイヤ２７によってプラグ
２８ｅが構成される。
上のプラグ用のホール２６ｃ内に残されたタングステン
膜２８とグルーレイヤ２７によって上側のプラグ（ビ
ア）２８ｃが構成され、また、メモリセル領域Ａの接地
用配線２５ｅ上のプラグ用のホール２６ｅ内に残された
タングステン膜２８とグルーレイヤ２７によってプラグ
２８ｅが構成される。
【００５６】次に、図１０と図１９に示すような構造に
なるまでの工程を説明する。まず、グルーレイヤ２７と
ホール２８ｃ，２８ｅの上に、膜厚６００ｎｍのAl-Cu
膜２９ａと膜厚１００ｎｍのTiN 膜２９ｂを順に形成す
る。なお、グルーレイヤ２７が第４の層間絶縁膜２６上
から除去される場合には、Al-Cu 膜２９ａの下にはTiN
膜（不図示）が形成される。
なるまでの工程を説明する。まず、グルーレイヤ２７と
ホール２８ｃ，２８ｅの上に、膜厚６００ｎｍのAl-Cu
膜２９ａと膜厚１００ｎｍのTiN 膜２９ｂを順に形成す
る。なお、グルーレイヤ２７が第４の層間絶縁膜２６上
から除去される場合には、Al-Cu 膜２９ａの下にはTiN
膜（不図示）が形成される。
【００５７】続いて、Al-Cu 膜２９ａとTiN 膜２９ｂと
グルーレイヤ２７をパターニングして、周辺回路領域Ｂ
のプラグ２８ｃに接続される配線３０ａを形成するとと
もに、メモリセル領域Ａには強誘電体キャパシタ２０を
覆う第３の保護膜３０ｂを形成する。第３の保護膜３０
ｂは、図１９に示すように、上側のプラグ２６ｅ、接地
用配線２５ｅ、コンタクトプラグ１３ｆ、第２のｐウェ
ル３ｂを介してシリコン基板１に電気的に接続される。
なお、周辺回路領域Ｂにおいてビア２８ｃに接続される
配線３０ａは、三層目の金属配線である。
グルーレイヤ２７をパターニングして、周辺回路領域Ｂ
のプラグ２８ｃに接続される配線３０ａを形成するとと
もに、メモリセル領域Ａには強誘電体キャパシタ２０を
覆う第３の保護膜３０ｂを形成する。第３の保護膜３０
ｂは、図１９に示すように、上側のプラグ２６ｅ、接地
用配線２５ｅ、コンタクトプラグ１３ｆ、第２のｐウェ
ル３ｂを介してシリコン基板１に電気的に接続される。
なお、周辺回路領域Ｂにおいてビア２８ｃに接続される
配線３０ａは、三層目の金属配線である。
【００５８】ところで、第３の保護膜３０ｂに接続され
る上側のプラグ２６ｃとコンタクトプラグ１３ｆの配置
を概略的に示すと、図２１のようになる。図２１には、
１つのチップに形成されるロジック混載のＦｅＲＡＭの
配置が示されており、ＦｅＲＡＭ回路内ではメモリセル
領域Ａに隣接して周辺回路領域Ｂが配置される。メモリ
セル領域Ａにおいて強誘電体キャパシタセルはいくつか
のブロックで仕切られ、ブロックとブロックの間に上側
のプラグ２８ｃが配置される。本実施形態のＦｅＲＡＭ
では１６個の上側のプラグ２８ｃが形成される。さら
に、上側のプラグ２８ｃは接地用配線２５ｅに接続さ
れ、その接地用配線２５ｅの下に接続されるコンタクト
プラグ１３ｆは上側のプラグ２８ｃとは異なる位置であ
って上側のプラグ２８ｃよりも多く（例えば、２５０個
程度）形成されている。
る上側のプラグ２６ｃとコンタクトプラグ１３ｆの配置
を概略的に示すと、図２１のようになる。図２１には、
１つのチップに形成されるロジック混載のＦｅＲＡＭの
配置が示されており、ＦｅＲＡＭ回路内ではメモリセル
領域Ａに隣接して周辺回路領域Ｂが配置される。メモリ
セル領域Ａにおいて強誘電体キャパシタセルはいくつか
のブロックで仕切られ、ブロックとブロックの間に上側
のプラグ２８ｃが配置される。本実施形態のＦｅＲＡＭ
では１６個の上側のプラグ２８ｃが形成される。さら
に、上側のプラグ２８ｃは接地用配線２５ｅに接続さ
れ、その接地用配線２５ｅの下に接続されるコンタクト
プラグ１３ｆは上側のプラグ２８ｃとは異なる位置であ
って上側のプラグ２８ｃよりも多く（例えば、２５０個
程度）形成されている。
【００５９】図２１に示したメモリセル領域Ａの破線領
域において、第３の保護膜３０ｂは例えば図２２のよう
な形状を有し、メモリセル領域Ａの全体を覆うような平
面形状となっている。なお、図２２において絶縁膜は省
略されている。以上のような第３の保護膜３０ｂの形成
の後に、図１１と図２０に示すように、ＴＥＯＳを用い
るプラズマＣＶＤ法により、第３の保護膜３０ｂと三層
目の配線３０ａを覆うSiO2よりなる第１のカバー絶縁膜
３１を例えば２００ｎｍの厚さに形成する。さらに、シ
ランとアンモニウムを用いるプラズマＣＶＤ法により、
窒化シリコンよりなる第２のカバー絶縁膜３２を第１の
カバー絶縁膜３１上に例えば５００ｎｍの厚さに形成す
る。
域において、第３の保護膜３０ｂは例えば図２２のよう
な形状を有し、メモリセル領域Ａの全体を覆うような平
面形状となっている。なお、図２２において絶縁膜は省
略されている。以上のような第３の保護膜３０ｂの形成
の後に、図１１と図２０に示すように、ＴＥＯＳを用い
るプラズマＣＶＤ法により、第３の保護膜３０ｂと三層
目の配線３０ａを覆うSiO2よりなる第１のカバー絶縁膜
３１を例えば２００ｎｍの厚さに形成する。さらに、シ
ランとアンモニウムを用いるプラズマＣＶＤ法により、
窒化シリコンよりなる第２のカバー絶縁膜３２を第１の
カバー絶縁膜３１上に例えば５００ｎｍの厚さに形成す
る。
【００６０】以上のような工程により、強誘電体キャパ
シタ２０を有するＦｅＲＡＭの基本的な構造が形成され
る。なお、第１の保護膜１９又は第２の保護膜２３の構
成材料については、アルミナに限られるものではなく、
水素を通し難い絶縁材料、例えばＰＺＴ、TiO2、AlN 、
Si3N4 、SiONであってもよい。また、第２の保護膜２３
と第３の保護膜３０ｂの間に２層以上の配線を形成して
もよい。
シタ２０を有するＦｅＲＡＭの基本的な構造が形成され
る。なお、第１の保護膜１９又は第２の保護膜２３の構
成材料については、アルミナに限られるものではなく、
水素を通し難い絶縁材料、例えばＰＺＴ、TiO2、AlN 、
Si3N4 、SiONであってもよい。また、第２の保護膜２３
と第３の保護膜３０ｂの間に２層以上の配線を形成して
もよい。
【００６１】上記した実施形態によれば、上側のプラグ
２８ｃ，２８ｅを構成するタングステン膜２８を形成す
る際に、強誘電体キャパシタ２０は、アルミナよりなる
第１及び第２の保護膜２３で覆われているので、タング
ステン形成に使用される還元性ガスによって劣化される
ことが防止される。また、窒化シリコンよりなる第２の
カバー絶縁膜３２を形成する際に、強誘電体キャパシタ
２０は、第１及び第２の保護膜１９，２３と金属製の第
３の保護膜３０ｂによって覆われているので、窒化シリ
コン形成に使用される還元性ガスによって劣化されるこ
とが防止される。
２８ｃ，２８ｅを構成するタングステン膜２８を形成す
る際に、強誘電体キャパシタ２０は、アルミナよりなる
第１及び第２の保護膜２３で覆われているので、タング
ステン形成に使用される還元性ガスによって劣化される
ことが防止される。また、窒化シリコンよりなる第２の
カバー絶縁膜３２を形成する際に、強誘電体キャパシタ
２０は、第１及び第２の保護膜１９，２３と金属製の第
３の保護膜３０ｂによって覆われているので、窒化シリ
コン形成に使用される還元性ガスによって劣化されるこ
とが防止される。
【００６２】そのような第１、第２及び第３の保護膜１
９，２３，３０ｂによる強誘電体キャパシタ２０の還元
防止効果等について、以下に詳細に説明する。 （ｉ）保護膜の層数の違いによる強誘電体キャパシタの
インプリント特性への影響 第１、第２及び第３の保護膜１９，２３，３０ｂの組み
合わせを変えることによる強誘電体キャパシタ２０のイ
ンプリント特性への影響を調査したところ、表２に示す
ような結果が得られた。
９，２３，３０ｂによる強誘電体キャパシタ２０の還元
防止効果等について、以下に詳細に説明する。 （ｉ）保護膜の層数の違いによる強誘電体キャパシタの
インプリント特性への影響 第１、第２及び第３の保護膜１９，２３，３０ｂの組み
合わせを変えることによる強誘電体キャパシタ２０のイ
ンプリント特性への影響を調査したところ、表２に示す
ような結果が得られた。
【００６３】
【表２】
【００６４】表２において、ΔＱ(88)は、強誘電体キャ
パシタ２０を形成した直後のＱ(88)からプロセスアウト
後のＱ(88)を引いた値を表している。即ち、ΔＱ(88)が
小さいほどプロセス劣化が少ないことを表している。な
お、Ｑは、２トランジスタ／２キャパシタタイプの２対
の強誘電体キャパシタに逆信号を書き込んだ時の分極電
荷量の差を表し、Ｑ(88)は、強誘電体キャパシタを１５
０℃で８８時間ベーキングした後のＱ値を示している。
そのＱの測定は、強誘電体キャパシタ２０に５Ｖの電圧
を印加して行われている。
パシタ２０を形成した直後のＱ(88)からプロセスアウト
後のＱ(88)を引いた値を表している。即ち、ΔＱ(88)が
小さいほどプロセス劣化が少ないことを表している。な
お、Ｑは、２トランジスタ／２キャパシタタイプの２対
の強誘電体キャパシタに逆信号を書き込んだ時の分極電
荷量の差を表し、Ｑ(88)は、強誘電体キャパシタを１５
０℃で８８時間ベーキングした後のＱ値を示している。
そのＱの測定は、強誘電体キャパシタ２０に５Ｖの電圧
を印加して行われている。
【００６５】表２において、第２及び第３の保護膜２
３，３０ｂを形成せずに第１の保護膜１９だけを用いた
場合、ΔＱ(88)は５．４μＣ／ｃｍ2 となって、強誘電
体キャパシタ２０にプロセス劣化が生じていることがわ
かる。また、第１、第２又は第３の保護膜１９，２３，
３０ｂのいずれか１つを用いた場合のそれぞれを比較す
ると、第１の保護膜１９のΔＱ(88)が一番小さく、以
下、第２の保護膜２３、第３の保護膜３０ｂとなるに従
いΔＱ(88)が大きくなってインプリント特性が悪くなっ
ている。
３，３０ｂを形成せずに第１の保護膜１９だけを用いた
場合、ΔＱ(88)は５．４μＣ／ｃｍ2 となって、強誘電
体キャパシタ２０にプロセス劣化が生じていることがわ
かる。また、第１、第２又は第３の保護膜１９，２３，
３０ｂのいずれか１つを用いた場合のそれぞれを比較す
ると、第１の保護膜１９のΔＱ(88)が一番小さく、以
下、第２の保護膜２３、第３の保護膜３０ｂとなるに従
いΔＱ(88)が大きくなってインプリント特性が悪くなっ
ている。
【００６６】従って、１つの保護膜だけを選択する場合
には、強誘電体キャパシタ２０に対してなるべく近い位
置に保護膜を形成する方が有利であることがわかる。単
層では、プロセル劣化抑制効果の小さい第３の保護膜３
０ｂは、第１の保護膜１９と併用することによりΔＱ
(88)を８割以上減少させることができ、インプリント特
性を大幅に改善することができる。同様に、第２の保護
膜２３も第１の保護膜１９と併用することによりΔＱ
(88)を７割以上減少させることができる。このように、
強誘電体キャパシタ２０直上の保護膜である第１の保護
膜１９とそれより上方の第２又は第３保護膜２３，３０
ｂを組み合わせることにより、それぞれ単体の場合より
も大きなプロセス劣化抑制効果を得ることができる。
には、強誘電体キャパシタ２０に対してなるべく近い位
置に保護膜を形成する方が有利であることがわかる。単
層では、プロセル劣化抑制効果の小さい第３の保護膜３
０ｂは、第１の保護膜１９と併用することによりΔＱ
(88)を８割以上減少させることができ、インプリント特
性を大幅に改善することができる。同様に、第２の保護
膜２３も第１の保護膜１９と併用することによりΔＱ
(88)を７割以上減少させることができる。このように、
強誘電体キャパシタ２０直上の保護膜である第１の保護
膜１９とそれより上方の第２又は第３保護膜２３，３０
ｂを組み合わせることにより、それぞれ単体の場合より
も大きなプロセス劣化抑制効果を得ることができる。
【００６７】さらに、第１、第２及び第３の保護膜１
９，２３，３０ｂの全てを組み合わせると、ΔＱ(88)は
０．１μＣ／ｃｍ2 となって、強誘電体キャパシタ２０
上の多層配線形成のプロセス劣化を完全に抑制できると
いう大きなメリットがある。ところで、単層では第３の
保護膜３０ｂのΔＱ(88)は、第２の保護膜２３のΔＱ
(88)よりも約２倍大きい。
９，２３，３０ｂの全てを組み合わせると、ΔＱ(88)は
０．１μＣ／ｃｍ2 となって、強誘電体キャパシタ２０
上の多層配線形成のプロセス劣化を完全に抑制できると
いう大きなメリットがある。ところで、単層では第３の
保護膜３０ｂのΔＱ(88)は、第２の保護膜２３のΔＱ
(88)よりも約２倍大きい。
【００６８】もし、単純な保護膜の組み合わせ効果だと
仮定すると、第１及び第２の保護膜１９，２３を用いた
場合のＱ値よりも、第１及び第３の保護膜１９，３０ｂ
の場合のＱ値の方が大きいことが予想される。しかし、
第１及び第２の保護膜１９，２３を用いた場合のＱ値
と、第１及び第３の保護膜１９，３０ｂの場合のＱ値は
ほぼ同じ値となっている。よって、単純には、それらの
保護膜１９，２３，３０ｂの組み合わせからは、予想し
得ない効果が起きている。
仮定すると、第１及び第２の保護膜１９，２３を用いた
場合のＱ値よりも、第１及び第３の保護膜１９，３０ｂ
の場合のＱ値の方が大きいことが予想される。しかし、
第１及び第２の保護膜１９，２３を用いた場合のＱ値
と、第１及び第３の保護膜１９，３０ｂの場合のＱ値は
ほぼ同じ値となっている。よって、単純には、それらの
保護膜１９，２３，３０ｂの組み合わせからは、予想し
得ない効果が起きている。
【００６９】保護膜１９，２３，３０ｂの上側の膜を形
成するプロセスの熱により、保護膜１９，２３，３０ｂ
の下の膜は蒸し焼き状態になって、層間絶縁膜に含まれ
ている水分が下に拡散して強誘電体キャパシタ２０の劣
化を引き起こす。したがって、２つの保護膜を使用する
ときには、強誘電体キャパシタ２０の直上で上からの水
分をブロックする第１の保護膜１９が重要な役割を果た
す。しかも、第１の保護膜１９から第２又は第３の保護
膜２３，３０ｂまでの間の各層間絶縁膜を十分に脱水処
理をすることが必須となることから、本実施形態では、
第１の保護膜１９と第２の保護膜２３の間に挟まれた第
２の層間絶縁膜２１の脱水処理と、第１の保護膜１９と
第３の保護膜３０ｂの間に挟まれた第３及び第４の層間
絶縁膜２４，２６の脱水処理には、脱水効果が優れてい
る３５０℃のN2O プラズマアニールを用いている。
成するプロセスの熱により、保護膜１９，２３，３０ｂ
の下の膜は蒸し焼き状態になって、層間絶縁膜に含まれ
ている水分が下に拡散して強誘電体キャパシタ２０の劣
化を引き起こす。したがって、２つの保護膜を使用する
ときには、強誘電体キャパシタ２０の直上で上からの水
分をブロックする第１の保護膜１９が重要な役割を果た
す。しかも、第１の保護膜１９から第２又は第３の保護
膜２３，３０ｂまでの間の各層間絶縁膜を十分に脱水処
理をすることが必須となることから、本実施形態では、
第１の保護膜１９と第２の保護膜２３の間に挟まれた第
２の層間絶縁膜２１の脱水処理と、第１の保護膜１９と
第３の保護膜３０ｂの間に挟まれた第３及び第４の層間
絶縁膜２４，２６の脱水処理には、脱水効果が優れてい
る３５０℃のN2O プラズマアニールを用いている。
【００７０】表２によれば、層間絶縁膜の含有水分を第
１の保護膜１９でブロックする効果は、第１の保護膜１
９を第３の保護膜３０ｂの下に形成した場合に顕著に現
れている。以上のことから、第１の保護膜１９と第２の
保護膜２３の組み合わせの場合のΔＱ(88)と、第１の保
護膜１９と第３の保護膜３０ｂの組み合わせの場合のΔ
Ｑ (88)とが殆ど同じ値になる理由は、２つの保護膜の間
にある層間絶縁膜の含有水分の影響を第１の保護膜１９
が抑制している効果が働いているからである。
１の保護膜１９でブロックする効果は、第１の保護膜１
９を第３の保護膜３０ｂの下に形成した場合に顕著に現
れている。以上のことから、第１の保護膜１９と第２の
保護膜２３の組み合わせの場合のΔＱ(88)と、第１の保
護膜１９と第３の保護膜３０ｂの組み合わせの場合のΔ
Ｑ (88)とが殆ど同じ値になる理由は、２つの保護膜の間
にある層間絶縁膜の含有水分の影響を第１の保護膜１９
が抑制している効果が働いているからである。
【００７１】しかし、第１の保護膜１９だけでは、第２
のカバー膜３１を形成する際の還元ガスに対して強誘電
体キャパシタ２０の劣化を十分に防ぐことはできない。
従って、強誘電体キャパシタ２０の劣化を十分に抑える
ためには、第１の保護膜１９は必須であって、且つ、第
２の保護膜２３か第３の保護膜３０ｂの少なくとも一方
が必要となる。 （ii）保護膜を構成するアルミナの成膜方法の違いによ
る強誘電体キャパシタのインプリント特性への影響 第１、第２の保護膜１９，２３を構成しているアルミナ
の成膜方法の違いによるインプリント特性への影響を表
３に示す。
のカバー膜３１を形成する際の還元ガスに対して強誘電
体キャパシタ２０の劣化を十分に防ぐことはできない。
従って、強誘電体キャパシタ２０の劣化を十分に抑える
ためには、第１の保護膜１９は必須であって、且つ、第
２の保護膜２３か第３の保護膜３０ｂの少なくとも一方
が必要となる。 （ii）保護膜を構成するアルミナの成膜方法の違いによ
る強誘電体キャパシタのインプリント特性への影響 第１、第２の保護膜１９，２３を構成しているアルミナ
の成膜方法の違いによるインプリント特性への影響を表
３に示す。
【００７２】
【表３】
【００７３】表３において、ＲＦアルミナとはＲＦスパ
ッタ装置を用いて成膜されたアルミナであり、ヘリコン
スアルミナとはヘリコンスパッタ装置を用いて成膜され
たアルミナである。ヘリコンスパッタ装置は、ターゲッ
ト上にＲＦコイルを配置してプラズマ密度を高くする構
造を有するために、ＲＦスパッタ装置を用いた場合より
も緻密なアルミナが成膜できる。
ッタ装置を用いて成膜されたアルミナであり、ヘリコン
スアルミナとはヘリコンスパッタ装置を用いて成膜され
たアルミナである。ヘリコンスパッタ装置は、ターゲッ
ト上にＲＦコイルを配置してプラズマ密度を高くする構
造を有するために、ＲＦスパッタ装置を用いた場合より
も緻密なアルミナが成膜できる。
【００７４】表３の実験のために使用したヘリコンスパ
ッタ装置によるアルミナの成膜条件は、チャンバ内の圧
力を１mTorr 、ターゲットの高周波印加パワーを６００
Ｗ、ＲＦコイルへの印加パワーを６０Ｗに設定し、ター
ゲットとしてアルミターゲットを使用し、また、チャン
バ内にはアルゴンガスを２０sccm、酸素（O2）ガスを
７．６sccmの流量で導入した。
ッタ装置によるアルミナの成膜条件は、チャンバ内の圧
力を１mTorr 、ターゲットの高周波印加パワーを６００
Ｗ、ＲＦコイルへの印加パワーを６０Ｗに設定し、ター
ゲットとしてアルミターゲットを使用し、また、チャン
バ内にはアルゴンガスを２０sccm、酸素（O2）ガスを
７．６sccmの流量で導入した。
【００７５】表３では、強誘電体キャパシタ２０に３Ｖ
の電圧を印加してＱを測定した。３Ｖの低電圧の評価
は、ＦｅＲＡＭの低電圧駆動を考慮して行われた。３Ｖ
の低電圧印加による強誘電体キャパシタの評価を行う
と、ＲＦアルミナの場合には、第１の保護膜１９の上に
第２の保護膜２３を形成してもインプリント特性はさほ
ど改善されていない。これに対して、ヘリコンアルミナ
を用いると、第１の保護膜１９の上に第２の保護膜２３
を形成することによるインプリント特性の改善が見られ
る。
の電圧を印加してＱを測定した。３Ｖの低電圧の評価
は、ＦｅＲＡＭの低電圧駆動を考慮して行われた。３Ｖ
の低電圧印加による強誘電体キャパシタの評価を行う
と、ＲＦアルミナの場合には、第１の保護膜１９の上に
第２の保護膜２３を形成してもインプリント特性はさほ
ど改善されていない。これに対して、ヘリコンアルミナ
を用いると、第１の保護膜１９の上に第２の保護膜２３
を形成することによるインプリント特性の改善が見られ
る。
【００７６】また、第１、第２及び第３の保護膜１９，
２３，３０ｂを全て採用した構造では、強誘電体キャパ
シタ２０のインプリント特性は、ＲＦアルミナよりもヘ
リコンアルミナの方がインプリント特性が優れている。
以上のことから、ＦｅＲＡＭを低電圧動作させる場合に
は、ＲＦアルミナよりもヘリコンアルミナから第１及び
第２の保護膜１９，２３を形成した方が有効であること
がわかる。 （iii)第２の保護膜の膜厚の違いによる強誘電体キャパ
シタのインプリント特性への影響 第２の保護膜２３の膜厚の相違による強誘電体キャパシ
タのインプリント特性への影響を調べたところ、表４に
示す結果が得られた。
２３，３０ｂを全て採用した構造では、強誘電体キャパ
シタ２０のインプリント特性は、ＲＦアルミナよりもヘ
リコンアルミナの方がインプリント特性が優れている。
以上のことから、ＦｅＲＡＭを低電圧動作させる場合に
は、ＲＦアルミナよりもヘリコンアルミナから第１及び
第２の保護膜１９，２３を形成した方が有効であること
がわかる。 （iii)第２の保護膜の膜厚の違いによる強誘電体キャパ
シタのインプリント特性への影響 第２の保護膜２３の膜厚の相違による強誘電体キャパシ
タのインプリント特性への影響を調べたところ、表４に
示す結果が得られた。
【００７７】
【表４】
【００７８】表４は、第２の保護膜２３をＲＦアルミナ
から構成した場合の評価である。また、第３の保護膜３
０ｂは用いられていない。さらに、強誘電体キャパシタ
２０に５Ｖの電圧を印可してＱの測定を行った。表４に
よれば、第２の保護膜２３が無い場合（膜厚＝０）に比
べて、その膜厚が１５ｎｍ以上あると、強誘電体キャパ
シタ２０のインプリント特性が明らかに向上した。膜厚
は厚い方が良いが、Ｑ(88)とＱレートの値に大きな差は
ない。また、その膜厚を１０ｎｍとすれば、カバレッジ
があまり良くないので、表面の段差が大きな強誘電体キ
ャパシタ２０の上を完全に覆うことができないというお
それがある。 （iv）第３の保護絶縁膜の電位の違いによる強誘電体キ
ャパシタのリテンション特性への影響 導電膜からなる第３の保護膜３０ｂの電位の違いによる
強誘電体キャパシタ２０のリテンション特性への影響を
表５に示す。
から構成した場合の評価である。また、第３の保護膜３
０ｂは用いられていない。さらに、強誘電体キャパシタ
２０に５Ｖの電圧を印可してＱの測定を行った。表４に
よれば、第２の保護膜２３が無い場合（膜厚＝０）に比
べて、その膜厚が１５ｎｍ以上あると、強誘電体キャパ
シタ２０のインプリント特性が明らかに向上した。膜厚
は厚い方が良いが、Ｑ(88)とＱレートの値に大きな差は
ない。また、その膜厚を１０ｎｍとすれば、カバレッジ
があまり良くないので、表面の段差が大きな強誘電体キ
ャパシタ２０の上を完全に覆うことができないというお
それがある。 （iv）第３の保護絶縁膜の電位の違いによる強誘電体キ
ャパシタのリテンション特性への影響 導電膜からなる第３の保護膜３０ｂの電位の違いによる
強誘電体キャパシタ２０のリテンション特性への影響を
表５に示す。
【００７９】
【表５】
【００８０】上記したように第３の保護膜３０ａは、三
層目の配線３０ａと同じ金属膜から構成されている。ま
た、図２１に示したように、強誘電体キャパシタ２０
は、第３の保護膜３０ａによって覆われている構造とな
っている。そのような第３の保護膜３０を図２０に示し
たようにシリコン基板１に電気的に接続してアース電位
とした場合と、第３の保護膜３０をビア２８ｅに接続せ
ずにフローティング電位とした場合の２つの状態でリテ
ンション特性を評価した。
層目の配線３０ａと同じ金属膜から構成されている。ま
た、図２１に示したように、強誘電体キャパシタ２０
は、第３の保護膜３０ａによって覆われている構造とな
っている。そのような第３の保護膜３０を図２０に示し
たようにシリコン基板１に電気的に接続してアース電位
とした場合と、第３の保護膜３０をビア２８ｅに接続せ
ずにフローティング電位とした場合の２つの状態でリテ
ンション特性を評価した。
【００８１】リテンション特性は、１５０℃の高温に放
置した強誘電体キャパシタの信号が正常に読み書きでき
るか否かにより評価した。それぞれの構造の実デバイス
を樹脂パッケージ（不図示）に５０チップ組み込んだ。
なお、表５の実験に使用したチップに形成された半導体
記憶装置では第２の保護膜２３を形成しない構造を採用
している。
置した強誘電体キャパシタの信号が正常に読み書きでき
るか否かにより評価した。それぞれの構造の実デバイス
を樹脂パッケージ（不図示）に５０チップ組み込んだ。
なお、表５の実験に使用したチップに形成された半導体
記憶装置では第２の保護膜２３を形成しない構造を採用
している。
【００８２】表５に示したように、第３の保護膜３０ｂ
をフローティングにした場合とアース電位にした場合の
いずれの条件でも、５０４時間までの高温放置では問題
なく強誘電体キャパシタ２０の信号を読み書きすること
ができた。しかし、１０００時間を超えると、フローテ
ィング電位のものが急激に不良率が増加する一方で、ア
ース電位のものも不良チップが１個発生したが、明らか
にフローティング電位としたものよりは不良率が少なく
なっている。
をフローティングにした場合とアース電位にした場合の
いずれの条件でも、５０４時間までの高温放置では問題
なく強誘電体キャパシタ２０の信号を読み書きすること
ができた。しかし、１０００時間を超えると、フローテ
ィング電位のものが急激に不良率が増加する一方で、ア
ース電位のものも不良チップが１個発生したが、明らか
にフローティング電位としたものよりは不良率が少なく
なっている。
【００８３】そのように第３の保護膜３０ｂをアース電
位にすることにより、強誘電体キャパシタ２０の不良率
が低減する理由は２つあると考える。第１は、特開平７
−１５３９２１号公報及び特開平２−５４１６号公報に
あるように湿気浸透を抑えるためである。これにより強
誘電体キャパシタ２０の劣化を防いでいる。しかし、正
確には、窒化シリコンよりなる第２のカバー膜３２の成
膜中に使用する水素イオンの侵入を抑えるためであり、
「水素イオン」の侵入の防止は、厳密な意味では特開平
７−１５３９２１号公報の「水素原子」や「湿気」の侵
入防止とは異なる。
位にすることにより、強誘電体キャパシタ２０の不良率
が低減する理由は２つあると考える。第１は、特開平７
−１５３９２１号公報及び特開平２−５４１６号公報に
あるように湿気浸透を抑えるためである。これにより強
誘電体キャパシタ２０の劣化を防いでいる。しかし、正
確には、窒化シリコンよりなる第２のカバー膜３２の成
膜中に使用する水素イオンの侵入を抑えるためであり、
「水素イオン」の侵入の防止は、厳密な意味では特開平
７−１５３９２１号公報の「水素原子」や「湿気」の侵
入防止とは異なる。
【００８４】第２は、第３の保護膜３０ｂをアース電位
にすることにより、第３の保護膜３０ｂを介してビット
線２５ａとビット線２５ａの間に起こる相互誘導（mutu
al coupling)を無くし、ビット線２５ａ電位のふらつき
を抑えるという効果である。即ち、第３の保護膜３０ｂ
をフローティング電位とした場合に強誘電体キャパシタ
２０の不良率が多いのは、このビット線２５ａ電位のふ
らつきが原因である。即ち、強誘電体キャパシタ２０の
劣化に伴ってビット線２５ａの電位のふらつきがリテン
ション特性に影響を与える。
にすることにより、第３の保護膜３０ｂを介してビット
線２５ａとビット線２５ａの間に起こる相互誘導（mutu
al coupling)を無くし、ビット線２５ａ電位のふらつき
を抑えるという効果である。即ち、第３の保護膜３０ｂ
をフローティング電位とした場合に強誘電体キャパシタ
２０の不良率が多いのは、このビット線２５ａ電位のふ
らつきが原因である。即ち、強誘電体キャパシタ２０の
劣化に伴ってビット線２５ａの電位のふらつきがリテン
ション特性に影響を与える。
【００８５】従って、第３の保護膜３０ｂをアース電位
とすることにより、ビット線２５ａの相互間の相互誘導
を第３の保護膜３０ｂによって抑制することは、特開平
７−１５３９２１号公報及び特開平２−５４１６号公報
に記載されているような「帯電した電荷を除去するこ
と」や「静電気を効果的に取り除く」といった効果とは
異なるメカニズムである。
とすることにより、ビット線２５ａの相互間の相互誘導
を第３の保護膜３０ｂによって抑制することは、特開平
７−１５３９２１号公報及び特開平２−５４１６号公報
に記載されているような「帯電した電荷を除去するこ
と」や「静電気を効果的に取り除く」といった効果とは
異なるメカニズムである。
【００８６】なお、特開平７−１５３９２１号公報及び
特開平２−５４１６号公報では、プレートの下の層間絶
縁膜が脱水処理されたものであることや、アース電位で
あるプレートの下にビット線を形成することについては
何ら記載されていない。以上のように、強誘電体キャパ
シタ２０のリテンション性能を上げるには、第３の保護
膜３０ｂの電位をアースすることが有効であることがわ
かった。 （ｖ）第３の保護膜のパターンについて 第３の保護膜３０ｂの形状については、図２２におい
て、メモリセル領域Ａの単体を覆うような形状になって
いる。しかし、第３の保護膜３０ｂは、少なくとも各強
誘電体キャパシタ２０を覆うことが必要であるので、図
２３，図２４及び図２５に示すような形状としてもよ
い。
特開平２−５４１６号公報では、プレートの下の層間絶
縁膜が脱水処理されたものであることや、アース電位で
あるプレートの下にビット線を形成することについては
何ら記載されていない。以上のように、強誘電体キャパ
シタ２０のリテンション性能を上げるには、第３の保護
膜３０ｂの電位をアースすることが有効であることがわ
かった。 （ｖ）第３の保護膜のパターンについて 第３の保護膜３０ｂの形状については、図２２におい
て、メモリセル領域Ａの単体を覆うような形状になって
いる。しかし、第３の保護膜３０ｂは、少なくとも各強
誘電体キャパシタ２０を覆うことが必要であるので、図
２３，図２４及び図２５に示すような形状としてもよ
い。
【００８７】図２３に示す金属製の第３の保護膜３０ｂ
は、強誘電体キャパシタ２０の下部電極１６ａに平行で
且つ上部電極１８ａを覆う形状に形成されている。そし
て、第３の保護膜３０ｂは、図２０に示した構造により
アース電位となっている。図２４に示す金属製の第３の
保護膜３０ｂは、ビット線２５ａに平行であり且つ強誘
電体キャパシタ２０の少なくとも上部電極１８ａを覆う
形状に形成されている。そして、第３の保護膜３０ｂ
は、図２０に示した構造によりアース電位となってい
る。なお、図２３〜図２５では、絶縁膜とｐウェルは省
略して描かれている。
は、強誘電体キャパシタ２０の下部電極１６ａに平行で
且つ上部電極１８ａを覆う形状に形成されている。そし
て、第３の保護膜３０ｂは、図２０に示した構造により
アース電位となっている。図２４に示す金属製の第３の
保護膜３０ｂは、ビット線２５ａに平行であり且つ強誘
電体キャパシタ２０の少なくとも上部電極１８ａを覆う
形状に形成されている。そして、第３の保護膜３０ｂ
は、図２０に示した構造によりアース電位となってい
る。なお、図２３〜図２５では、絶縁膜とｐウェルは省
略して描かれている。
【００８８】図２５に示す金属製の第３の保護膜３０ｂ
は、強誘電体キャパシタ２０の少なくとも上部電極１８
ａを個々に覆う形状に形成されている。そして、第３の
保護膜３０ｂは、図２０に示した構造によりアース電位
となっている。図２３、図２４又は図２５に示した保護
膜３０ｂによれば、いずれの形状の第３の保護膜３０ｂ
もアース電位となっているので、図２２の形状の場合と
同様に、強誘電体キャパシタ２０への還元ガスの侵入を
防止し、ビット線２５ａ相互間の相互誘導を阻止して、
強誘電体キャパシタ２０のリテンション性能を向上する
ことが可能になる。 （付記１）半導体基板の上方に形成された下部電極と強
誘電体材料又は高誘電体材料よりなる誘電体膜と上部電
極とからなるキャパシタと、前記キャパシタの上に形成
された第１の保護膜と、前記第１の保護膜と前記キャパ
シタの上に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成された第１の配線と、前記第１の配線上で
あって少なくとも前記キャパシタを覆う第２の保護膜
と、前記第２の保護膜の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された第２の配線と、
前記第２の配線と前記第２の絶縁膜の上に形成された第
３の絶縁膜とを有することを特徴とする半導体装置。 （付記２）前記第３の絶縁膜の上であって少なくとも前
記キャパシタの前記上部電極の上方に形成され、且つア
ース電位となる第３の保護膜をさらに有することを特徴
とする付記１に記載の半導体装置。 （付記３）半導体基板の上方に形成された下部電極と強
誘電体材料又は高誘電体材料よりなる誘電体膜と上部電
極とからなるキャパシタと、前記キャパシタの上に形成
された第１の保護膜と、前記第１の保護膜と前記キャパ
シタの上に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成された第１の配線と、前記第１の配線と前
記第１の絶縁膜の上に形成された第２の絶縁膜と、前記
第２の絶縁膜の上に形成された第２の配線と、前記第２
の配線と前記第２の絶縁膜の上に形成された第３の絶縁
膜と、前記第３の絶縁膜であって少なくとも前記キャパ
シタの前記上部電極の上方に形成され且つアース電位と
なる第３の保護膜とを有することを特徴とする半導体装
置。 （付記４）前記第１の保護膜、第２の保護膜は、アルミ
ナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリ
コン、窒化酸化シリコンのいずれかから形成されている
ことを特徴とする付記１又は付記３に記載の半導体装
置。 （付記５）前記第２の保護膜の前記アルミナは、１５ｎ
ｍ以上の膜厚を有することを特徴とする付記４に記載の
半導体装置。 （付記６）前記第３の保護膜は、チタン膜或いは窒化チ
タン膜を含むアルミニウム含有膜の積層構造を有するこ
とを特徴とする付記１又は付記３に記載の半導体装置。 （付記７）前記第２の保護膜は、前記キャパシタが複数
配置されているメモリセル領域の全体を覆うことを特徴
とする付記１、付記２又は付記３に記載の半導体装置。 （付記８）前記第３の保護膜は、前記キャパシタが複数
形成された領域をブロック毎又は全体に形成されている
ことを特徴とする付記２又は付記３に記載の半導体装
置。 （付記９）前記第３の絶縁膜の上には、前記第３の保護
膜と同じ導電膜から構成される第３の配線が形成されて
いることを特徴とする付記２又は付記３に記載の半導体
装置。 （付記１０）前記第３の配線は、前記第３の絶縁膜に埋
め込まれたプラグを介して前記第２の配線に接続される
ことを特徴とする付記９に記載の半導体装置。 （付記１１）前記第２絶縁膜と前記第３の絶縁膜は、そ
れぞれ脱水処理が施されていることを特徴とする付記
１、付記２又は付記３に記載の半導体装置。 （付記１２）前記脱水処理は、N2O プラズマアニールに
よることを特徴とする付記１１に記載の半導体装置。 （付記１３）前記キャパシタは、前記半導体基板に形成
された不純物拡散層を有するトランジスタを覆う第４の
絶縁膜の上に形成され、前記キャパシタの前記上部電極
は、前記第１の配線を介して前記不純物拡散層に接続さ
れていることを特徴とする付記１、付記２又は付記３に
記載の半導体装置。 （付記１４）半導体基板に形成された第１及び第２の不
純物拡散層と、前記半導体基板に形成された電極を有す
るトランジスタを形成する工程と、前記トランジスタを
覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜
の上に第１の導電膜、強誘電体又は高誘電体膜、第２の
導電膜を順次形成する工程と、前記第２の導電膜をパタ
ーニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キ
ャパシタの誘電体膜を形成する工程と、前記上部電極と
前記誘電体膜を覆う第１の保護膜を形成する工程と、前
記第１の保護膜を少なくとも前記上部電極及び前記誘電
体膜の上に残す工程と、前記第１の導電膜をパターニン
グして前記キャパシタの下部電極を形成する工程と、前
記第１の絶縁膜と前記第１の保護膜の上に第２の絶縁膜
を形成する工程と、前記第１及び第２の絶縁膜をパター
ニングして前記上部電極の上に第１のホールを形成し、
前記第１の不純物拡散層の上に第２のホールを形成する
工程と、前記第１とホールと前記第２のホールを通して
前記上部電極と前記第１の不純物拡散層を電気的に接続
する第１の配線を前記第２の絶縁膜の上に形成する工程
と、少なくとも前記キャパシタを覆う第２の保護膜を前
記第１の配線と前記第２の絶縁膜の上に形成する工程
と、前記第２の保護膜を覆う第３の絶縁膜を形成する工
程と、前記第１、第２及び第３の絶縁膜をパターニング
して前記キャパシタの側方に接地用ホールを形成する工
程と、前記第３の絶縁膜の上に第２の配線を形成すると
ともに前記接地用ホールを通して前記半導体基板に電気
的に接続される接地用配線を形成する工程と、前記第２
の配線及び前記接地用配線を覆う第４の絶縁膜を第３の
絶縁膜上に形成する工程と、前記第４の絶縁膜の上に第
３の導電膜を形成する工程と、前記第３の導電膜をパタ
ーニングすることにより、前記第４の絶縁膜のうち少な
くとも前記キャパシタの上方に形成されて前記接地用配
線に電気的に接続される第３の保護膜と、第３の配線と
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 （付記１５）前記第２の絶縁膜と前記第３の絶縁膜と前
記第４の絶縁膜のそれぞれの成膜後に脱水処理を施すこ
とを特徴とする付記１３に記載の半導体装置の製造方
法。 （付記１６）前記脱水処理は、N2O プラズマアニールに
よってなされることを特徴とする付記１５に記載の半導
体装置の製造方法。 （付記１７）還元ガスを用いてカバー絶縁膜を前記第３
の保護膜の上に形成する工程をさらに有することを特徴
とする付記１４に記載の半導体装置の製造方法。 （付記１８）前記第１及び前記第２の保護膜は、アルミ
ナから形成されることを特徴とする付記１４記載の半導
体装置の製造方法。 （付記１９）前記第１の保護膜と第２の保護膜の少なく
とも一方は、ヘリコンスパッタ法によって形成されるこ
とを特徴とする付記１４に記載の半導体装置の製造方
法。
は、強誘電体キャパシタ２０の少なくとも上部電極１８
ａを個々に覆う形状に形成されている。そして、第３の
保護膜３０ｂは、図２０に示した構造によりアース電位
となっている。図２３、図２４又は図２５に示した保護
膜３０ｂによれば、いずれの形状の第３の保護膜３０ｂ
もアース電位となっているので、図２２の形状の場合と
同様に、強誘電体キャパシタ２０への還元ガスの侵入を
防止し、ビット線２５ａ相互間の相互誘導を阻止して、
強誘電体キャパシタ２０のリテンション性能を向上する
ことが可能になる。 （付記１）半導体基板の上方に形成された下部電極と強
誘電体材料又は高誘電体材料よりなる誘電体膜と上部電
極とからなるキャパシタと、前記キャパシタの上に形成
された第１の保護膜と、前記第１の保護膜と前記キャパ
シタの上に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成された第１の配線と、前記第１の配線上で
あって少なくとも前記キャパシタを覆う第２の保護膜
と、前記第２の保護膜の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された第２の配線と、
前記第２の配線と前記第２の絶縁膜の上に形成された第
３の絶縁膜とを有することを特徴とする半導体装置。 （付記２）前記第３の絶縁膜の上であって少なくとも前
記キャパシタの前記上部電極の上方に形成され、且つア
ース電位となる第３の保護膜をさらに有することを特徴
とする付記１に記載の半導体装置。 （付記３）半導体基板の上方に形成された下部電極と強
誘電体材料又は高誘電体材料よりなる誘電体膜と上部電
極とからなるキャパシタと、前記キャパシタの上に形成
された第１の保護膜と、前記第１の保護膜と前記キャパ
シタの上に形成された第１の絶縁膜と、前記第１の絶縁
膜の上に形成された第１の配線と、前記第１の配線と前
記第１の絶縁膜の上に形成された第２の絶縁膜と、前記
第２の絶縁膜の上に形成された第２の配線と、前記第２
の配線と前記第２の絶縁膜の上に形成された第３の絶縁
膜と、前記第３の絶縁膜であって少なくとも前記キャパ
シタの前記上部電極の上方に形成され且つアース電位と
なる第３の保護膜とを有することを特徴とする半導体装
置。 （付記４）前記第１の保護膜、第２の保護膜は、アルミ
ナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリ
コン、窒化酸化シリコンのいずれかから形成されている
ことを特徴とする付記１又は付記３に記載の半導体装
置。 （付記５）前記第２の保護膜の前記アルミナは、１５ｎ
ｍ以上の膜厚を有することを特徴とする付記４に記載の
半導体装置。 （付記６）前記第３の保護膜は、チタン膜或いは窒化チ
タン膜を含むアルミニウム含有膜の積層構造を有するこ
とを特徴とする付記１又は付記３に記載の半導体装置。 （付記７）前記第２の保護膜は、前記キャパシタが複数
配置されているメモリセル領域の全体を覆うことを特徴
とする付記１、付記２又は付記３に記載の半導体装置。 （付記８）前記第３の保護膜は、前記キャパシタが複数
形成された領域をブロック毎又は全体に形成されている
ことを特徴とする付記２又は付記３に記載の半導体装
置。 （付記９）前記第３の絶縁膜の上には、前記第３の保護
膜と同じ導電膜から構成される第３の配線が形成されて
いることを特徴とする付記２又は付記３に記載の半導体
装置。 （付記１０）前記第３の配線は、前記第３の絶縁膜に埋
め込まれたプラグを介して前記第２の配線に接続される
ことを特徴とする付記９に記載の半導体装置。 （付記１１）前記第２絶縁膜と前記第３の絶縁膜は、そ
れぞれ脱水処理が施されていることを特徴とする付記
１、付記２又は付記３に記載の半導体装置。 （付記１２）前記脱水処理は、N2O プラズマアニールに
よることを特徴とする付記１１に記載の半導体装置。 （付記１３）前記キャパシタは、前記半導体基板に形成
された不純物拡散層を有するトランジスタを覆う第４の
絶縁膜の上に形成され、前記キャパシタの前記上部電極
は、前記第１の配線を介して前記不純物拡散層に接続さ
れていることを特徴とする付記１、付記２又は付記３に
記載の半導体装置。 （付記１４）半導体基板に形成された第１及び第２の不
純物拡散層と、前記半導体基板に形成された電極を有す
るトランジスタを形成する工程と、前記トランジスタを
覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜
の上に第１の導電膜、強誘電体又は高誘電体膜、第２の
導電膜を順次形成する工程と、前記第２の導電膜をパタ
ーニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キ
ャパシタの誘電体膜を形成する工程と、前記上部電極と
前記誘電体膜を覆う第１の保護膜を形成する工程と、前
記第１の保護膜を少なくとも前記上部電極及び前記誘電
体膜の上に残す工程と、前記第１の導電膜をパターニン
グして前記キャパシタの下部電極を形成する工程と、前
記第１の絶縁膜と前記第１の保護膜の上に第２の絶縁膜
を形成する工程と、前記第１及び第２の絶縁膜をパター
ニングして前記上部電極の上に第１のホールを形成し、
前記第１の不純物拡散層の上に第２のホールを形成する
工程と、前記第１とホールと前記第２のホールを通して
前記上部電極と前記第１の不純物拡散層を電気的に接続
する第１の配線を前記第２の絶縁膜の上に形成する工程
と、少なくとも前記キャパシタを覆う第２の保護膜を前
記第１の配線と前記第２の絶縁膜の上に形成する工程
と、前記第２の保護膜を覆う第３の絶縁膜を形成する工
程と、前記第１、第２及び第３の絶縁膜をパターニング
して前記キャパシタの側方に接地用ホールを形成する工
程と、前記第３の絶縁膜の上に第２の配線を形成すると
ともに前記接地用ホールを通して前記半導体基板に電気
的に接続される接地用配線を形成する工程と、前記第２
の配線及び前記接地用配線を覆う第４の絶縁膜を第３の
絶縁膜上に形成する工程と、前記第４の絶縁膜の上に第
３の導電膜を形成する工程と、前記第３の導電膜をパタ
ーニングすることにより、前記第４の絶縁膜のうち少な
くとも前記キャパシタの上方に形成されて前記接地用配
線に電気的に接続される第３の保護膜と、第３の配線と
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 （付記１５）前記第２の絶縁膜と前記第３の絶縁膜と前
記第４の絶縁膜のそれぞれの成膜後に脱水処理を施すこ
とを特徴とする付記１３に記載の半導体装置の製造方
法。 （付記１６）前記脱水処理は、N2O プラズマアニールに
よってなされることを特徴とする付記１５に記載の半導
体装置の製造方法。 （付記１７）還元ガスを用いてカバー絶縁膜を前記第３
の保護膜の上に形成する工程をさらに有することを特徴
とする付記１４に記載の半導体装置の製造方法。 （付記１８）前記第１及び前記第２の保護膜は、アルミ
ナから形成されることを特徴とする付記１４記載の半導
体装置の製造方法。 （付記１９）前記第１の保護膜と第２の保護膜の少なく
とも一方は、ヘリコンスパッタ法によって形成されるこ
とを特徴とする付記１４に記載の半導体装置の製造方
法。
【００８９】
【発明の効果】以上述べたように本発明によれば、強誘
電体又は高誘電体キャパシタ表面（少なくとも上部電極
とその周辺）を第１の保護膜で覆い、キャパシタの上に
形成される第１の配線の上でキャパシタを覆う第２の保
護膜を形成し、さらに、第２の保護膜の上方に第２の配
線を形成し、その第２の配線の上方で強誘電体キャパシ
タを覆う第３の保護膜を形成するとともに、第３の保護
膜をアース電位に設定するようにし、少なくとも第１の
保護膜と第２の保護膜、又は第１の保護膜と第３の保護
膜を用いている。
電体又は高誘電体キャパシタ表面（少なくとも上部電極
とその周辺）を第１の保護膜で覆い、キャパシタの上に
形成される第１の配線の上でキャパシタを覆う第２の保
護膜を形成し、さらに、第２の保護膜の上方に第２の配
線を形成し、その第２の配線の上方で強誘電体キャパシ
タを覆う第３の保護膜を形成するとともに、第３の保護
膜をアース電位に設定するようにし、少なくとも第１の
保護膜と第２の保護膜、又は第１の保護膜と第３の保護
膜を用いている。
【００９０】これによれば、強誘電体又は高誘電体キャ
パシタの上方で還元雰囲気を用いて絶縁膜や導電膜を形
成したりエッチングを行っても、それらの処理を行う膜
の下に存在する第１、第２又は第３の保護膜によって還
元雰囲気からキャパシタの強誘電体膜又は高誘電体膜を
保護することができる。従って、強誘電体キャパシタの
インプリント特性を良好にし、ＦｅＲＡＭ特有のリテン
ション性能を改善することができる。
パシタの上方で還元雰囲気を用いて絶縁膜や導電膜を形
成したりエッチングを行っても、それらの処理を行う膜
の下に存在する第１、第２又は第３の保護膜によって還
元雰囲気からキャパシタの強誘電体膜又は高誘電体膜を
保護することができる。従って、強誘電体キャパシタの
インプリント特性を良好にし、ＦｅＲＡＭ特有のリテン
ション性能を改善することができる。
【図１】図１は、本発明の実施形態に係る半導体装置の
ビット線の延在方向の製造工程を示す断面図（その１）
である。
ビット線の延在方向の製造工程を示す断面図（その１）
である。
【図２】図２(a),(b) は、本発明の実施形態に係る半導
体装置のビット線の延在方向の製造工程を示す断面図
（その２）である。
体装置のビット線の延在方向の製造工程を示す断面図
（その２）である。
【図３】図３(a),(b) は、本発明の実施形態に係る半導
体装置のビット線の延在方向の製造工程を示す断面図
（その３）である。
体装置のビット線の延在方向の製造工程を示す断面図
（その３）である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導
体装置のビット線の延在方向の製造工程を示す断面図
（その４）である。
体装置のビット線の延在方向の製造工程を示す断面図
（その４）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導
体装置のビット線の延在方向の製造工程を示す断面図
（その５）である。
体装置のビット線の延在方向の製造工程を示す断面図
（その５）である。
【図６】図６は、本発明の実施形態に係る半導体装置の
ビット線の延在方向の製造工程を示す断面図（その６）
である。
ビット線の延在方向の製造工程を示す断面図（その６）
である。
【図７】図７は、本発明の実施形態に係る半導体装置の
ビット線の延在方向の製造工程を示す断面図（その７）
である。
ビット線の延在方向の製造工程を示す断面図（その７）
である。
【図８】図８は、本発明の実施形態に係る半導体装置の
ビット線の延在方向の製造工程を示す断面図（その８）
である。
ビット線の延在方向の製造工程を示す断面図（その８）
である。
【図９】図９は、本発明の実施形態に係る半導体装置の
ビット線の延在方向の製造工程を示す断面図（その９）
である。
ビット線の延在方向の製造工程を示す断面図（その９）
である。
【図１０】図１０は本発明の実施形態に係る半導体装置
のビット線の延在方向の製造工程を示す断面図（その１
０）である。
のビット線の延在方向の製造工程を示す断面図（その１
０）である。
【図１１】図１１は本発明の実施形態に係る半導体装置
のビット線の延在方向の製造工程を示す断面図（その１
１）である。
のビット線の延在方向の製造工程を示す断面図（その１
１）である。
【図１２】図１２(a),(b) は、本発明の実施形態に係る
半導体装置のワード線の延在方向の製造工程を示す断面
図（その１）である。
半導体装置のワード線の延在方向の製造工程を示す断面
図（その１）である。
【図１３】図１３(a),(b) は、本発明の実施形態に係る
半導体装置のビット線の延在方向の製造工程を示す断面
図（その２）である。
半導体装置のビット線の延在方向の製造工程を示す断面
図（その２）である。
【図１４】図１４(a),(b) は、本発明の実施形態に係る
半導体装置のビット線の延在方向の製造工程を示す断面
図（その３）である。
半導体装置のビット線の延在方向の製造工程を示す断面
図（その３）である。
【図１５】図１５(a),(b) は、本発明の実施形態に係る
半導体装置のビット線の延在方向の製造工程を示す断面
図（その４）である。
半導体装置のビット線の延在方向の製造工程を示す断面
図（その４）である。
【図１６】図１６は、本発明の実施形態に係る半導体装
置のビット線の延在方向の製造工程を示す断面図（その
５）である。
置のビット線の延在方向の製造工程を示す断面図（その
５）である。
【図１７】図１７は、本発明の実施形態に係る半導体装
置のビット線の延在方向の製造工程を示す断面図（その
６）である。
置のビット線の延在方向の製造工程を示す断面図（その
６）である。
【図１８】図１８は、本発明の実施形態に係る半導体装
置のビット線の延在方向の製造工程を示す断面図（その
７）である。
置のビット線の延在方向の製造工程を示す断面図（その
７）である。
【図１９】図１９は、本発明の実施形態に係る半導体装
置のビット線の延在方向の製造工程を示す断面図（その
８）である。
置のビット線の延在方向の製造工程を示す断面図（その
８）である。
【図２０】図２０は本発明の実施形態に係る半導体装置
のビット線の延在方向の製造工程を示す断面図（その
９）である。
のビット線の延在方向の製造工程を示す断面図（その
９）である。
【図２１】図２１は、本発明の実施形態に係る半導体装
置の回路配置図である。
置の回路配置図である。
【図２２】図２２は、本発明の実施形態に係る半導体装
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その１）である。
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その１）である。
【図２３】図２３は、本発明の実施形態に係る半導体装
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その２）である。
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その２）である。
【図２４】図２４は、本発明の実施形態に係る半導体装
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その３）である。
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その３）である。
【図２５】図２５は、本発明の実施形態に係る半導体装
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その４）である。
置の第３の保護膜と各導電パターンとの配置関係を示す
平面図（その４）である。
１…シリコン（半導体）基板、２…阻止分離絶縁膜、３
ａ，３ｂ…ｐウェル、４…ｎウェル、５…ゲート絶縁
膜、６ａ〜６ｃ…ゲート電極、７…引出電極、８ａ，８
ｂ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１
０…サイドウォール、１１…層間絶縁膜、１２ａ〜１２
ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４
…SiON膜、１５…SiO2膜、１６…第１の導電膜、１６ａ
…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１
８…第２の導電膜、１８ａ…上部電極、１９…第１の保
護膜、２０…キャパシタ、２１…層間絶縁膜、２２ａ，
２２ｂ…局所配線（一層目の配線）、２３…第２の保護
膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５
ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁
膜、２６ｃ，２６ｅ…ホール、２７…グルーレイヤ、２
８…タングステン膜、２８ｃ，２８ｅ…プラグ、２９ａ
…アルミニウム銅膜、２９ｂ…窒化チタン膜、３０ｂ…
第３の保護膜、３０ａ…配線、３１，３２…カバー膜、
Ａ…メモリセル領域、Ｂ…周辺回路領域。
ａ，３ｂ…ｐウェル、４…ｎウェル、５…ゲート絶縁
膜、６ａ〜６ｃ…ゲート電極、７…引出電極、８ａ，８
ｂ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１
０…サイドウォール、１１…層間絶縁膜、１２ａ〜１２
ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４
…SiON膜、１５…SiO2膜、１６…第１の導電膜、１６ａ
…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１
８…第２の導電膜、１８ａ…上部電極、１９…第１の保
護膜、２０…キャパシタ、２１…層間絶縁膜、２２ａ，
２２ｂ…局所配線（一層目の配線）、２３…第２の保護
膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５
ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁
膜、２６ｃ，２６ｅ…ホール、２７…グルーレイヤ、２
８…タングステン膜、２８ｃ，２８ｅ…プラグ、２９ａ
…アルミニウム銅膜、２９ｂ…窒化チタン膜、３０ｂ…
第３の保護膜、３０ａ…配線、３１，３２…カバー膜、
Ａ…メモリセル領域、Ｂ…周辺回路領域。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ (72)発明者 高井 一章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ09 JJ18 JJ19 JJ33 KK01 KK09 KK18 KK33 MM08 NN06 NN07 NN37 PP06 PP15 QQ09 QQ37 QQ48 QQ74 RR03 RR04 RR05 RR06 RR08 SS01 SS02 SS04 SS15 TT02 VV00 VV05 VV16 XX00 5F083 FR02 GA13 GA21 JA05 JA14 JA15 JA33 JA35 JA39 JA40 JA43 LA12 LA16 MA06 MA18 MA19 MA20 NA01 NA08 PR03 PR33 PR34 PR39 PR40 PR43 PR44 PR45 PR46 ZA12
Claims (6)
- 【請求項１】半導体基板の上方に形成された下部電極と
強誘電体材料又は高誘電体材料からなる誘電体膜と上部
電極とからなるキャパシタと、 前記キャパシタの上に形成された第１の保護膜と、 前記第１の保護膜と前記キャパシタの上に形成された第
１の絶縁膜と、 前記第１の絶縁膜の上に形成された第１の配線と、 前記第１の配線の上であって少なくとも前記キャパシタ
を覆う第２の保護膜と、 前記第２の保護膜の上に形成された第２の絶縁膜と、 前記第２の絶縁膜の上に形成された第２の配線と、 前記第２の配線と前記第２の絶縁膜の上に形成された第
３の絶縁膜とを有することを特徴とする半導体装置。 - 【請求項２】前記第３の絶縁膜の上であって少なくとも
前記キャパシタの前記上部電極の上方に形成され、且つ
アース電位となる第３の保護膜をさらに有することを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】半導体基板の上方に形成された下部電極と
強誘電体材料又は高誘電体材料よりなる誘電体膜と上部
電極とからなるキャパシタと、 前記キャパシタの上に形成された第１の保護膜と、 前記第１の保護膜と前記キャパシタの上に形成された第
１の絶縁膜と、 前記第１の絶縁膜の上に形成された第１の配線と、 前記第１の配線と前記第１の絶縁膜の上に形成された第
２の絶縁膜と、 前記第２の絶縁膜の上に形成された第２の配線と、 前記第２の配線と前記第２の絶縁膜の上に形成された第
３の絶縁膜と、 前記第３の絶縁膜上であって少なくとも前記キャパシタ
の前記上部電極の上方に形成され且つアース電位となる
第３の保護膜とを有することを特徴とする半導体装置。 - 【請求項４】前記第１の保護膜、第２の保護膜は、アル
ミナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シ
リコン、窒化酸化シリコンのいずれかから形成されてい
ることを特徴とする請求項１又は請求項３に記載の半導
体装置。 - 【請求項５】前記第２の保護膜の前記アルミナは、１５
ｎｍ以上の膜厚を有することを特徴とする請求項４に記
載の半導体装置。 - 【請求項６】半導体基板に形成された第１及び第２の不
純物拡散層と、前記半導体基板に形成された電極を有す
るトランジスタを形成する工程と、 前記トランジスタを覆う第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜の上に、第１の導電膜、強誘電体又は
高誘電体膜、第２の導電膜を順次形成する工程と、 前記第２の導電膜をパターニングしてキャパシタの上部
電極を形成する工程と、 前記強誘電体又は高誘電体膜をパターニングして前記キ
ャパシタの誘電体膜を形成する工程と、 前記上部電極と前記誘電体膜を覆う第１の保護膜を形成
する工程と、 前記第１の保護膜を少なくとも前記上部電極及び前記誘
電体膜の上に残す工程と、 前記第１の導電膜をパターニングして前記キャパシタの
下部電極を形成する工程と、 前記第１の絶縁膜と前記第１の保護膜の上に第２の絶縁
膜を形成する工程と、 前記第１及び第２の絶縁膜をパターニングして前記上部
電極の上に第１のホールを形成し、前記第１の不純物拡
散層の上に第２のホールを形成する工程と、 前記第１とホールと前記第２のホールを通して前記上部
電極と前記第１の不純物拡散層を電気的に接続する第１
の配線を前記第２の絶縁膜の上に形成する工程と、 少なくとも前記キャパシタを覆う第２の保護膜を前記第
１の配線と前記第２の絶縁膜の上に形成する工程と、 前記第２の保護膜を覆う第３の絶縁膜を形成する工程
と、 前記第１、第２及び第３の絶縁膜をパターニングして前
記キャパシタの側方に接地用ホールを形成する工程と、 前記第３の絶縁膜の上に第２の配線を形成するとともに
前記接地用ホールを通して前記半導体基板に電気的に接
続される接地用配線を形成する工程と、 前記第２の配線及び前記接地用配線を覆う第４の絶縁膜
を第３の絶縁膜上に形成する工程と、 前記第４の絶縁膜の上に第３の導電膜を形成する工程
と、 前記第３の導電膜をパターニングすることにより、前記
第４の絶縁膜のうち少なくとも前記キャパシタの上方に
形成されて前記接地用配線に電気的に接続される第３の
保護膜と、第３の配線とを形成する工程とを有すること
を特徴とする半導体装置の製造方法。
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| KR (1) | KR100692440B1 (ja) |
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