JPS61222159A - 電気的にプログラム可能なメモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造に関する。更に特定して云えば
、本発明は電気的にプログラム可能な固定メモリ（ＥＰ
ＲＯＭ）の製造に関する。

従来の技術　び問題点 集積回路を製造する時の１つの目的は、集積度が最大で
ある回路を作ることである。もつと簡単に云えば、目的
は、一層小さな回路の表面積内により多くの回路機能を
持たせることである。この目的はＥＰＲＯＭの製造に通
ずる。ＥＦＲＯＭは、記憶されているデータを消去して
新しいデータを代りに書込むことが出来る固定メモリ装
置である。

広く使われている形式のＥＦＲＯＭは浮動ゲート電界効
果トランジスタ形である。スゼーの著書「フイジイツク
ス・オブ・セミコンダクタ・デバイセズＪ　（１９８１
年）、８．６１項参照。

浮動（浮遊）ゲート電界効果トランジスタを用いたＥＰ
ＲＯＭの部分的な回路図が第１図に示されている。メモ
リ・セル２６−１−１乃至２６−２−４が浮動ゲート電
界効果トランジスタである。

行デコーダ２８が、読取／書込み指示器２３から行アド
レス入力線２１に加えられた信号に応答して、行線２４
−１及び２４−２に出力信号を発生する。列デコーダ２
９が、読取／書込み指示器２３から列アドレス入力線２
２に加えられた信号に応答して、列線２５−１乃至２５
−５に信号を発生し且つ受取る。メモリ出力信号が出力
線２７に発生される。例えばメモリ・セル２６−１−１
に記憶されているデータ・ビットを読取るには、行１２
４−１に高電圧出力信号を発生すると共に、他の全ての
行線に低電圧出力信号を発生する。この時、列デコーダ
２９が、列線２５−１及び２５−２を介して、メモリ・
セル２６−１−１のインピーダンスを感知する。メモリ
・セル２６−１−１の浮動ゲートが過剰の電子を持って
いる場合、こういう過剰の電子の負の電荷がメモリ・セ
ル２６−１−１の閾値電圧を高めるので、打線２４−１
に加えられた電圧は、メモリ・セル２６−１−１のチャ
ンネルを導通させるには不十分である。

従って、列デコーダ２９が高インピーダンスを検出し、
出力線２７に適当な信号を発生する。メモリ・セル２６
−１−１の浮動ゲートに過剰の電子が記憶されていない
場合、行線２４−１に供給される電圧は、メモリ・セル
２Ｂ−１−１を導通させるのに十分である。従って、列
デコーダ２９が低インピーダンスを検出し、出力線２７
に適当な信号を発生する。

この為、選ばれたメモリ・セルの浮動ゲートを負に帯電
させることにより、ＥＰＲＯＭ２０がプログラムされる
。この為、メモリ・セルの浮動ゲートと基板の間の絶縁
層を介してホットエレクトロンを注入する。

本発明を理解する上で、特に重要な１つの事実は、カー
ド及びエルマスリの論文に記載されていることであるが
、浮動ゲート電界効果トランジスタの浮動ゲートからチ
ャンネルまでの電界と注入との間の関係である。ソリッ
ド・ステート争エレクトロニクス誌１９．８６３　（１
９７６年）所載のＨ，Ｃ，カード及びＭ、１．エルマス
リの論文「持久型ＭＯＳメモリ装置の機能的なモデル」
参照。浮動ゲート電界効果トランジスタの浮動ゲートと
チャンネルの間の電界が強ければ強い程、複数個の電界
に応じて、注入又は放電電流が大きくなる。

浮動ゲート電界効果トランジスタのメモリ・セルを含む
ＥＰＲＰＭをｖＪ造する従来の１つの方法が、米国特許
第４，３７３．２４８号に記載されている。その第８Ａ
図乃至第８Ｆ図に示されているが、この米国特許の方法
は浮動ゲートを用いて、浮動ゲート電界効果トランジス
タを用いるメモリ・セルのチャンネル区域のパターンを
定めて限定する。実験によるｌ！ｉＥ拠から、この米国
特許のＥＰＲＯＭセルは、チャンネルから浮動ゲートへ
絶縁体を介して効率よく電荷を転送する為には、＆ｌｌ
　ｔｌｌゲート（行線）に約１８ボルトの電圧レベルを
要することが判った（これは２酸化シリコンの、浮動ゲ
ートから基板までの絶縁体の厚さが３５０人であって、
インターポリ絶縁体が２５０人の窒化シリコンと２５０
Ａの２酸化シリコンで構成されている場合である）。こ
の電圧は、この米国特許のＥＰＲＯＭセルの寸法を減少
し得る範囲を制限している。これは、この電圧レベルは
降伏電流並びにＥＰＲＯＭに於ける望ましくは電界効果
を避ける為に、能動素子の間に成る間隔を必要とするか
らである。従って、最低電圧レベルを用いてプログラム
することが可能なＥＰＲＯＭセルを提供することが望ま
しい。

問題点を解決する　の手段及び作用 本発明に従って構成されたＥＰＲＯＭは、低い電圧レベ
ルを用いて帯電することが出来る独特な浮動ゲート形メ
モリ・セルである。メモリ・セルは、窒化シリコン層又
はその他の酸化マスクを用いて、メモリφセルの埋込み
ソース／ドレイン及びフィールド酸化物領域を限定し、
酸化マスクを除去した後、浮動ゲート電界効果トランジ
スタを用いるメ、モリ・セルに対するチャンネル領域の
境界を越えて延びる様に浮動ゲートを作ることによって
、製造される。この延長した浮動ゲートがゲート／ワー
ド線と浮動ゲートの間の容量結合を強めると共に、浮動
ゲート電界効果トランジスタを用いたメモリ・セルの浮
動ゲートとチャンネルの因の容量結合は同じ状態に保つ
。この構成により、浮動ゲート電界効果トランジスタを
用いたメモリ・セルのゲート、ソース及びドレインの所
定の電圧レベルで、浮動ゲート電界効果トランジスタを
用いたメモリ・セルの浮動ゲートとチャンネルの間に一
層強い電界が得られる。従って、ＥＰＲＯＭセルに書込
みをする為に一層低い電圧レベルを用いることが出来る
。

１適１ 第２Ａ図乃至第２Ｇ図は本発明の１実施例に従ってＥＰ
ＲＯＭを製造する処理工程を示す簡略側面図である。本
実施例の方法は、最初に第２Ａ図に示す様に、Ｐ　４−
　Ｍ板の上にＰ−エピタキシャル１１１ｂを形成する。

次に、９００℃で約１０分間、蒸気の雰囲気内での熱酸
化により、最初の酸化物１１２を約３５０人の厚さに形
成する。次に、低圧化学的気相成長法により、酸化物！
１２の表面の上に、約１．０ＯＯＡの厚さになるまで窒
化シリコン層５を形成する。この後、２酸化シリコンｌ
ｌＩ２及び窒化シリコン層５を周知の方法を用いてパタ
ーンを定めてエッチし、第２Ａ図に示ず構造を作る。第
２Ａ図は、隣合う２つの浮動ゲート電界効果トランジス
タのメモリ・セルをｌ１３１ｍする最初の工程を示して
いる。完全なＥＰＲＯＭは任意の数のメモリ・セルを持
っており、その数は製造方法並びに基板１ａの表面積に
よってのみ制限される。

この為、第２Ａ図乃至第２Ｇ図には２つのメモリ・セル
だけを製造する・場合を示すが、第２Ａ図乃至第２Ｇ図
に示す２つのセルと共に更に多くのメモリ・セルが製造
されること、並びにこれらのセルが図面の左右にも並び
に図面の平面に垂直な方向にも拡がっていることを承知
されたい。

次に第２Ａ図の構造に対し、約１５０キロ電子ボルトの
エネルギ及び約ｌＸ１０Ｅ１６イオン／ａ１２の密度を
持つ砒素イオン、又は１００キロ電子ボルトのエネルギ
及びｌＸ１０Ｅ１５イオン／ｃＩＩ２の密度を持つ燐の
打込みをする。このイオン打込み部を約１００分間、約
９００℃で窒素雰囲気内でアニールする。その後、約９
００℃で約２０分間、蒸気の雰囲気内での熱酸化により
、フィールド酸化物領域６を約３．０００人の厚さにな
るまで成長させる。こういう工程により、第２Ｂ図に示
す構造が得られる。第２Ｂ図の構造は、浮動ゲート電界
効果トランジスタのメモリ・セルのソース／ドレイン＊
ｔａとして作用するＮ）＋領域？、８．９を持っている
。次に周知の方法を用いて、窒化シリコン５のディグレ
ーズをし取去る。

別の実施例では、第２Ｃ図に示す様に、２酸化シリコン
層２と窒化シリコン層５の間に２酸化シリコン１１４及
び多結晶シリコン層３が形成される。

この積重ねを使って、フィールド酸化物領域６及びＮ＋
＋ソース／ドレイン領域７．８．９のパターンを定める
。多結晶層３を含めたのは、ＥＰＲＯＭに対するフィー
ルド・プレート周辺隔離領域（図に示してない）となる
手段を作る為である。溝形又はフィールド酸化物隔離の
様なもつと普通の隔離方法を使う場合、ポリシリコン層
３及び２酸化シリコン１４は省略することが出来る。

別の実施例では、酸化マスクを完全に省略し、Ｎ÷÷ソ
ース／ドレイン領域に対するイオン打込みのパターンを
定める為に、単純なフォトレジスト・マスクを使うこと
が出来る。フォトレジスト層を除去した優、酸化マスク
を用いずにフィールド酸化物領域を熱成長させる。約８
５０℃に於けるドープされたシリコンの酸化速度が高い
ことにより、酸化物成長速度はドープされていないシリ
コンの成長速度の約８倍になる。この為、酸化の後、厚
手のフィールド酸化物領域がＮ＋＋ソース／ドレイン領
域？、８．９の上に残り、これに対してドープされてい
ない領域の上にはずっと薄手の酸化物が形成される。

最初の実施例に戻って説明を続けると、窒化シリコン層
５及び多結晶シリコンＭ３を除去した後、第２Ｄ図に示
す構造が残る。第２Ｄ図の構造に従来周知の方法を用い
て、２酸化シリコン・エッチをかけ、フィールド酸化物
領域６の間に残って２酸化シリコンを剥す。次に５％塩
化水素酸を含む酸素雰囲気内で約９００℃の温度で熱酸
化を約４５分間実施して、フィールド酸化物領域６の間
に厚さ約４００人のゲート酸化物層２を設ける。

低圧化学的気相成長法を用いて、多結晶シリコンｍｉｏ
を約２．０００人の厚さになるまでデポジットする。約
１，０００℃の温度で約２乃至８分間、ＰＯＣｌ３を拡
散することにより、多結晶シリコン層１０をドープする
。この後、多結晶層１０のデイグレイズ（燐リッチ酸化
物除去）をし、低圧化学的気相成長法を約８００℃の温
度で用いて、２酸化シリコンＩ！！１１を約２５０人の
厚さになるまでデポジットする。次に、約８００℃の温
度で低圧化学的気相成長法によって、窒化シリコン層１
２を約２５０人の厚さになるまで形成する。

２酸化シリコン層１１及び窒化シリコン層１２の組合せ
が、例えば２酸化シリコンの絶縁体だけに較べて、誘電
率を増加する為に、浮動ゲートと能動ゲートの間の絶縁
体として使われる。誘電率が増加したことにより、浮動
ゲートと能動ゲートの間の静電容量が増加する。この誘
電体が、出願人の係属中の米国特許出願連続番号 箱４６９．０７５号に記載されている。多結晶層１０．
２酸化シリコンｍｉｉ及び窒化シリコン層１２のパター
ンを定めて、エッチし、第２Ｅ図に示す構造にする。こ
の時点で、多結晶層１０．２酸化シリコン層１１及び窒
化シリコン層１２のパターンを部分的に定めて、例えば
後の工程でソース／ドレイン領域、７．８．９に対する
接点間口が作られる点まで、第３図に示す様に延びるス
トリップ１０Ａを作る。こういうストリップは、第３図
の平面図に示し、後で説明する工程で、制御ゲート／ワ
ード線のパターンを定める時、個々の浮動ゲートにパタ
ーンが定められる。重要なことは、第２Ｄ図の構造が、
フィールド酸化物領域６の縁までしか延びない浮動ゲー
トを設ける、米国特許第４．３７３．２４８号に示され
る様な従来技術と対照的に、フィールド酸化物領域６の
縁を十分に、越えて延びるポリシリコン層１０を持つこ
とである。フィールド酸化物領域６とポリシリコン領域
１０の重なりの範囲は、隣合う多結晶シリコン領域１０
の間に要求される製造上の許容公差によって制限される
だけである。

次に第２Ｄ図の構造を、約２０分間、９００℃の温度に
於ける蒸気雰囲気中の熱酸化にかけ、第２Ｆ図に示す様
に、多結節シリコン領域１０の側壁まで２酸化シリコン
領域１１を延ばす。次に、低圧化学的気相成長法により
、多結晶シリコン層１３を約４，０００人の厚さになる
までデポジットする。多結晶シリコン層１３、窒化シリ
コン層１２．２Ｍ化シリコン層１１及び多結晶層１０は
、この後周知の技術を用いて、パターンが定められる。

多結晶シリコン層１３の残る構造は、図面の平面と平行
に延びる平行な導体である。これらの平行な導体がＥＰ
ＲＯＭの行線２４−１．２４−２等（第１図）になる。

埋込みＮ＋＋ソース／ドレイン領域７，８．９は、この
平面と垂直に延びる平行な埋込み導体である。これが死
線２５−１゜２５−２等（第１図）になる。多結晶シリ
コン層１０の残る部分が、各々のＥＰＲＯＭセルに対す
る各々の浮動ゲートである。

約１，０００℃の温度で酸素雰囲気を用いて、約３０分
間、２８１化シリコン層を約５００人の厚さになるまで
、多結晶シリコン層１３の表面の上に成長させる。ドー
プされていない２酸化シリコンの第２の層をこの２酸化
シリコン層の上に形成するか、又は熱的なエチルオルト
珪酸塩（ＴＥ０１＞の低圧化学的気相成長法によって別
個に形成して、再充填２酸化シリコン層１４を形成する
ことが出来る。次に、大気圧化学的気相成長法により、
約ｉｏ、ｏｏｏ入の厚さになるまで、燐をドープした２
１１ｉ化シリコン層１５をデポジットする。再充填酸化
物層１４が、２酸化シリコン層１５内の燐がＥＰＲＯＭ
の能動領域をドープしない様に抑える、ドープされてい
ない２Ｍ化シリコン層になる。次に、２ＩＩＩ化シリコ
ン層１５の表面の上にアルミニウム層を約ｉｏ、ｏｏｏ
人の厚さになるまでスパッタリングする。次に、周知の
技術を用いて、このアルミニウム層のパターンを定めて
エッチし、第２Ｇ図に示す埋込みＮ＋＋ソース／ドレイ
ン領域７．８．９の様な各々の埋込みＮ＋十埋込み拡散
部に対して平行に延びるアルミニウムの１本の行線を作
る。次に、この集積回路全体を、大気圧化学的気相成長
法を用いて、約１０．０００人の厚さになるまで成長さ
せた、燐をドープした２酸化シリコンの保護上側被覆を
用いて密封する。この保：Ｉ酸化物層（図面に示してな
い）をエッチして、集積回路に対する接点を設ける。

第４図は本発明に従って作られたＥＦＲＯＭの一部分の
平面図である。接点となる点１９．２０゜２１は、夫々
金属領域１６．１７．１８とＮ＋＋ソース／ドレイン領
域７．８．９との間が接触出来る様にする開口である。

埋込みソース／ドレイン領域７，８．９は、その比抵抗
が高い為、ＥＰＲＯＭの列線に対する唯一の導体として
使うことが出来ない。この為、金属鎖［１６，１７゜１
８が周期的にＮ＋＋ソース／ドレイン領域７．８゜９と
夫々接触し、例えばＮ÷＋ソース／ドレイン領域８と共
に金属領域１７によって形成された列線の全体的な抵抗
値を下げる。第３図の切断線ＡＡは、第２Ａ図乃至第２
Ｇ図の側面図を示した断面を表わす。

本発明に従って構成された浮動ゲート電界効果トランジ
スタを用いるメモリ・セルは、第２Ｇ図のポリシリコン
領域１０である浮動ゲートを持ら、ポリシリコン領域１
３と浮動ゲート１０の間の容量結合が浮動ゲート１０と
エピタキシャル層１ｂの間よりもずっと大きい。この構
造の電気的なモデルは、直列の２つのキャパシタで表わ
すことが出来る。キャパシタの両端の電圧は次の式で表
わされる。

Ｖ−Ｑ／に こでＶはキャパシタの両端の電圧、Ｑはキャパシタの電
荷、Ｃはキャパシタの静電容量である。

キャパシタが直列であると、Ｑは全てのキャパシタで同
じである。直列の両方のキャパシタに於ける合計電圧の
割合は、次の式から求められる。

Ｖ１／Ｖｔ−（Ｑ／ＣＩ）／（Ｑ／Ｃ１＋Ｑ／Ｃ２）こ
こで■１はキャパシタ１の両端の電圧、Ｖｔは両方のキ
ャパシタの両端の合計電圧、Ｃ１は第１のキャパシタの
静電容量、Ｃ２は第２のキャパシタの静電容量である。

この式を解けば Ｖ１／Ｖｔ＝Ｃ２／　（ＣＩ＋０２） であることが判る。従って、所定の合計電圧に対して、
一方のキャパシタの両端の電圧降下は他方のキャパシタ
の静電容量を増加することによって高めることが出来る
。この為、ポリシリコン・ゲート１３と浮動ゲート１０
の間の静電容量を増加することにより、エピタキシャル
１ｉｆ１１ｂ及びポリシリコン層１３の間の所定の電圧
に対し、ポリシリコン領域／浮動ゲート１０とエピタキ
シャル層１ｂの間の電圧を高めることが出来る。経験的
な証拠によると、本発明に従って作られた浮動ゲート電
界効果トランジスタを用いるメモリ・セルに必要な出込
み電圧レベルは、米国特許 第４．３７３．２４８号に記載されたセルに必要な値よ
りも、約り０％小さいことが判った。この為、ＥＰＲＯ
Ｍセル及びその駆動回路の寸法をそれに応じて縮小する
ことが出来る。

本発明は、ＥＰＲＯＭに減少した書込み電圧を利用出来
る様にする方法を提供した。−全車さい１込み電圧を使
える様にする他に、この発明の方法は、ＥＰＲＯＭを構
成する時、メモリ駆動回路の密度を一層高くし且つ一全
車さなメモリ・セルを使うことが出来る様にし、こうし
て密度を高くしたＥＰＲＯＭを製造することが出来る様
にする。

以上の説明に関連して、更に下記の項を開示する。

（１）　　第１の導電型の基板と、該基板内に形成され
た第１のフィールド絶縁体領域の下に形成されていて、
メモリ・セルのソースとして作用する第２の導電型を持
つ第１の領域と、前記基板内に形成された第２のフィー
ルド絶縁体領域の下に形成されていて、メモリ・セルの
ドレインとして作用する第２の導電型を持つ第２の領域
と、前記第１及び第２のフィールド絶縁体の領域の間で
前記基板の表面に隣接しているが、それから絶縁されて
いて、前記フィールド絶縁体領域の表面の中に部分的に
入り込む様に形成された浮動ゲートと、該浮動ゲートに
隣接しているが、それから絶縁されてその表面に形成さ
れた能動ゲートとを有する電気的にプログラム可能なメ
モリ・セル。

（２）　　第（１）項に記載した電気的にプログラム可
能なメモリ・セルに於て、第１の導電型がＰ形であり、
第２の導電型がＮ形である電気的にプログラム可能なメ
モリ・セル。

（３）　　第１の導電型を持つ基板内に形成された複数
個のメモリ・セルを持つ電気的にプログラム可能なメモ
リ回路に於て、各々のセルが、前記基板内に形成された
第１のフィールド絶縁体領域の下に形成されていて、前
記メモリ・セルに対するソースとして作用し、前記メモ
リ回路に対する列線として作用し且つ隣接するメモリ・
セルに対するドレインとして作用する第２の導電型を持
つ第１の領域と、前記基板内に形成された第２のフィー
ルド絶縁体領域の下に形成されていて、前記メモリ・セ
ルに対するドレインとして作用し、前記メモリ回路に封
する列線として作用し且つ隣接するメモリ・セルに対す
るソースとして作用する前記第２の導電型を持つ第２の
領域と、前記第１及び第２のフィールド絶縁体領域の間
で、前記基板の表面に隣接して形成されているがそれか
ら絶縁されていて、前記フィールド絶縁体領域の表面ま
で部分的に延びている浮動ゲートと、該浮動ゲートの表
面の上に形成されていて、それに隣接しているがそれか
ら絶縁されていて、前記メモリ回路に対する行線として
作用する能動ゲートとを有する電気的にプログラム可能
なメモリ回路。

（４）　　第（３）項に記載した電気的にプログラム可
能なメモリ回路に於て、前記第１の導電型がＰ形であり
、前記第２の導電型がＮ形である電気的にプログラム可
能なメモリ回路。

（５）　　第１の導電型を持つシリコン基板と、該基板
内に形成された第１のフィールド酸化物領域の下に形成
されていて、メモリ・セルのソースとして作用する第２
の導電型を持つ第１の領域と、前記基板内に形成された
第２のフィールド酸化物領域の下に形成されていて、前
記メモリ・セルのドレインとして作用する前記第２の導
電型を持つ第２の領域と、前記第１及び第２のフィール
ド酸化物領域の闇で前記基板の表面の上に形成されたゲ
ート酸化物層と、該ゲート酸化物層の表面の上に形成さ
れていて部分的に前記第１及び第２のフィールド酸化物
領域の表面まで延びる浮動ゲートと、該浮動ゲートの表
面及び側壁の上に形成されたレベル間酸化物層と、該レ
ベル問゛酸化物の表面の上に形成された能動ゲートとを
有する電気的にプログラム可能なメモリ・セル。

（６）　　第（５）項に記載した電気的にプログラム可
能なメモリ・セルに於て、前記レベル閤酸化物層及び能
動ゲートの間にレベル間窒化シリコン層を有する電気的
にプログラム可能なメモリ・セル。

（７）　　電気的にプログラム可能な固定メモリ・セル
を形成する方法に於て、 第１の導電型を持つ基板を用意し、 該基板の表面の上にマスクの形成してパターンを定め、 前記基板の内、前記マスクによって覆われていない区域
で、前記基板の中に第２のＩＪ導電型持つドーパント・
イオンを打込み、 該打込みイオンの上方にフィールド絶縁体領域を形成し
、 前記マスクを取去り、 前記マスクによって覆われていた基板の表面の上にゲー
ト絶縁体層を形成し、 該ゲート絶縁体の上方で基板の表面の上に、部分的に前
記フィールド絶縁体領域の上まで延びる浮動ゲートを形
成し、 該浮動ゲートの表面の上にレベル間絶縁体を形成し、 該レベル間絶縁体の表面の上に能動ゲートを形成する工
程を含む方法。

（８）　　第（７）項に記載した方法に於て、前記第１
の導電型がＰ形であり、前記第２の導電型がＮ形である
方法。

（９）　　複数個のメモリ・セルを持つ電気的にプログ
ラム可能な固定メモリ回路を形成する方法に於て、 第１のｓ電型を持つ基板を用意し、 該基板の表面の上にマスクを形成してパターンを定め、 前記基板の内、前記マスクによって覆われていない区域
で、前記基板の中に第２の導電型を持つドーパント・イ
オンを打込んで、メモリ回路の列線として作用する埋込
み拡散領域を形成し、該打込みイオンの上方にフィール
ド絶縁体領域を形成し、 前記マスクを取去り、 前記マスクによって覆われていた基板の表面の上にゲー
ト絶縁体層を形成し、 該ゲート絶縁体の上方で前記基板の表面の上に、部分的
に前記フィールド絶縁体領域の上まで延びる浮動ゲート
を各々のメモリ・セルに対して形成し、 該浮動ゲートの表面の上にレベル園絶縁体を形成し、 前記浮動ゲートの上方で前記レベル簡絶縁体の表面の上
に前記メモリ回路の行線として作用する能動ゲートを形
成する工程を含む方法。

（１Ｇ）第（９）項に記載した方法に於て、前記第１の
導電型がＰ形であり、前記第２の導電型がＮ形である方
法。

（１１）第（９）項に記載した方法に於て、更に、前記
能動ゲートの上方で前記メモリ回路の表面の上に金属絶
縁体層を形成し、 前記金属絶縁体層の表面の上に導体層を形成してパター
ンを定めて、前記埋込み拡散領域と平行な導体の導線を
形成し、 前記埋込み拡散領域及び夫々の導体のｌ！線の間に接点
を形成する工程を含む方法。

（１２）第（９）項に記載した方法に於て、更に、前記
複数個のメモリ・セルを隔離する為の周辺隔離領域を形
成し、 入力アドレス信号をデコードする為に前記行線及び列線
に接続された行及び列デコーダを形成し、前記複数個の
メモリ・セルに対して読取及び書込みを行ない、出力信
号を発生する工程を含む方法。

（１３）電気的にプログラム可能な固定メモリ・−セル
を形成する方法に於て、 第１の導電型を持つシリコン基板を用意し、該基板の表
面の上に窒化シリコン層を形成してパターンを定め、 前記基板の内、前記窒化物層によって覆われていない区
域で前記基板の中に第２のＳ電型を持つドーパント・イ
オンを打込み、 該打込みイオンの上方にフィールド酸化物領域を形成し
、 前記窒化物層を取去り、 窒化物層に覆われていた基板の表面の上にゲート酸化物
層を形成し、 該ゲート酸化物の上方で基板の表面の上に、部分的に前
記フィールド酸化物領域の上まで延びるポリシリコン浮
動ゲートを形成し、 該ポリシリコン浮動ゲートの表面及び側壁の上にレベル
間酸化物層を形成し、 該レベル問酸化物層の表面の上にレベル間窒化物層を形
成し、 該レベル間窒化物隔の表面の上にポリシリコン能動ゲー
トを形成する工程を含む方法。

（１４）第（１２）項に記載した方法に於て、前記第１
の１！電型がＰ形であり、前記第２の導電型がＮ形であ
る方法。

（１５）第（１２）項に記載した方法に於て、前記ドー
パント・イオンが燐イオンである方法。　　　　−

【図面の簡単な説明】

第１図は浮動ゲート電界効果トランジスタを用いたＥＰ
ＲＯＭの回路図、第２Ａ図乃至第２Ｇ図は、本発明に従
って浮動ゲート電界効果トランジスタのメモリ・セルを
製造づる為に必製な処理工程を示す簡略側面図、第３図
は第２Ａ図乃至第２Ｇ図に示す方法の中間工程の平面図
、第４、図は本発明に従って製造されたＥＰＲＯＭの一
部分の平面図である。 主な符号の説明 １ａ：基板 １ｂ＝工ピタキシヤル層 ２　：ゲート酸化物層 ６　：フィールド酸化物領域 ７．８，９：Ｎ令＋ソース／ドレイン領域１０：多結晶
シリコン層 １１：２ｗ１化シリコン層 １２：窒化シリコン層 １３：多結晶シリコン層 −（°−−１ 廖 ・ く呻− 手続補正書（方式） 昭和ｔ１年４月２４日

Claims (1)

【特許請求の範囲】
1. 第１の導電型の基板と、該基板内に形成された第１のフ
   ィールド絶縁体領域の下に形成されていて、メモリ・セ
   ルのソースとして作用する第２の導電型を持つ第１の領
   域と、前記基板内に形成された第２のフィールド絶縁体
   領域の下に形成されていて、メモリ・セルのドレインと
   して作用する第２の導電型を持つ第２の領域と、前記第
   １及び第２のフィールド絶縁体の領域の間で前記基板の
   表面に隣接しているが、それから絶縁されていて、前記
   フィールド絶縁体領域の表面の中に部分的に入り込む様
   に形成された浮動ゲートと、該浮動ゲートに隣接してい
   るがそれから絶縁されてその表面に形成された能動ゲー
   トとを有する電気的にプログラム可能なメモリ・セル。