JPH02291168A - Ｅｐｒｏｍメモリセル構造 - Google Patents

Ｅｐｒｏｍメモリセル構造

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JPH02291168A
JPH02291168A JP2060154A JP6015490A JPH02291168A JP H02291168 A JPH02291168 A JP H02291168A JP 2060154 A JP2060154 A JP 2060154A JP 6015490 A JP6015490 A JP 6015490A JP H02291168 A JPH02291168 A JP H02291168A
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
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    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は惧用デコーダにより個別にアクセス可能な埋込
み接合を有ずるＥＰＲＯＭメモリセルのテーブルクロス
型マトリンクスに関するものである。
メモリマｌ−リックスの製造における基本的問題の一つ
は特性を改善しかつ可能な領域をよりよく利用してでき
るだけセル密度を増大せしめることである。これは絶え
間なく進歩する技術、特にサブミクロンのり一法に至る
より微細な高精度化が要求される写真蝕刻技術の分野に
おける探究と利用を意味する。そのような技術をもって
してもデハイスの高密度化はより−層困芹になり、研究
は今やこれらの問題点を克服するだめの新しい構造へと
方向づ４Ｊられている。
ＥＰＲＯＭメモリセル分野におりるこの意味での一歩前
進は所謂“テーブルクロス型゜′マトリックスの完成に
よって成し遂げられた。即ちこれば平行かつ互い違いに
なった２グループのソース線と１グループのトレイン線
とが垂直方向に互いに平行な制御ゲート線と交差し、一
方浮遊ゲーＩ−領域が該制御ゲートの下で該ソースおよ
びドレイン線の間に挟み込まれた構造である。
この新しい形状は、本願出願人の出願にかかわる１９８
４年１１月７日イ・１のイタリア特許出願第２３４７９
Ａ／８４号の中でより詳細に述べられているが、寸法の
問題、微細化の達成水準、セルの高密度化に対し著しく
有益であることを証明した。
だが一方で個別のセル乙こアクセスするためのデコーダ
は適当な１・レインと制御り゛−　１・線を選択ずるの
と同様に１グループのソース線を他のものから区別する
必要があるので、非常に複雑化することが明らかになっ
た。
この構造のもう一つの問題は各セルの制御ケートと浮遊
ゲート間の結合容量か両ゲー１・間の結合領域面積が特
に浮遊り−−１〜と基板間のそれに等しいという事実に
より小さい点である。この事は容量比の値がセルの良好
な書込み特性を得るのに低ずぎることを意味する。
上記容量比の改善に対する解決策は、ごれも本願出願人
の出願にかかわる１９８８年１２月５日付イタリア特許
出願第２２８４８Ａ／８８号において提案されている。
この特許出願では再び゛テーブルクロス′゛構造をもつ
セルマトリックスが提供されており、それはソースおよ
び］一レイン線に垂直にセル基板上に形成されたフィー
ルト酸化膜と該フィールド酸化膜の上に重ね合された浮
遊ケ−１−領域および制御ゲー１一線の横方向フィンか
らなっている。しかしながら、このセルでは“テーブル
クロス型“に特有のデコーダを備える必要かあり、それ
は恒用のものより−層複雑なものである。更に、制御ゲ
ー１・線間の最低距離を保持するために、この構造をー
・層高密度化することは不可能になる。
つい最近、基板の押込の層中に含まれ互い近いになった
トレインとソース線に基づき／″？．遊ゲー１・の横方
向フィンが載った重ね合されたフィールト酸化膜を有す
る゛′テーブルクロス型′゛マトリンクスが完成された
。この方法では、フィールド酸化膜により浮遊ケ−１・
ば１・ｌ／イン又はソース線から分離されており、一・
方、１一記横力向フィンの効果で非常に大きな結合領域
が浮遊ゲー１・と制御ケ−１・との間に確保され、その
結果よりよい容量仕が得られる。
この後者の構造の特性は実際にはやや貧弱なものであり
、特に個別のセルにアクセスするのに長時間を要するか
、それは同−・のＩ・レイン線が２行のセルに対し共通
であるという事実によっており、その結果、トレイン線
と制御ケーｌ〜のみならず上記トレイン線の両側の２木
のソース線の１木Ｑこ対しても適切な命令を与えること
が必要になる。このより複雑なデコーダは益々複雑化を
要することになり、このようにして回路構成がより大規
模化することは明らかに避けねばならぬものである。
本発明の目的は容量比の改善に加えて、また慣用デコー
ダの使用を可能にし、その結果より短いアクセス時間を
もち、回路の複雑化を低減しかつより高いセル密度を可
能にする埋め込み接合を有する゛テーブルクし１ス型”
′構造のマＩ・リソクスを完成することにある。
本発明によれば、フィールド酸化膜細条の下の基板の埋
め込み層中に互いに平行かつ交互に配置されたソース線
およびドレイン線と、該フィールド酸化膜細条の上に重
ね合された横方向フィンに該ソース線およびｌ−レイン
線を接続する浮遊ゲー１・領域と、該浮遊ゲーＩ−領域
の上に重ね合された状態で互いに平行かつ該ソース線と
ドレイン線に垂直な制御線とを有し、互いに平行な複数
行のメモリセルが画定されたメモリセルマトリソクスで
あって、板中に設けられた絶縁領域により分離された一
対の１・レイン線か各ソース線と互い違いになっており
、その結果、各１・レイン線が唯一つのセル行に対応す
るごとを特徴とするＥＰＲＯＭメモリセルのテーブルク
ロス型マトリックスにより上記目的は達成される。
各トレイン線は単一・行のセルに割当てられており、慣
用技術における如く２行てないから、情用のより速くよ
り単純で面積利用もより少ないデコーダで１つの個別セ
ルをアクセス可能となる。さらにソースとトレイン線の
上に重ね合されたフィールド酸化膜の存在は浮遊ケ−１
・と制御ゲー１・の間の広い接触面と相まって優れた容
量接合を可能にする。
本発明の特徴と作用効果は添イ」の図面においで非限定
実施例として示された好ましい実施例についての以下の
詳細な記述によって一層明らかとなるであろう。
図面に示された“テーブルクロス型″と呼ばれるマトリ
ックスはシリコン基板１からなり、そごでは平行なソー
ス線２が一対の平行なドレイン線３と互い違いになって
いる。２本のドレイン線３は絶縁細条４で分離されてい
るが一方、絶縁細条６がドレイン線２の両側に与えられ
る。
各ソース線２の上にはフィールド酸化膜５の厚い細条が
成長されており、同様に一対の各ドレイン線３の上には
フイールト酸化膜５より幅の広いフィールド酸化膜７の
厚い細条が成長されている（第１図）。
該フィールｌ・酸化膜細条５および７ば該絶縁細条４お
よび６と互い違いになっている。
各ソース線２およびドレイン線３　（いわゆる゛′ヒッ
１・線゛を構成）の間にはゲート酸化膜領域８が画定さ
れており、それは部分的に非対称フィン】０および１１
（第３図）の手段により該フィールド酸化膜細条５およ
び７の上に重ね合せられ、より大きなフィン１０ぱ対応
ずる酸化膜細条７の」二に重ね合せられ、より小さなフ
ィン１１は酸化膜細条５の上に重ね合される。
酸化膜領域８は多結晶ソリｍｌンの非対称フイン１２お
よび１３を有ずる浮遊ケ−１・領域９によって覆われて
おり（第３図）、それぞれ下に横たわるケー１・酸化膜
８のフイン１０および１１の上に重ね合されている。
ゲート酸化膜８と浮遊ケ−１〜９の重ね合された領域に
よって形成された各グループの上には誘電体酸化膜１４
が堆積されている。
最後に、酸化膜８、浮遊ゲート９、堆積された誘電体１
４によって形成された各“ザンｌ−インチ”の−トにこ
のザンドインチと整合して、ソス２とドレイン線３に垂
直に制御ゲー１・線１５（いわゆる“ワード線”）か形
成されている。
このようにして７１−リンクス４Ｊテーブルクロス型パ
ターンに配置された複数のＥ　Ｐ　Ｒ　Ｏ　Ｍメモリセ
ルにより構成され、その各ｈは（第２図および第３図の
）１６で示された部分に対応している、即ちそればソー
ス線２およびトレイン綿３の間に挟まれた浮遊ゲード１
η域９を有してかつソース線２およびドレイン線３に垂
直な制御ケ−１・線１５を有す。また浮遊ケート９は下
に横たわる酸化膜細条５および７の」二に部分的に重ね
合された２つの非対称フイン１２および１３を有してお
りまたゲー１・酸化膜８と誘電体層１４の間に挟まれて
いる。
酸化膜細条５および７はドレイン線３、ソス線４と浮遊
ケート領域９の間の距離を増大させる役割を有する。浮
遊ゲー１・領域９と酸化膜５および７の間のフイン１２
と１３によって得られた大きな接触面の組合せによって
優れた容量結合の達成が可能となる。
同時に、ソース線２は互に絶縁された２本の区別された
トレイン線３と互い違いになっており、各ドレイン線３
はセル１６の唯一つの行にのみ共通になっており、この
ようにして各セルはより単純でより限定された空間を占
める惜用デコーダによりアクセス可能となる。
【図面の簡単な説明】
第１図は、本発明になるＥＰＲＯＭセルのマＩ−リンク
スの一部の透視断面図、第２図は、該メモリセルのマト
リックスの一部の上部よりみた平面図、第３図、第４図
、第５図、第６Ｉ２ｌおよび第７図はそれぞれ第２図の
■一■線、■■線、Ｖ−Ｖ線、ＶＴ−Ｖｌ線および■一
■綿に沿った該マトリックスの断面の拡大詳細図である
。 １・・・基板、２・・・ソース線、３・・・ドレイン線
、４・・・絶縁領域、５，７・・・フィールド酸化膜細
条、９・・・浮遊ゲー１・、１２．　１３・・・横方向
フィン、１５・・制御ゲート線、１６・・・セル。

Claims (1)

  1. 【特許請求の範囲】 １、フィールド酸化膜細条（５、７）の下の基板（１）
    の埋め込み層中に互いに平行かつ交互に配置されたソー
    ス線（２）およびドレイン線（３）と、該フィールド酸
    化膜細条（５、７）に重ね合された横方向フィン（１２
    、１３）に該ソース線（２）およびドレイン線（３）を
    結合する浮遊ゲート領域（９）と、該浮遊ゲート領域（
    ９）の上に重ね合された状態で互いに平行かつ該ソース
    線（２）およびドレイン線（３）に垂直な制御ゲート線
    （１５）とを有し、互いに平行な複数行のメモリセルが
    画定されたメモリセルマトリックスであって、基板（１
    ）中に設けられた絶縁領域（４）により分離された一対
    のドレイン線（３）が各ソース線（２）と互い違いにな
    り、それにより各ドレイン線（３）がセル（１６）から
    なる行のうちの唯一の行と対応することを特徴とするＥ
    ＰＲＯＭメモリセルのテーブルクロス型マトリックス。 ２、該フィールド酸化膜細条（５、７）が該ソース線（
    ２）上に重ね合されたより幅の狭い第１細条（５）およ
    び該一対のドレイン線（３）上に重ね合されたより幅の
    広い第２細条（７）よりなることを特徴とする請求項１
    記載のテーブルクロス型マトリックス。
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