JPH0212869A - スタッガー配列のｅｐｒｏｍセルを備えたテーブルクロス形メモリマトリックス - Google Patents
スタッガー配列のｅｐｒｏｍセルを備えたテーブルクロス形メモリマトリックスInfo
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- JPH0212869A JPH0212869A JP1084919A JP8491989A JPH0212869A JP H0212869 A JPH0212869 A JP H0212869A JP 1084919 A JP1084919 A JP 1084919A JP 8491989 A JP8491989 A JP 8491989A JP H0212869 A JPH0212869 A JP H0212869A
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- 239000004744 fabric Substances 0.000 title abstract description 3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスタッガー配列のＩ！ＦＲＯＭセルを備えたテ
ーブルクロス形メモリマトリックスに関する。
ーブルクロス形メモリマトリックスに関する。
メモリマトリックス、特にｆ！ＦＲＯＭセルを備えたメ
モリマトリックスを製造する場合、個別セルの密度を最
大限に大きくして使用可能面積を有効に利用すると共に
その性能を高めることが重要である。このためには、特
にホトリソグラフィの分野においてこれまで以上に進ん
だ技術を開発、利用して、０．８ ミクロンと言ったミ
クロン以下の微細構造を形成する必要がある。たとえこ
のような技術を用いても、セルの大きさを縮小するのは
ますます困難になるため、研究の方向はこれらの問題を
解決し得る新しい構造の方に向かっている。
モリマトリックスを製造する場合、個別セルの密度を最
大限に大きくして使用可能面積を有効に利用すると共に
その性能を高めることが重要である。このためには、特
にホトリソグラフィの分野においてこれまで以上に進ん
だ技術を開発、利用して、０．８ ミクロンと言ったミ
クロン以下の微細構造を形成する必要がある。たとえこ
のような技術を用いても、セルの大きさを縮小するのは
ますます困難になるため、研究の方向はこれらの問題を
解決し得る新しい構造の方に向かっている。
ＥＰＲＯＭセルの分野においては、従来のように制御ゲ
ート線対の平行ソース線と交互に浮動ゲート領域の上に
自己整合的に積層すると共にドレン接点を各ゲート線対
の片側の線と次の線対の片側の線との間に配設すること
を要する構成から一歩進んで、数年前に所謂「テーブル
クロス」構造が開発された。この構造はソース線とドレ
ン線を交互に平行に配設し、ソース線とドレン線の間に
浮動ゲート領域を設け、ソース線およびドレン線に対し
て直交する平行制御ゲート線を浮動ゲート領域上に自己
整合的に積層する構造である。
ート線対の平行ソース線と交互に浮動ゲート領域の上に
自己整合的に積層すると共にドレン接点を各ゲート線対
の片側の線と次の線対の片側の線との間に配設すること
を要する構成から一歩進んで、数年前に所謂「テーブル
クロス」構造が開発された。この構造はソース線とドレ
ン線を交互に平行に配設し、ソース線とドレン線の間に
浮動ゲート領域を設け、ソース線およびドレン線に対し
て直交する平行制御ゲート線を浮動ゲート領域上に自己
整合的に積層する構造である。
この新規構造については、本出願人の１９８４年１１月
７日付イタリア特許出願第２３４７９Ａ／８４号に詳し
く記載されており、大きさの問題に関しては従来構造よ
り優れ、かなりの小型化、セル密度の向上、コンパクト
化が達成されることが証明されている。しかし個々のセ
ルにアクセスするために必要なデコーダが複雑であるこ
とが実用化を阻んでいる。
７日付イタリア特許出願第２３４７９Ａ／８４号に詳し
く記載されており、大きさの問題に関しては従来構造よ
り優れ、かなりの小型化、セル密度の向上、コンパクト
化が達成されることが証明されている。しかし個々のセ
ルにアクセスするために必要なデコーダが複雑であるこ
とが実用化を阻んでいる。
その後この欠点を克服する目的で、元来のテーブルクロ
ス構造を変更して、「セミテーブルクロス」構造と呼ば
れるものにした。この構造も構造的にはテーブルクロス
構造と等しいが、電気的接続を適正化したために、２つ
のセミセルから成るそれぞれのセルの読取りと書込みを
同時に行なうことができるようになっている。
ス構造を変更して、「セミテーブルクロス」構造と呼ば
れるものにした。この構造も構造的にはテーブルクロス
構造と等しいが、電気的接続を適正化したために、２つ
のセミセルから成るそれぞれのセルの読取りと書込みを
同時に行なうことができるようになっている。
このセミテーブルクロス構造については本出願人のイタ
リア特許出願第１９６５６八／８７号によりよく記載さ
れており、従来のデコーダを使用できることが証明され
ている。この構造には冗長度が１００％であるという重
要な利点が付加されており、あるセルの両方のセミセル
に欠陥があるということは事実上あり得ない。ところが
この構造にも場所をとりすぎるという欠点がある。
リア特許出願第１９６５６八／８７号によりよく記載さ
れており、従来のデコーダを使用できることが証明され
ている。この構造には冗長度が１００％であるという重
要な利点が付加されており、あるセルの両方のセミセル
に欠陥があるということは事実上あり得ない。ところが
この構造にも場所をとりすぎるという欠点がある。
このような現状に鑑み、本発明の目的は、現在既知とな
っているテーブルクロス形マトリックスによる寸法的利
点および小形な長所を維持しながら、従来のデコーダを
使用できるようにアクセス手続きを簡単にしたＥＰＲＯ
Ｍセルを備えたメモリマトリックスを提供することであ
る。
っているテーブルクロス形マトリックスによる寸法的利
点および小形な長所を維持しながら、従来のデコーダを
使用できるようにアクセス手続きを簡単にしたＥＰＲＯ
Ｍセルを備えたメモリマトリックスを提供することであ
る。
本発明によると、交互に平行に配列されたソース線およ
びドレン線と、ソース線とドレン線の間に設けられた浮
動ゲート領域と、ソース線およびドレン線に対して直交
し相互に平行になるように浮動ゲート領域上に積層して
設けられた制御ゲート線とを有し、浮動ゲー） ’ｐＴ
Ｊ域がソース線およびドレン線と平行な列を成し、かつ
隣接する列の浮動ゲート領域と縦方向に互い違いの位置
に来るように配設されており、一方の列の浮動ゲート領
域が第１組の制御ゲート線の下に位置し、それに隣接す
る列の浮動ゲート領域が第１組の制御ゲート線と交互に
配設された第２組の制御ゲートの下に位置するように構
成されていることを特徴とするＥＰＲＯＭセルを備えた
メモリマトリックスによって達成される。
びドレン線と、ソース線とドレン線の間に設けられた浮
動ゲート領域と、ソース線およびドレン線に対して直交
し相互に平行になるように浮動ゲート領域上に積層して
設けられた制御ゲート線とを有し、浮動ゲー） ’ｐＴ
Ｊ域がソース線およびドレン線と平行な列を成し、かつ
隣接する列の浮動ゲート領域と縦方向に互い違いの位置
に来るように配設されており、一方の列の浮動ゲート領
域が第１組の制御ゲート線の下に位置し、それに隣接す
る列の浮動ゲート領域が第１組の制御ゲート線と交互に
配設された第２組の制御ゲートの下に位置するように構
成されていることを特徴とするＥＰＲＯＭセルを備えた
メモリマトリックスによって達成される。
浮動ゲート領域を互い違いに配設する結果、マトリック
スの各種セルの配列も互い違いになり、セミテーブルク
ロス形マトリックスのような冗長度が無くても寸法を最
小化したコンパクトな構造が得られることは明らかであ
る。同時に、従来のデコーダを用いてマトリックスの個
々のセルにアクセスすることも可能である。
スの各種セルの配列も互い違いになり、セミテーブルク
ロス形マトリックスのような冗長度が無くても寸法を最
小化したコンパクトな構造が得られることは明らかであ
る。同時に、従来のデコーダを用いてマトリックスの個
々のセルにアクセスすることも可能である。
非限定的な例として添付図面に示した本発明の一実施態
様に関する下記の詳細な説明から、本発明の特徴がより
明らかとなろう。
様に関する下記の詳細な説明から、本発明の特徴がより
明らかとなろう。
第１図の所謂「テーブルクロス」構造は、単結晶シリコ
ン基板ＳＳの上に適当な不純物の拡散により平行かつ交
互に設けられた複数のソース線Ｓおよび複数のドレン線
りと、これらの線を分離するフィールド酸化領域ＯＣと
を含んで成る。
ン基板ＳＳの上に適当な不純物の拡散により平行かつ交
互に設けられた複数のソース線Ｓおよび複数のドレン線
りと、これらの線を分離するフィールド酸化領域ＯＣと
を含んで成る。
全体が薄い酸化層Ｏ３で被覆されている（第２図と第３
図）。
図）。
各ソース線Ｓとそれに隣接するドレン線りとの間に前記
の線と平行に浮動ゲート領域Ｆの列が設けられている。
の線と平行に浮動ゲート領域Ｆの列が設けられている。
各浮動ゲート領域Ｆは１つのフィールド酸化領域ＯＣか
ら他のフィールド酸化領域まで薄膜酸化層ＯＳを超えて
延びる帯状のポリシリコンから成る（第２図と第３図）
。各帯状領域の上に、同様の誘電酸化層ＯＤが設けられ
る。誘電酸化層ＯＤの代わりに酸化物−窒化物一酸化物
（所謂０ＮＯ）の複合層を用いても良い。
ら他のフィールド酸化領域まで薄膜酸化層ＯＳを超えて
延びる帯状のポリシリコンから成る（第２図と第３図）
。各帯状領域の上に、同様の誘電酸化層ＯＤが設けられ
る。誘電酸化層ＯＤの代わりに酸化物−窒化物一酸化物
（所謂０ＮＯ）の複合層を用いても良い。
さらにその上に同様のポリシリコンＪｉＰが設けられる
。ポリシリコン層Ｐは、ソース線Ｓおよびドレン線りに
対して直角にかつ相互に平行に配設されたシリサイドま
たはポリシリサイドから成る複数の制御ゲート線または
ビット線Ｇとそれぞれ一体構造となる。Ｆ、 ００．
Ｐのそれぞれの組と隣接するソース線Ｓおよびドレン
線Ｄ、さらにその上に積層される制御ゲート線Ｇとで厚
膜酸化層Ｏ３Ｓによって相互に分離されたひとつのＥＰ
ＲＯＭセルＣが構成される。
。ポリシリコン層Ｐは、ソース線Ｓおよびドレン線りに
対して直角にかつ相互に平行に配設されたシリサイドま
たはポリシリサイドから成る複数の制御ゲート線または
ビット線Ｇとそれぞれ一体構造となる。Ｆ、 ００．
Ｐのそれぞれの組と隣接するソース線Ｓおよびドレン
線Ｄ、さらにその上に積層される制御ゲート線Ｇとで厚
膜酸化層Ｏ３Ｓによって相互に分離されたひとつのＥＰ
ＲＯＭセルＣが構成される。
第１図から分かるように、セルＣはソース線Ｓとドレン
線りとの間に平行な列状に配設される。そして隣接する
２つの列のセルは縦方向に相互に互い違いになるように
、すなわち列Ａ′のセルの浮動ゲー） ９１域Ｆの上を
第１組の制御ゲート線Ｇ′が通るのに対して、隣接する
列Ａ＃の浮動ゲート領域の上には前記第１組の制御ゲー
ト線と交互に配設された第２組の制御ゲート線Ｇ＃が通
るように配設される。
線りとの間に平行な列状に配設される。そして隣接する
２つの列のセルは縦方向に相互に互い違いになるように
、すなわち列Ａ′のセルの浮動ゲー） ９１域Ｆの上を
第１組の制御ゲート線Ｇ′が通るのに対して、隣接する
列Ａ＃の浮動ゲート領域の上には前記第１組の制御ゲー
ト線と交互に配設された第２組の制御ゲート線Ｇ＃が通
るように配設される。
以上に説明したような構造を有するメモリマトリックス
は次のように作動する。何れかのセルＣに書込みたい場
合、そのセルを通る制御ゲート線（または「ビット線」
）Ｇを例えば１２Ｖの書込み電圧にする一方、その他の
制御ビット線は低電圧に保持するか接地しておく必要が
ある。さらに、前記のセルのドレン線りも書込み電圧に
する一方、その他のドレン線りおよびソース線Ｓは接地
しておかねばならない。読取りについても印加電圧は変
えるが、やはり制御ゲート線Ｇとドレン線りを介しての
選択を行なって同様の方法で行なう。こうして、従来の
デコーダと異なるデコーダを要さずに一度に１つのセル
にアクセスすることが可能になる。
は次のように作動する。何れかのセルＣに書込みたい場
合、そのセルを通る制御ゲート線（または「ビット線」
）Ｇを例えば１２Ｖの書込み電圧にする一方、その他の
制御ビット線は低電圧に保持するか接地しておく必要が
ある。さらに、前記のセルのドレン線りも書込み電圧に
する一方、その他のドレン線りおよびソース線Ｓは接地
しておかねばならない。読取りについても印加電圧は変
えるが、やはり制御ゲート線Ｇとドレン線りを介しての
選択を行なって同様の方法で行なう。こうして、従来の
デコーダと異なるデコーダを要さずに一度に１つのセル
にアクセスすることが可能になる。
第１図は、本発明によるスタッガー配列のＥＰＲＯＭセ
ルを有するメモリマトリックスの一部分を示す略示平面
図である。 第２図は、メモリマトリックスの詳細を示す第１図の■
−■線に沿って取った拡大断面図である。 第３図は、第１図の■−■線に沿って取った拡大詳細断
面図である。 Ｓ・・・ソース線、Ｄ・・・ドレン線、Ｆ・・・浮動ゲ
ートＳ！域、Ｇ・・・制御ゲート線、Ｃ・・・ＥＰＲＯ
Ｍセル、Ａ’、Ａ″・・・浮動ゲート領域列。
ルを有するメモリマトリックスの一部分を示す略示平面
図である。 第２図は、メモリマトリックスの詳細を示す第１図の■
−■線に沿って取った拡大断面図である。 第３図は、第１図の■−■線に沿って取った拡大詳細断
面図である。 Ｓ・・・ソース線、Ｄ・・・ドレン線、Ｆ・・・浮動ゲ
ートＳ！域、Ｇ・・・制御ゲート線、Ｃ・・・ＥＰＲＯ
Ｍセル、Ａ’、Ａ″・・・浮動ゲート領域列。
Claims (1)
- 【特許請求の範囲】 １、交互に平行に配列されたソース線（Ｓ）およびドレ
ン線（Ｄ）と、上記ソース線（Ｓ）とドレン線（Ｄ）の
間に設けられた浮動ゲート領域（Ｆ）と、上記ソース線
（Ｓ）およびドレン線（Ｄ）に直交し相互に平行になる
ように上記浮動ゲート領域（Ｆ）上に積層して設けられ
た制御ゲート線（Ｇ）とを有するメモリマトリックスで
あって、前記浮動ゲート領域（Ｆ）が前記ソース線（Ｓ
）およびドレン線（Ｄ）と平行な列を成しかつ隣接する
列の浮動ゲート領域と縦方向に互い違いの位置に来るよ
うに配設されており、列（Ａ′）の浮動ゲート領域（Ｆ
）が第１組の制御ゲート線（Ｇ）の下に位置し、隣接列
（Ａ″）の浮動ゲート領域（Ｆ）が前記第１組の制御ゲ
ート線（Ｇ′）と交互に配設された第２組の制御ゲート
線（Ｇ″）の下に位置するように構成されていることを
特徴とするＥＰＲＯＭセルを備えたメモリマトリックス
。 ２、各浮動ゲート領域（Ｆ）が、前記ソース線（Ｓ）と
ドレン線（Ｄ）との間に設けられた１つのフィールド酸
化領域（ＯＣ）から他方のフィールド酸化領域まで前記
ソース線（Ｓ）およびドレン線（Ｄ）と平行に延びるポ
リシリコンストリップ（Ｆ）から成り、このポリシリコ
ンストリップ（Ｆ）の上に同様の誘電酸化層（ＯＤ）が
設けられ、さらにその上にそれぞれの制御ゲート線（Ｇ
）と一体構造となるポリシリコン片（Ｐ）が設けられて
いることを特徴とする請求項１記載のＥＰＲＯＭを備え
たメモリマトリックス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20169/88A IT1217403B (it) | 1988-04-12 | 1988-04-12 | Matrice di memoria a tovaglia con celle eprom sfalsate |
| IT20169A/88 | 1988-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212869A true JPH0212869A (ja) | 1990-01-17 |
| JPH0775249B2 JPH0775249B2 (ja) | 1995-08-09 |
Family
ID=11164374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084919A Expired - Fee Related JPH0775249B2 (ja) | 1988-04-12 | 1989-04-05 | スタッガー配列のｅｐｒｏｍセルを備えたテーブルクロス形メモリマトリックス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5005060A (ja) |
| EP (1) | EP0337529B1 (ja) |
| JP (1) | JPH0775249B2 (ja) |
| DE (1) | DE68909285T2 (ja) |
| IT (1) | IT1217403B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1235690B (it) * | 1989-04-07 | 1992-09-21 | Sgs Thomson Microelectronics | Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia. |
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JPH088316B2 (ja) * | 1990-01-31 | 1996-01-29 | 株式会社東芝 | 紫外線消去型不揮発性半導体メモリ装置 |
| KR940004609B1 (ko) * | 1991-09-04 | 1994-05-25 | 삼성전자 주식회사 | 마스크 리드 온리 메모리 |
| US7132751B2 (en) * | 2004-06-22 | 2006-11-07 | Intel Corporation | Memory cell using silicon carbide |
| JP2010021492A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4207585A (en) * | 1976-07-01 | 1980-06-10 | Texas Instruments Incorporated | Silicon gate MOS ROM |
| US4377818A (en) * | 1978-11-02 | 1983-03-22 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4326331A (en) * | 1979-09-17 | 1982-04-27 | Texas Instruments Incorporated | High coupling ratio electrically programmable ROM |
| US4281397A (en) * | 1979-10-29 | 1981-07-28 | Texas Instruments Incorporated | Virtual ground MOS EPROM or ROM matrix |
| US4493057A (en) * | 1980-01-07 | 1985-01-08 | Texas Instruments Incorporated | Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like |
| IT1213241B (it) * | 1984-11-07 | 1989-12-14 | Ates Componenti Elettron | Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura. |
| IT1215380B (it) * | 1987-03-12 | 1990-02-08 | Sgs Microelettronica Spa | Cella di memoria eprom a due semicelle simmetriche con gate flottante separata. |
-
1988
- 1988-04-12 IT IT20169/88A patent/IT1217403B/it active
-
1989
- 1989-03-20 DE DE89200702T patent/DE68909285T2/de not_active Expired - Fee Related
- 1989-03-20 EP EP89200702A patent/EP0337529B1/en not_active Expired - Lifetime
- 1989-03-21 US US07/326,809 patent/US5005060A/en not_active Expired - Lifetime
- 1989-04-05 JP JP1084919A patent/JPH0775249B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| IT1217403B (it) | 1990-03-22 |
| EP0337529B1 (en) | 1993-09-22 |
| EP0337529A3 (en) | 1990-01-31 |
| DE68909285T2 (de) | 1994-05-05 |
| DE68909285D1 (de) | 1993-10-28 |
| IT8820169A0 (it) | 1988-04-12 |
| US5005060A (en) | 1991-04-02 |
| EP0337529A2 (en) | 1989-10-18 |
| JPH0775249B2 (ja) | 1995-08-09 |
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