JP2678674B2 - Ｅｐｒｏｍメモリセル構造 - Google Patents

Ｅｐｒｏｍメモリセル構造

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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Description

【発明の詳細な説明】 本発明は慣用デコーダにより個別にアクセス可能な埋
込み接合を有するテーブルクロス型マトリックスのEPRO
Mメモリセル構造に関するものである。
メモリマトリックスの製造における基本的問題の一つ
は特性を改善しかつ可能な領域をよりよく利用してでき
だけセル密度を増大せしめることである。これは絶え間
なく進歩する技術、特にサブミクロンの寸法に至るより
微細な高精度化が要求される写真蝕刻技術の分野におけ
る探究と利用を意味する。そのような技術をもってして
もデバイスの高密度化はより一層困難になり、研究は今
やこれらの問題点を克服するための新しい構造へと方向
づけられている。
EPROMメモリセル分野におけるこの意味での一歩前進
は所謂“テーブルクロス型”マトリックスの完成によっ
て成し遂げられた。即ちこれは平行かつ互い違いになっ
た２グループのソース線と１グループのドレイン線とが
垂直方向に互いに平行な制御ゲート線と交差し、一方、
浮遊ゲート領域が該制御ゲートの下で該ソースおよびド
レイン線の間に挟み込まれた構造である。
この新しい形状は、本願出願人の出願にかかわる1984
年11月７日付のイタリア特許出願第23479A/84号の中で
より詳細に述べられているが、寸法の問題、微細化の達
成水準、セルの高密度化に対し著しく有益であることを
証明した。だが一方で個別のセルにアクセスするための
デコーダは適当なドレインと制御ゲート線を選択するの
と同様に１グループのソース線を他のものから区別する
必要があるので、非常に複雑化することが明らかになっ
た。
この構造のもう一つの問題は各セルの制御ゲートと浮
遊ゲート間の結合容量が両ゲート間の結合領域面積が特
に浮遊ゲートと基板間のそれに等しいという事実により
小さい点である。この事は容量比の値がセルの良好な書
込み特性を得るのに低すぎることを意味する。
上記容量比の改善に対する解決策は、これも本願出願
人の出願にかかわる1988年12月５日付イタリア特許出願
第22848A/88号において提案されている。
この特許出願では再び“テーブルクロス型”構造をも
つセルマトリックスが提供されており、それはソースお
よびドレイン線に垂直にセル基板上に形成されたフィー
ルド酸化膜と該フィールド酸化膜の上に重ね合された浮
遊ゲート領域および制御ゲート線の横方向フインからな
っている。しかしながら、、このセルでは“テーブルク
ロス型”に特有のデコーダを備える必要があり、それは
慣用のものより一層複雑なものである。更に、制御ゲー
ト線間の最低距離を保持するために、この構造を一層高
密度化することは不可能になる。
つい最近、基板の埋込み層中に含まれ互い違いになっ
たドレインとソース線に基づき浮遊ゲートの横方向フイ
ンが載った重ね合されたフィールド酸化膜を有する“テ
ーブルクロス型”マトリックスが完成された。この方法
では、フィールド酸化膜により浮遊ゲートはドレイン又
はソース線から分離されており、一方、上記横方向フイ
ンの効果で非常に大きな結合領域が浮遊ゲートと制御ゲ
ートとの間に確保され、その結果よりよい容量比が得ら
れる。
この後者の構造の特性は実際にはやや貧弱なものであ
り、特に個別のセルにアクセスするのに長時間を要する
が、それは同一のドレイン線が２行のセルに対し共通で
あるという事実によっており、その結果、ドレイン線と
制御ゲートのみならず上記ドレイン線の両側の２本のソ
ース線の１本に対しても適切な命令を与えることが必要
になる。このより複雑なデコーダは益々複雑化を要する
ことになり、このようにして回路構成がより大規模化す
ることは明らかに避けねばらなぬものである。
本発明の目的は容量比の改善に加えて、また慣用デコ
ーダの使用を可能にし、その結果より短いアクセス時間
をもち、回路の複雑化を低減しかつより高いセル密度を
可能にする埋め込み接合を有する“テーブルクロス型”
構造のマトリックスを完成することにある。
本発明によれば、半導体の基板と、前記基板の上に形
成された多数の第１と第２の平行なフィールド酸化膜細
条と、前記第１のフィールド酸化膜細条の下の前記基板
の埋め込み層中に配置された平行なソース線と、各前記
第２のフィールド酸化膜細条の下の前記基板の埋め込み
層中に配置された対をなす平行なドレイン線と、前記ソ
ース線上から前記ドレイン線上に渡って拡がっており、
更に、対応する対をなすドレイン線の内の一本のドレイ
ン線と対応する一本のソース線の横部分の上で、かつ、
前記第１と第２のフィールド酸化膜細条の横部分の上に
重ねられた横方向フインを有する浮遊ゲート領域と、前
記浮遊ゲート領域に位置合わせして配置され、前記浮遊
ゲート領域に重なっており、かつ、前記ソース線と前記
ドレイン線に垂直な方向で、互いに平行に伸びている制
御ゲート線とからなり、各ソース線が前記隣接して配置
された一対のドレイン線の組と交互に配置されたEPROM
メモリセル構造により、上記目的は達成される。
各ドレイン線は、従来技術のように、セル２列ではな
く、１列のセルに割り当てられていることにより、より
早く、より単純な慣用のデコーダで、そして、より小さ
い専有面積で、個々のセルをアクセスできる。さらにソ
ースとドレイン線の上に重ね合されたフィールド酸化膜
の存在は浮遊ゲートと制御ゲートの間の広い接触面と相
まって優れた容量接合を可能にする。
本発明の特徴と作用効果は添付の図面において非限定
実施例として示された好ましい実施例についての以下の
詳細な記述によって一層明らかとなるであろう。
図面に示された“テーブルクロス型”と呼ばれるマト
リックスはシリコン基板１からなり、そこでは平行はソ
ース線２が一対の平行なドレイン線３と互い違いになっ
ている。２本のドレイン線３は絶縁細条４で分離されて
いるが一方、絶縁細条６がドレイン線２の両側に与えら
れる。
各ソース線２の上にはフィールド酸化膜５の厚い細条
が成長されており、同様に一対の各ドレイン線３の上に
はフィールド酸化膜５より幅の広いフィールド酸化膜７
の厚い細条が成長されている（第１図）。
該フィールド酸化膜細条５および７は該絶縁細条４お
よび６と互い違いになっている。
各ソース線２およびドレイン線３（いわゆる“ビット
線”を構成）の間にはゲート酸化膜領域８が画定されて
おり、それは部分的に非対称フイン10および11（第３
図）の手段により該フィールド酸化膜細条５および７の
上に重ね合せられ、より大きなフイン10は対応する酸化
膜細条７の上に重ね合せられ、より小さなフイン11は酸
化膜細条５の上に重ね合される。
酸化膜領域８は多結晶シリコンの非対称フイン12およ
び13を有する浮遊ゲート領域９によって覆われており
（第３図）、それぞれ下に横たわるゲート酸化膜８のフ
イン10および11の上に重ね合されている。
ゲート酸化膜８と浮遊ゲート９の重ね合された領域に
よって形成された各グループの上には誘電体酸化膜14が
堆積されている。
最後に、酸化膜８、浮遊ゲート９、堆積された誘電体
14によって形成された各“サンドイッチ”の上にこのサ
ンドイッチと整合して、ソース２とドレイン線３に垂直
に制御ゲート線15（いわゆる“ワード線”）が形成され
ている。
このようにしてマトリックスはテーブルクロス型パタ
ーンに配置された複数のEPROMメモリセルにより構成さ
れ、その各々は（第２図および第３図の）16で示された
部分に対応している、即ちそれはソース線２およびドレ
イン線３の間に挟まれた浮遊ゲート領域９を有してかつ
ソース線２およびドレイン線３に垂直な制御ゲート線15
を有す。また浮遊ゲート９は下に横たわる酸化膜細条５
および７の上に部分的に重ね合された２つの非対称フイ
ン12および13を有しておりまたゲート酸化膜８と誘電体
層14の間に挟まれている。
酸化膜細条５および７はドレイン線３、ソース線２と
浮遊ゲート領域９の間の距離を増大させる役割を有す
る。このことは、横方向フイン12と13によって得られた
浮遊ゲート領域９とフィールド酸化膜細条５および７の
間の大きな接触面と相伴って、優れた容量結合を達成す
る。
同時に、ソース線２は互に絶縁された２本の区別され
たドレイン線３と互い違いになっており、各ドレイン線
３はセル16の唯一つの行にのみ共通になっており、この
ようにして各セルはより単純でより限定された空間を占
める慣用デコーダによりアクセス可能となる。
【図面の簡単な説明】
第１図は、本発明になるEPROMセルのマトリックスの一
部の透視断面図、第２図は、該メモリセルのマトリック
スの一部の上部よりみた平面図、第３図、第４図、第５
図、第６図および第７図はそれぞれ第２図のIII−III
線、IV−IV線、Ｖ−Ｖ線、VI−VI線およびVII−VII線に
沿った該マトリックスの断面の拡大詳細図である。 １……基板、２……ソース線、３……ドレイン線、４…
…絶縁領域、5,7……フィールド酸化膜細条、９……浮
遊ゲート、12,13……横方向フイン、15……制御ゲート
線、16……セル。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体の基板（１）と、 前記基板（１）の上に形成された多数の第１と第２の平
    行なフィールド酸化膜細条（5,7）と、 前記第１のフィールド酸化膜細条（５）の下の前記基板
    （１）の埋め込み層中に配置された平行なソース線
    （２）と、 各前記第２のフィールド酸化膜細条（７）の下の前記基
    板（１）の埋め込み層中に配置された対をなす平行なド
    レイン線（３）と、 前記ソース線（２）上から前記ドレイン線（３）上に渡
    って拡がっており、更に、対応する対をなすドレイン線
    （３）の内の一本のドレイン線（３）と対応する一本の
    ソース線（２）の横部分の上で、かつ、前記第１と第２
    のフィールド酸化膜細条（5,7）の横部分の上に重ねら
    れた横方向フイン（12,13）を有する浮遊ゲート領域
    （９）と、 前記浮遊ゲート領域（９）に位置合わせして配置され、
    前記浮遊ゲート領域（９）に重なっており、かつ、前記
    ソース線（２）と前記ドレイン線（３）に垂直な方向
    で、互いに平行に伸びている制御ゲート線（15）とから
    なり、 各ソース線（２）が前記隣接して配置された一対のドレ
    イン線（３）の組と交互に配置されたEPROMメモリセル
    構造。
  2. 【請求項２】前記フィールド酸化膜細条（5,7）が前記
    ソース線（２）上に重ね合されたより幅の狭い第１のフ
    ィールド酸化膜細条（５）および前記の対をなすドレイ
    ン線（３）上に重ね合されたより幅広い第２のフィール
    ド酸化膜細条（７）よりなることを特徴とする請求項１
    記載のEPROMメモリセル構造。
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