JP4292849B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トンネル膜を有する不揮発性半導体記憶装置の製造方法に関するものである。
【0002】
【従来の技術】
従来、EEPROMに代表されるトンネル膜を有する不揮発性半導体記憶装置の製造方法として、例えば、メモリトランジスタの形成予定領域にて、フローティングゲート及びコントロールゲートのゲート電極をトンネル膜が形成されているトンネル領域部からトランジスタ部にかけて形成する方法と、メモリトランジスタのゲート電極をL方向(チャネル長方向)でトンネル領域部とトランジスタ部に2分割する方法とがある(例えば、特許文献1、2参照)。
【0003】
前者の方法は、半導体基板の表面上にゲート電極を形成する前に、半導体基板表面にイオン注入することでソース層、ドレイン層を形成する。若しくは、ゲート電極の形成前にドレイン層を形成し、ゲート電極の形成後にソース層を形成する。そして、トンネル膜を形成する際、基板表面上の絶縁膜にトンネル窓を形成し、このトンネル窓領域にトンネル膜を形成する方法である。
【0004】
この製造方法では、トンネル窓の形成位置と、ドレイン層及びソース層の形成位置との間にずれが発生した場合に、製造不良とならないように、トンネル窓とドレイン層及びソース層との合わせ余裕を広くとる必要がある。このため、セルサイズが大きくなるという問題があった。
【0005】
これに対して、後者の方法は、半導体基板の表面上にトンネル膜上の部分と、チャネルの形成予定領域上の部分とに分割した形状のゲート電極を形成する。その後、このゲート電極をマスクとしたイオン注入により、メモリトランジスタのソース層及びドレイン層を形成する。すなわち、トンネル領域部とトランジスタ部との間のスペースにイオン注入することでドレイン層を形成する方法である。
【0006】
この製造方法によれば、セルフアライメントでソース層及びドレイン層を形成できるため、チャネル長のばらつきを抑え、トランジスタ特性のばらつきを低減することができる。また、トンネル窓とドレイン層及びソース層との合わせ余裕が不要であるため、前者の方法で不揮発性半導体記憶装置を製造した場合と比較して、セルサイズを縮小することができる。
【0007】
【特許文献1】
米国特許第5596529号明細書
【0008】
【特許文献2】
米国特許第5844268号明細書
【0009】
【発明が解決しようとする課題】
しかし、後者の方法では、メモリトランジスタのゲート電極を形成するとき、例えばPolySi膜を成膜した後、トンネル領域部とトランジスタ部との間にスペースを作るための加工工程が必要である。この加工では、形成するスペースの微細化に限度があるため、セルサイズの縮小に限界が生じてしまう。
【0010】
また、仮にコストアップを許容し微細加工ができたとしても、スペースが狭くなりすぎると、このスペースに対してイオン注入をしたとき、ゲート電極端での散乱により均一性が低下したり、不純物導入量が低下、又はばらついてしまうという問題が発生する恐れがある。
【0011】
本発明は上記点に鑑みて、チャネル長のばらつきを抑制でき、かつ、さらなるセルサイズの縮小化が可能である不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【0020】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、トンネル膜(7)がゲート電極(11、14)の一部のみとオーバーラップするように、半導体基板(1)の表面上にトンネル膜(7)を形成する工程と、トンネル膜(7)の上からチャネル領域(12)の形成予定領域上にかけて、ドレイン層(5)の形成予定領域上の部分(81)での不純物濃度がチャネル領域(12)の形成予定領域上の部分(63)よりも大きいフローティングゲート(11)を形成する工程と、フローティングゲート(11)の上にコントロールゲート(14)を形成する工程と、熱処理を行い、フローティングゲート(11)のドレイン層(5)の形成予定領域上の部分(81)から半導体基板(1)の表層に不純物を拡散させることで、トンネル膜(7)の領域にドレイン層(5)を形成する工程と、フローティングゲート(11)の端により位置決めされるようにソース層(6)を形成する工程とを有することを特徴としている。
【0021】
このようにフローティングゲートに不純物を多く導入した部分とそうでない部分とを設け、不純物を多く導入した部分から不純物を半導体基板に拡散させるようにすれば、フローティングゲートの形状と不純物の拡散とを制御すればソース層とドレイン層との位置決めができる。すなわち、本発明によれば、ソース層とドレイン層とをセルフアラインメントにて形成でき、チャネル長を一定の長さにすることができる。
【0022】
この方法では、不純物を多く導入した部分とそうでない部分とを有するようにフローティングゲートを形成した後、不純物を拡散させているが、これは、イオン注入開口部が狭い部分を通過させてイオン注入する場合よりも得られるチャネル長の精度が高い。したがって、従来技術の欄にて記載した構造の半導体装置を製造する方法と比較して、セルサイズが小さなEEPROMを有する半導体装置を製造することができる。
【0026】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0027】
【発明の実施の形態】
(第1実施形態)
図1に本実施形態におけるEEPROMを示す。図1(a)は平面図であり、図1(b)、(c)は図1(a)中のA−A’線断面図、B−B’線断面図である。
【0028】
図1に示すEEPROMは、半導体基板1に形成されたメモリトランジスタと、書き換え及び読み出し時にこのメモリトランジスタを選択するための選択トランジスタとを有している。以下では、メモリトランジスタが形成されている領域、選択トランジスタが形成されている領域を、それぞれ、メモリトランジスタ領域、選択トランジスタ領域と呼ぶ。
【0029】
半導体基板1は例えばシリコンにより構成されており、導電型はP型である。半導体基板1の表面上には、フィールド絶縁膜として、LOCOS法による厚い酸化膜2が形成されている。この厚い酸化膜2により素子分離がされている。すなわち、厚い酸化膜2が形成されていない領域がアクティブ領域3であり、厚い酸化膜2が形成されている領域がフィールド領域4である。
【0030】
メモリトランジスタ領域では、半導体基板1の表層に互いに離間してN+型ドレイン層5、N+型ソース層6が形成されている。半導体基板1の表面上のうち、ドレイン層5の上にはトンネル膜7が形成されており、その他の領域上にはゲート酸化膜8が形成されている。なお、図1(a)中の領域9はトンネル窓領域であり、トンネル膜7が形成されている領域である。
【0031】
そして、トンネル膜7の上にフローティングゲート11が形成されている。フローティングゲート11は、トンネル膜7の上からソース層6の一部の上に至って配置されている。フローティングゲート11の下側で、ドレイン層5とソース層6との間の領域がチャネル領域12である。フローティングゲート11の上には、層間絶縁膜13を介してコントロールゲート14が形成されている。なお、図1中のA−A’線方向は、チャネル長(L)と同じ方向であり、以下ではこの方向をL方向と呼ぶ。同様に、図1中のB−B’線方向は、チャネル幅(W)と同じ方向であり、以下ではこの方向をW方向と呼ぶ。
【0032】
選択トランジスタ領域では、半導体基板1の上にゲート酸化膜15を介してゲート電極16が形成されている。そして、半導体基板1の表層のうち、ゲート電極16の両側に、N+型ソース層17、N+型ドレイン層18が形成されている。なお、N+型ソース層17はメモリトランジスタのドレイン層7を兼ねている。
【0033】
次に本実施形態のEEPROMの製造方法を説明する。図2〜図8にEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。
【0034】
〔図2に示す工程〕
P型シリコン基板1の表面上に、フィールド絶縁膜を形成する。具体的には、LOCOS法により一領域を開口した状態にて厚い酸化膜2を形成する。これにより、アクティブ領域3とフィールド領域4とを形成する。その後、半導体基板1(アクティブ領域3)の表面上に絶縁膜としての酸化膜21を形成する。このとき、酸化膜21の膜厚を20〜100nmとする。この酸化膜21が、メモリトランジスタ及び選択トランジスタのゲート酸化膜8、15となる。なお、ここでは、メモリトランジスタ領域及び選択トランジスタ領域における酸化膜21の膜厚を同一としたが、メモリトランジスタ領域と選択トランジスタ領域とにおける膜厚を異なる大きさとすることもできる。
【0035】
〔図3に示す工程〕
フォトレジスト22を半導体基板1の上に成膜する。フォトリソグラフィにより、半導体基板1におけるトンネル膜7の形成予定領域に対向する部分23を開口する。フォトレジスト22をマスクとしたエッチングを行い、酸化膜21にトンネル窓9を形成する。その後、フォトレジスト22を除去する。
【0036】
〔図4に示す工程〕
800〜1000℃での熱酸化により、トンネル窓9における半導体基板1(アクティブ領域3)の表面上に、トンネル膜7を形成する。このとき、トンネル膜7の膜厚を数nm〜20nmとする。
【0037】
〔図5に示す工程〕
半導体基板1の表面上にPolySi膜を成膜し、パターニングすることで、メモリトランジスタ領域にフローティングゲート11を形成すると同時に、選択トランジスタ領域に選択トランジスタのゲート電極16を形成する。このとき、PolySi膜にリンをドープし、フローティングゲート11及びゲート電極16の膜厚を100nmとする。
【0038】
続いて、フローティングゲート11の上に熱酸化により膜厚が20nmの層間絶縁膜13を形成する。さらに、層間絶縁膜13の上に2層目のPolySi膜を成膜し、パターニングすることで、コントロールゲート14を形成する。このとき、2層目のPolySi膜にリンをドープし、コントロールゲート14の膜厚を100nmとする。
【0039】
なお、ここでは選択トランジスタのゲート電極16を、1層目のPolySi膜にてフローティングゲート11と同時に形成する場合を説明したが、2層目のPolySi膜にてコントロールゲート14と同時に形成することもできる。また、フローティングゲート11やコントロールゲート14と別に、ゲート電極16を形成することもできる。
【0040】
〔図6に示す工程〕
コントロールゲート14及びゲート電極16上を含む半導体基板1の上にフォトレジスト24を成膜する。フォトリソグラフィにより、ドレイン層5の形成予定領域に対向する部分を開口する。これにより、半導体基板1表面のうち、コントロールゲート14と選択トランジスタのゲート電極16との間の領域のみが露出した状態とする。
【0041】
続いて、図6中の矢印にて示すように、フローティングゲート11の一端11aから一定の長さの領域11bに不純物イオンを通過させるように、半導体基板1の表層に対して斜めイオン注入を行う。これにより、半導体基板1の表層のうち、フローティングゲート11と選択トランジスタのゲート電極16との間の領域から、トンネル膜7よりもソース層の形成予定領域側(図中左側)にかけて第1の不純物注入領域25を形成する。なお、フローティングゲート11の一端11aから一定の長さの領域11bは、フローティングゲート11のうち、トンネル膜7の上側の部分である。
【0042】
このとき、イオン注入条件を酸化膜21、フローティングゲート11、層間絶縁膜13、及びコントロールゲート14を不純物イオンがスルーする条件とする。具体的には、フローティングゲート11及びコントロールゲート14の膜厚が100nm、層間絶縁膜13の膜厚が20nm、酸化膜21の膜厚を50nmとしたとき、不純物としてリンを用い、L方向におけるイオン注入角度(L断面にイオン注入方向を投影したときの角度)を45度、加速度電圧を300kV、ドーズ量を5×1014cm-2とする。なお、この条件は基板表面の所定位置に所定量の不純物を導入できる条件であれば、他の条件とすることもできる。また、リンとヒ素等の二種類の不純物を導入することもできる。
【0043】
その後、フォトレジスト24を除去する。
【0044】
〔図7に示す工程〕
フォトレジスト24を除去した後、再度、半導体基板1の上にフォトレジスト26を成膜し、フォトリソグラフィによりソース層6の形成予定領域及びフローティングゲート11のソース層6側の一部分11cに対向する領域を開口する。
【0045】
そして、フローティングゲート11及びコントロールゲート14と、フォトレジスト26とをマスクとして、ソース層6の形成予定領域にイオン注入を行う。これにより、第2の不純物注入領域27を形成する。このとき、イオン注入条件は、不純物としてヒ素を用い、L方向におけるイオン注入角度を7度、ドーズ量を5×1014cm-2とする。注入角度を7度としているのは、チャンネリングを防止するためである。
【0046】
なお、ここでは注入角度を7度としたが、7度よりも大きな他の角度とすることもできる。すなわち、ここでも上記したような斜めイオン注入をし、フローティングゲート11と所定量オーバーラップするようにソース層6を形成することもできる。
【0047】
その後、フォトレジスト26を除去する。
【0048】
〔図8に示す工程〕
1000℃、3時間の熱処理を行う。これにより、不純物注入領域25、27の不純物を拡散させる。この場合、拡散距離は0.2〜0.3μmとなる。この結果、ドレイン層5及びソース層6が形成される。
【0049】
〔図9に示す工程〕
コントロールゲート14及びゲート電極16をマスクとしたイオン注入を行うことで、ソース層6の表層にN+型層28を形成すると共に、ドレイン層5のドレイン層5の表層にN+型層29を形成する。これにより、ドレイン層5及びソース層6を低抵抗化させる。また、同時に選択トランジスタのN+型ドレイン層18を形成する。
【0050】
なお、このときのイオン注入条件は、不純物としてヒ素を用い、イオン注入角度を7度、ドーズ量を1×1015cm-2とする。このようにして、図1に示すEEPROMを製造することができる。
【0051】
以下に本実施形態の特徴を説明する。
【0052】
本実施形態では、図6に示す工程にて、L方向におけるイオン注入方向を基板表面に対して斜めとし、フローティングゲート11の一定の長さの領域11bを透過させたイオン注入をすることで、トンネル膜7の下側にドレイン層5を形成している。また、図7に示す工程にて、フローティングゲート11をマスクとしたイオン注入をすることで、ソース層6を形成している。
【0053】
これにより、ドレイン層5とフローティングゲート11とのオーバーラップ量をフローティングゲート11の不純物イオンが通過しない部分によって規定することができる。また、ソース層6の端部の位置をフローティングゲート11によって規定することができる。したがって、本実施形態によれば、ドレイン層5及びソース層6を形成するためのイオン注入を別々に行っているが、フローティングゲート11のうち、不純物イオンが通過しない部分によって、ドレイン層5及びソース層6の端部の位置を規定することができる。すなわち、ドレイン層5及びソース層6をセルフアラインメントで形成できる。
【0054】
この結果、イオン注入工程を十分に管理することでチャネル長のばらつきを抑え、トランジスタ特性のばらつきを低減することができる。
【0055】
また、本実施形態では、フローティングゲート11の一定の領域11bを通過させたイオン注入により、ドレイン層5を形成している。このため、上記従来技術の欄にて説明した前者の方法と同様に、フローティングゲート11をトンネル膜7の上からチャネル領域12の形成予定領域上にかけて形成し、その後にイオン注入により、ドレイン層5及びソース層6を形成しても、上記前者の方法と比較して、チャネル長を短くすることができる。すなわち、上記従来の技術の欄にて説明した後者の方法のようにゲート電極を分割した形状としなくても、セルサイズが小さなEEPROMを製造することができる。
【0056】
また、上記後者の方法では、ゲート電極を分割した形状とするために、ゲート電極を加工する技術が必要である。セルサイズの縮小化を図ったとき、このゲート電極を加工する技術と、本実施形態におけるイオン注入の技術とを比較すると、本実施形態におけるイオン注入の技術の方が、チャネル長の長さを高精度に決定することができる。したがって、本実施形態の製造方法によれば、上記後者の方法と比較して、セルサイズをより微細化することができる。
【0057】
(第2実施形態)
第1実施形態ではトンネル膜7を形成した後に、ドレイン層5を形成するためのイオン注入を行っていたが、本実施形態のように、トンネル膜7を形成する前にドレイン層5を形成するためのイオン注入をすることもできる。
【0058】
図10〜15に本実施形態におけるEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。また、図14、15では、半導体基板1の表層における不純物濃度の分布も合わせて示している。また、図2〜図9と同様の構成部には同一の符号を付している。以下では、第1実施形態と異なる点を主に説明する。
【0059】
図2に示す工程の後、図10に示す工程を行う。
【0060】
〔図10に示す工程〕
フォトレジスト31を半導体基板1の上に成膜し、フォトリソグラフィによりドレイン層5及びソース層6の形成予定領域の一部に対向する部分を開口する。そして、このフォトレジスト31をマスクとしたイオンイオン注入を行う。このとき、イオン注入条件を、例えば、不純物としてヒ素を用い、L断面におけるイオン注入角度を7度、ドーズ量を5×1014cm-2とする。
【0061】
これにより、ドレイン層5の形成予定領域中であって、トンネル膜7の下側に位置する領域に第1の不純物注入領域32を形成すると共に、ソース層6の形成予定領域に第2の不純物注入領域33を形成する。その後、フォトレジスト31を除去する。
【0062】
なお、本実施形態では、シート抵抗を下げるためにソース層6の形成予定領域に不純物注入領域33を形成しているが、不純物注入領域33を形成しなくても良い。
【0063】
〔図11に示す工程〕
図3、4に示す工程と同様に、酸化膜21にトンネル窓9を形成し、トンネル窓9における半導体基板1の表面上にトンネル膜7を形成する。
【0064】
〔図12に示す工程〕
図5に示す工程と同様に、メモリトランジスタ領域にフローティングゲート11、層間絶縁膜13、及びコントロールゲート14を形成する。また、選択トランジスタ領域にゲート電極16を形成する。
【0065】
〔図13に示す工程〕
ドレイン層5をセルフアライメントにて形成するためのイオン注入を行う。具体的には、図6に示す工程と同様に、フォトレジスト24を形成し、パターニングする。そして、このフォトレジスト24をマスクとして、フローティングゲート11の一端11aから一定の長さの領域11bに不純物イオンを通過させるように斜めイオン注入を行う。これにより、半導体基板1の表層のうち、フローティングゲート11と選択トランジスタのゲート電極16との間の領域から、トンネル膜7よりもソース層の形成予定領域側にかけて第3の不純物注入領域34を形成する。
【0066】
このときのイオン注入条件を図6に示す工程と同様に、不純物としてリンを用い、L断面におけるイオン注入角度を45度、加速度電圧を300kVとするが、ドーズ量を図6に示す工程よりも少なくする。例えば、1×1013cm-2程度とする。なお、ドーズ量はそれよりも少なくすることもできる。
【0067】
その後、フォトレジスト24を除去する。
【0068】
〔図14に示す工程〕
ソース層6をセルフアライメントにて形成するためのイオン注入を行う。具体的には、図7に示す工程と同様に、フォトレジスト26とフローティングゲート11及びコントロールゲート14をマスクとしたイオン注入により、ソース層6の形成予定領域に第4の不純物注入領域35を形成する。ここでは、フローティングゲート11とオーバーラップするように第4の不純物注入領域35を形成する。なお、フローティングゲート11の端部と第4の不純物注入領域35との端部との位置とが一致するように、第4の不純物注入領域35を形成することもできる。
【0069】
その後、フォトレジスト26を除去する。
【0070】
〔図15に示す工程〕
図8に示す工程と同様に熱処理をする。これにより、不純物注入領域32、33、34、35の不純物を拡散させ、ドレイン層5及びソース層6を形成する。その後、図示しないが、図9に示す工程と同様に、ソース層6を低抵抗化するためにN+型層28を形成すると共に、同様にドレイン層5の低抵抗化のためにN+型層29を形成する。また、同時に選択トランジスタのN+型ドレイン層18を形成する。なお、不純物注入領域32、33、34、35の形成によりドレイン層5及びソース層6を所望の不純物濃度にて形成できれば、N+型層28、29の形成を省略することもできる。このようにして、図1に示すEEPROMを製造する。
【0071】
本実施形態は第1実施形態と同様の効果を有しており、さらに以下の効果を有している。
【0072】
本実施形態では、上記したように、図10に示す工程にてイオン注入を行い第1の不純物注入領域32を形成した後、図11に示す工程にてトンネル膜7を形成している。そして、図12に示す工程にて、図10に示す工程よりも少ないドーズ量でのイオン注入を行うことで、ドレイン層5を形成している。
【0073】
すなわち、イオン注入の工程をトンネル膜7の形成前後にて分け、トンネル膜7を形成した後のイオン注入では、形成されたドレイン層5及びソース層6を位置決めするのに必要な程度のドーズ量にてイオン注入をしている。これにより、第1実施形態と比較して、トンネル膜7を通過する不純物の量を低減することができる。このため、第1実施形態と比較して、イオン注入時の不純物によるトンネル膜7へのダメージを低減することができる。
【0074】
(第3実施形態)
第1、第2実施形態では酸化膜21にトンネル窓9を形成し、フローティングゲート11の一部分とオーバーラップするようにトンネル膜7を形成する場合を説明したが、本実施形態のように、フローティングゲート11の下側の領域全体にトンネル膜7を形成することもできる。
【0075】
図16〜22に本実施形態におけるEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。また、図21では、半導体基板1の表層における不純物濃度の分布も合わせて示している。また、図2〜図9と同様の構成部には同一の符号を付している。以下では、第2実施形態と異なる点を主に説明する。
【0076】
図10に示す工程を行った後、図16に示す工程を行う。なお、図10中の酸化膜21は第1、第2実施形態と同じ膜厚である。酸化膜21は本実施形態では犠牲酸化膜として機能させるものであり、イオン注入による半導体基板1へのダメージを防止するためのものである。したがって、基板へのダメージを防止できる範囲であれば、他の膜厚とすることもできる。
【0077】
〔図16に示す工程〕
酸化膜21を除去する。
【0078】
〔図17に示す工程〕
半導体基板1の表面上にトンネル膜として機能する膜厚の酸化膜41を形成する。例えば、この酸化膜41の膜厚を10nmとする。
【0079】
〔図18に示す工程〕
酸化膜41の上にフローティングゲート11、層間絶縁膜13、及びコントロールゲート14を順に形成する。
【0080】
〔図19に示す工程〕
図13に示す工程と同様に、ドレイン層5をセルフアライメントにて形成するためのイオン注入を行う。
【0081】
具体的には、図6に示す工程と同様に、フォトレジスト24を形成し、パターニングする。そして、このフォトレジスト24をマスクとして、フローティングゲート11の一端11aから一定の長さの領域11bに不純物イオンを通過させるように斜めイオン注入を行う。
【0082】
このとき、イオン注入条件を図13に示す工程と同様に、不純物としてリンを用い、L方向におけるイオン注入角度を45度、ドーズ量を1×1013cm-2程度とするが、本実施形態では、加速度電圧を第2実施形態よりも小さい250kVとする。これはゲート酸化膜41の膜厚が第2実施形態よりも薄いためである。なお、加速度電圧を第2実施形態と同様にし、イオン注入の注入角度を調整することもできる。
【0083】
これにより、半導体基板1の表層のうち、フローティングゲート11と選択トランジスタのゲート電極16との間の領域から、フローティングゲート11の中央の下側にかけて第3の不純物注入領域42を形成する。
【0084】
その後、フォトレジスト24を除去する。
【0085】
〔図20に示す工程〕
フォトレジスト43を形成し、第3の不純物注入領域42の上側に位置する部分のみ残すように、フォトレジスト43をパターニングする。このフォトレジスト43をマスクとしたイオン注入により、メモリトランジスタ領域のソースの形成予定領域に第4の不純物注入領域44を形成すると共に、選択トランジスタ領域に第5、第6の不純物注入領域45、46を形成する。
【0086】
その後、フォトレジスト43を除去する。
【0087】
〔図21に示す工程〕
図8に示す工程と同様に熱処理をする。これにより、不純物注入領域32、33、42、44、45、46の不純物を拡散させ、メモリトランジスタのドレイン層5及びソース層6を形成すると共に、選択トランジスタのソース層17、ドレイン層18を形成する。なお、酸化膜41のうち、フローティングゲート11とドレイン層5とがオーバーラップしている領域に位置している部分がトンネル膜として機能する。
【0088】
〔図22に示す工程〕
図9に示す工程と同様に、ドレイン層5の表層にN+型層47を形成すると共に、ソース層6の表層にN+型層48をイオン注入により形成する。また、同時に選択トランジスタのドレイン層18の表層にN+型層49をイオン注入により形成する。
【0089】
このようにして、メモリトランジスタのドレイン層5及びソース層6と、選択トランジスタのソース層17及びドレイン層18の濃度調整を行う。
【0090】
なお、図20に示す工程におけるイオン注入により、所望の不純物濃度であるドレイン層5及びソース層6を形成できれば、この工程を省略することもできる。このようにして、図1に示すEEPROMを製造する。
【0091】
本実施形態は第1実施形態と同様の効果を有しており、さらに以下の効果を有している。
【0092】
本実施形態では、ゲート絶縁膜を全てトンネル膜7と同じ膜厚にて形成している。すなわち、トンネル膜7を半導体基板1(アクティブ領域3)の表面全体に形成している。これにより、寸法設計において、トンネル窓9とドレイン層5の形成時のマスクずれを考慮するために、合わせ余裕をもたせる必要が無くなる。この結果、第1、第2実施形態と比較して、セルサイズを縮小することができる。
【0093】
(第4実施形態)
上記した各実施形態では、フローティングゲート11の端部11aから一定の領域11bに不純物を通過させるイオン注入方法として、斜めイオン注入を行う場合を説明したが、フローティングゲート11及びコントロールゲート14の厚さと、不純物イオンの飛程とを考慮した方法にてかかるイオン注入を行うこともできる。
【0094】
図23〜25に本実施形態の第1の例におけるEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。また、図2〜図9と同様の構成部には同一の符号を付している。以下では、第2実施形態と異なる点を主に説明する。
【0095】
図10、11に示す工程の後、図23〜25に示す工程を行う。
【0096】
〔図23に示す工程〕
メモリトランジスタ領域にフローティングゲート11、層間絶縁膜13、及びコントロールゲート14を形成する。また、選択トランジスタ領域に1層目のゲート電極51、層間絶縁膜52、2層目のゲート電極53を形成する。本実施形態では、図12に示す工程と異なり、コントロールゲート14の断面形状が三角形形状となるように、コントロールゲート14を加工する。このようにして、ソース層6の形成予定領域側の膜厚が大きく、ドレイン層5の形成予定領域側の膜厚が小さいコントロールゲート14を形成する。
【0097】
このとき、図23に示すように、コントロールゲート14の上端の基板表面からの高さを以下のように設定する。ドレイン層5の形成予定領域の上側では、後に説明するドレイン層5を形成するためのイオン注入時における不純物の飛程(Rp)よりも小さく、チャネル領域12の形成予定領域の上側では、Rpよりも大きくなるように、フローティングゲート11、層間絶縁膜13及びコントロールゲート14の厚さを設定する。
【0098】
具体的には、後に説明するドレイン層5をセルフアライメントにて形成するためのイオン注入の条件を、不純物としてリンを用い、加速電圧を220kV、注入角度を基板表面に対して垂直としたとき、Rpは0.28である。したがって、コントロールゲート14の上端の基板表面からの高さを、ドレイン層5の形成予定領域の上側では0.28μmよりも小さくする。
【0099】
本実施形態では不純物注入領域32から左側に所定距離Cだけ離れたところでのコントロールゲート14の高さを0.28μmとする。また、ドレイン層5側の端部での高さ14aを0.2μm、ソース層6側の端部での高さ14bを0.5μmとする。
【0100】
また、選択トランジスタ領域では、2層目のゲート電極53の上端の基板表面からの高さ53aをRpよりも大きくする。例えば、0.5μmとする。
【0101】
〔図24に示す工程〕
コントロールゲート14及び2層目のゲート電極53をマスクとしたイオン注入を行う。このとき、注入角度を基板表面に対して垂直とする。また、不純物としてリンを用い、加速電圧を220kVとする。
【0102】
これにより、フローティングゲート11の一端11aから一定の長さの領域11bにリンを通過させて、半導体基板1の表層のうち、トンネル膜7の下側の領域に第3の不純物注入領域54を形成する。また、同時に、メモリトランジスタのソース層6の形成予定領域に第4の不純物注入領域55を形成し、選択トランジスタのドレイン層18の形成予定領域に第5の不純物注入領域56を形成する。
【0103】
〔図25に示す工程〕
図8に示す工程と同様に熱処理をする。これにより、不純物注入領域33、34、42、54、55、56の不純物を拡散させ、メモリトランジスタのドレイン層5及びソース層6を形成すると共に、選択トランジスタのソース層17、ドレイン層18を形成する。
【0104】
このようにしてEEPROMを製造することもできる。
【0105】
本実施形態では、コントロールゲート14の断面形状を三角形形状とすることで、ドレイン層5の形成予定領域上の部分におけるコントロールゲート14の上端の基板表面からの高さをRpよりも小さくし、その他の部分におけるコントロールゲート14の上端の基板表面からの高さをRpより大きくしている。
【0106】
これにより、フローティングゲート11及びコントロールゲート14をマスクとして、斜めでなく基板表面に垂直な方向にてイオン注入をしても、フローティングゲート11の端部11aから一定の長さの領域11bに不純物を通過させ、ドレイン層5を形成することができる。
【0107】
この結果、本実施形態では、コントロールゲート14の上端の高さがRpよりも大きい部分により、ドレイン層5及びソース層6をセルフアライメントにて形成することができる。
【0108】
また、本実施形態では、選択トランジスタ領域におけるゲート電極を2層構造とし、2層目のゲート電極53の上端の基板表面からの高さをRpよりも大きくしている。このため、フォトレジスト等のマスクを形成することなく、イオン注入を行うことができる。
【0109】
なお、斜めイオン注入でなく基板表面に対して垂直な方向にてイオン注入する場合を説明したが、第1、2実施形態のように、斜めイオン注入をすることもできる。
【0110】
また、コントロールゲート14の断面形状を三角形とした場合を説明したがコントロールゲート14の断面形状を以下に説明するように他の形状とすることもできる。
【0111】
図26、27、28に本実施形態の第2、3、4の例におけるEEPROMの製造工程の一部を示す。これらの図は図25に相当しており、第1の例におけるコントロールゲート14の形状を変更したものである。
【0112】
図26に示すように、コントロールゲート14の断面形状を、コントロールゲート14の上端の位置がチャネル12の形成予定領域上から右側に進むにつれ低く、また、左側に進むにつれ低くなる形状とすることもできる。すなわち、コントロールゲート14の両端部をテーパ形状とすることもできる。
【0113】
第1の例ではコントロールゲート14の一端側の部分がRpよりも低くなるようにしていたが、このようにコントロールゲート14の両端側の部分における上端の基板表面からの高さをRpより小さくなるようにすることもできる。なお、図26では、不純物注入領域33から右側に所定距離Dだけ離れたところでのコントロールゲート14の基板表面からの高さが0.28μmとなっている。
【0114】
これにより、ソース層6をフローティングゲート11とオーバーラップさせることができる。
【0115】
また、図27に示すように、コントロールゲート14を上端表面に段差を持たせた形状とすることもできる。この場合でも、ドレイン層5の形成予定領域上では、コントロールゲート14の上端の基板表面からの高さをRpよりも小さく、その他の部分におけるコントロールゲート14の上端の基板表面からの高さをRpよりも大きくする。
【0116】
第1、2、3の例(図25、26、27)では、コントロールゲート14の形状を、コントロールゲート14の上端の基板表面からの高さがRpよりも小さい部分と大きな部分とを有する形状としたが、図28に示すように、コントロールゲート14の一部をカットした形状とすることもできる。
【0117】
すなわち、コントロールゲート14をチャネル領域12の形成予定領域上にのみ配置し、コントロールゲート14の上端の基板表面からの高さをRpよりも大きくする。そして、層間絶縁膜13のうち、コントロールゲート14から露出している部分における上端の基板表面からの高さをRpよりも小さくする。
【0118】
なお、図28では、ソース層6がフローティングゲート11とオーバーラップするように、フローティングゲート11のソース層6側の端部上にもコントロールゲート14を配置していない。
【0119】
このようにしても、フローティングゲート11の端部11aから一定の長さの領域11bに不純物を通過させ、ドレイン層5を形成することができる。
【0120】
なお、本実施形態ではコントロールゲート14を様々な形状とする場合を例として説明したが、フローティングゲート11を加工することで、コントロールゲート14の上端の基板表面からの高さがRpよりも大きな部分と小さな部分とを有するようにすることもできる。
【0121】
(第5実施形態)
本実施形態では、フローティングゲート11のうち、端部から一定の領域に不純物を通過させるイオン注入方法として、フローティングゲート11のうち、不純物イオンを通過させたい部分を多孔質材料にて構成する方法を用いる場合を説明する。
【0122】
図29〜35に本実施形態の第1の例におけるEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。また、図2〜図9と同様の構成部には同一の符号を付している。以下では、第2実施形態と異なる点を主に説明する。
【0123】
図10、11に示す工程の後に図29〜35に示す工程を行う。
【0124】
〔図29に示す工程〕
トンネル膜7の上及び酸化膜21の上にPolySi膜61を成膜する。PolySi膜61の上にフォトレジスト62を成膜し、パターニングする。このとき、フォトレジスト62のうち、チャネル領域12の形成予定領域上の部分では、不純物注入領域32から所定距離C、不純物注入領域33から所定距離Dのところにフォトレジスト62の両端を位置させる。また、フォトレジスト62のうち、選択トランジスタのゲート電極16の形成予定領域上の部分での横方向の長さをエッチング時のマージンをとって、ゲート電極16よりも長くする。
【0125】
〔図30に示す工程〕
パターニングされたフォトレジスト62をマスクとしたエッチングを行う。これにより、メモリトランジスタ領域では、チャネル領域12の形成予定領域上にのみPolySi膜63を残し、選択トランジスタ領域では1層目のゲート電極51を形成する。その後、フォトレジスト62を除去する。
【0126】
〔図31に示す工程〕
トンネル膜7、PolySi膜63、及び1層目のゲート電極51上を含む基板表面上に多孔質材料65を堆積する。
【0127】
〔図32に示す工程〕
多孔質材料65をエッチングし、PolySi膜63及び1層目のゲート電極51と同じ高さとする。
【0128】
〔図33に示す工程〕
多孔質材料65、PolySi膜63、及び1層目のゲート電極51の上に絶縁膜66を形成し、さらにその上にPolySi膜67を成膜する。続いて、フォトレジスト68を形成し、パターニングする。
【0129】
〔図34に示す工程〕
パターニングされたフォトレジスト68を用いたエッチングにより、メモリトランジスタ領域にフローティングゲート11、層間絶縁膜13、及びコントロールゲート14を形成する。また、同時に、選択トランジスタ領域に、1層目のゲート電極51、層間絶縁膜52、及び2層目のゲート電極53を形成する。
【0130】
このように、チャネル領域の形成予定領域上の部分をPolySi膜にて構成し、ドレイン層5及びソース層6の形成予定領域上の部分を多孔質材料にて構成したフローティングゲート11を形成する。なお、この多孔質材料は不純物イオンを通過させることができるものである。
【0131】
また、本実施形態では、チャネル領域の形成予定領域上における基板表面からコントロールゲート14の表面までの高さをRpよりも大きくしている。
【0132】
次に、メモリトランジスタ領域及び選択トランジスタ領域に形成されたゲート電極をマスクとしたイオン注入を行う。このとき、図24に示す工程と同様に、注入角度を基板表面に対して垂直とする。また、不純物としてリンを用い、加速電圧を220kVとする。
【0133】
これにより、フローティングゲート11のうち、多孔質材料65にて構成されている部分11bに不純物イオンを通過させ、ドレイン層5の形成予定領域に第3の不純物注入領域69を形成する。また、ソース層6の形成予定領域に第4の不純物注入領域70を形成すると共に、選択トランジスタのドレイン層18の形成予定領域に第5の不純物注入領域56を形成する。
【0134】
〔図35に示す工程〕
図8に示す工程と同様に熱処理をする。これにより、不純物注入領域32、33、69、70の不純物を拡散させ、メモリトランジスタ領域にドレイン層5及びソース層6を形成する。また、同時に不純物注入領域56の不純物を拡散させ、選択トランジスタ領域に+型ドレイン層18を形成する。
【0135】
このようにして、ドレイン層5及びソース層6を形成することができる。
【0136】
本実施形態では、このように多孔質材料65を通過させたイオン注入にて、ドレイン層5及びソース層6を形成している。そして、フローティングゲート11のうち、チャネル領域上の部分は、PolySi膜63にて構成されており、かつ、コントロールゲート14の上端の基板表面からの高さがRpよりも大きいため、ドレイン層5及びソース層6はPolySi膜63により位置決めされる。
【0137】
したがって、本実施形態においてもセルフアライメントにてドレイン層5及びソース層6を形成することができる。
【0138】
なお、本実施形態では、フローティングゲート11のドレイン層5の形成予定領域上の部分を多孔質材料にて構成する場合を説明したが、コントロールゲート14も多孔質材料にて構成することもできる。この場合、コントロールゲート14のうち、ドレイン層5の形成予定領域上に位置する部分を多孔質材料にて構成する。
【0139】
また、コントロールゲート14の形状を図36に示す形状とすることもできる。
【0140】
図36に本実施形態の第2の例におけるEEPROMの製造工程の一部を示す。図36に示すように、コントロールゲート14の両端をカットして、コントロールゲート14をフローティングゲート11のPolySi膜63にて構成されている部分の上にのみ配置することもできる。すなわち、フローティングゲート11の多孔質材料65にて構成されている部分の真上には、コントロールゲート14を配置しない構造とすることもできる。
【0141】
コントロールゲート14をこのような形状としてイオン注入を行うことで、多孔質材料65にて構成されている部分に不純物イオンをより通過しやすくすることができる。
【0142】
また、図32に示す工程では、多孔質材料65をPolySi膜63及び1層目のゲート電極51と同じ高さとなるようにエッチングしていたが、この場合、エッチングばらつきにより、PolySi膜63及び1層目のゲート電極51が損傷する恐れがある。
【0143】
そこで、図37に示すように、多孔質材料65のエッチング工程では、多孔質材料65を途中までエッチングし、PolySi膜63及び1層目のゲート電極51を多孔質材料65から露出させない状態とする。その後は図示しないが、フォトレジスト71をマスクとしたエッチングにより、多孔質材料65をフローティングゲート11の形成予定領域にのみ残すようにパターニングする。そして、熱酸化により多孔質材料65の表面上を酸化させ、ウェットエッチングによりその酸化膜を除去することで、フローティングゲート11を形成する。続いて、フローティングゲート11上に層間絶縁膜13及びコントロールゲート14を形成する。
【0144】
これにより、PolySi膜63及び1層目のゲート電極51のエッチングばらつきによる損傷を防ぐことができる。
【0145】
なお、多孔質材料65の表面を熱酸化して形成した酸化膜をそのまま層間絶縁膜13として用いることもできる。
【0146】
(第6実施形態)
本実施形態では、イオン注入でなくフローティングゲート11中の不純物の熱拡散によってドレイン層5及びソース層6をセルフアライメントにて形成する方法を説明する。
【0147】
図38に本実施形態におけるEEPROMの製造工程を示す。なお、図38における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。また、図2〜図9と同様の構成部には同一の符号を付している。以下では、第5実施形態と異なる点を主に説明する。
【0148】
本実施形態では、第5実施形態における図29〜図33に示す工程にて、多孔質材料の代わりにリンが過飽和な状態で導入されているPolySi膜81を形成する。なお、チャネル領域12の形成予定領域上のPolySi膜63はリンが過飽和であるポリシリコン膜81よりも不純物濃度を低くし、後に説明する熱処理によっても、基板表層に不純物が拡散しない程度の不純物濃度とする。
【0149】
その後、図38に示す工程を行う。図38に示す工程では、1000℃、20時間での熱処理を行う。これにより、フローティングゲート11のうち、リンが過飽和な状態であるPolySi膜81から基板の表層にリンを拡散させ、トンネル膜7の下に不純物導入領域82を形成する。同様にソース層6の形成予定領域においても不純物導入領域83を形成する。このようにして、ドレイン層5及びソース層6を形成することもできる。
【0150】
その後、図示しないが、選択トランジスタ領域にソース層17及びドレイン層18を形成する。
【0151】
本実施形態では、リンが過飽和な状態であるPolySi膜81からリンを半導体基板1の表層に拡散させている。この場合、フローティングゲート11に不純物を過飽和な状態にて導入した部分81からの半導体基板1の表層への不純物の拡散を制御することで、ドレイン層5及びソース層6の位置決めができる。すなわち、ドレイン層5とソース層6とをセルフアラインメントにて形成できる。
【0152】
また、この方法では、リンが過飽和状態であるポリシリコン膜81とそれよりも不純物濃度が低いPolySi膜63とにより構成されたフローティングゲート11を形成した後、不純物を拡散させている。これは、セルサイズの縮小化を図ったとき上記従来技術の欄にて説明した後者の方法のようにスペースが狭い部分を通過させてイオン注入する場合よりも精度良くチャネル長を決定できる。したがって、本実施形態によれば、従来技術の欄にて記載した後者の方法と比較して、セルサイズが小さなEEPROMを製造することができる。
【0153】
なお、本実施形態は、フローティングゲート11から不純物を拡散させることから、特にゲート酸化膜を薄く設定した場合に有効である。
【0154】
また、本実施形態では、フローティングゲート11のソース層6側の端部もリンが過飽和状態であるポリシリコン膜81にて構成し、ここから不純物を拡散させることでソース層6を形成していたが、イオン注入にてソース層6を形成することもできる。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるEEPROMを示す図である。(a)は平面図であり、(b)、(c)はそれぞれ図1(a)中のA−A’線断面図、B−B’線断面図である。
【図2】図1に示すEEPROMの製造工程を説明するための図である。
【図3】図2に続くEEPROMの製造工程を説明するための図である。
【図4】図3に続くEEPROMの製造工程を説明するための図である。
【図5】図4に続くEEPROMの製造工程を説明するための図である。
【図6】図5に続くEEPROMの製造工程を説明するための図である。
【図7】図6に続くEEPROMの製造工程を説明するための図である。
【図8】図7に続くEEPROMの製造工程を説明するための図である。
【図9】図8に続くEEPROMの製造工程を説明するための図である。
【図10】第2実施形態におけるEEPROMの製造工程を説明するための図である。
【図11】図10に続くEEPROMの製造工程を説明するための図である。
【図12】図11に続くEEPROMの製造工程を説明するための図である。
【図13】図12に続くEEPROMの製造工程を説明するための図である。
【図14】図13に続くEEPROMの製造工程を説明するための図である。
【図15】図14に続くEEPROMの製造工程を説明するための図である。
【図16】第3実施形態におけるEEPROMの製造工程を説明するための図である。
【図17】図16に続くEEPROMの製造工程を説明するための図である。
【図18】図17に続くEEPROMの製造工程を説明するための図である。
【図19】図18に続くEEPROMの製造工程を説明するための図である。
【図20】図19に続くEEPROMの製造工程を説明するための図である。
【図21】図20に続くEEPROMの製造工程を説明するための図である。
【図22】図21に続くEEPROMの製造工程を説明するための図である。
【図23】第4実施形態の第1の例におけるEEPROMの製造工程を説明するための図である。
【図24】図23に続くEEPROMの製造工程を説明するための図である。
【図25】図24に続くEEPROMの製造工程を説明するための図である。
【図26】第4実施形態の第2の例におけるEEPROMの製造工程を説明するための図である。
【図27】第4実施形態の第3の例におけるEEPROMの製造工程を説明するための図である。
【図28】第4実施形態の第4の例におけるEEPROMの製造工程を説明するための図である。
【図29】第5実施形態の第1の例におけるEEPROMの製造工程を説明するための図である。
【図30】図29に続くEEPROMの製造工程を説明するための図である。
【図31】図30に続くEEPROMの製造工程を説明するための図である。
【図32】図31に続くEEPROMの製造工程を説明するための図である。
【図33】図32に続くEEPROMの製造工程を説明するための図である。
【図34】図33に続くEEPROMの製造工程を説明するための図である。
【図35】図34に続くEEPROMの製造工程を説明するための図である。
【図36】第5実施形態の第2の例におけるEEPROMの製造工程を説明するための図である。
【図37】第5実施形態の第3の例におけるEEPROMの製造工程を説明するための図である。
【図38】第6実施形態におけるEEPROMの製造工程を説明するための図である。
【符号の説明】
1…半導体基板、2…厚い酸化膜、3…アクティブ領域、
4…フィールド領域、5…N+型ドレイン層、6…N+型ソース層、
7…トンネル膜、8…トレンチ8…ゲート酸化膜、9…トンネル窓、
11…フローティングゲート、12…チャネル領域、13…層間絶縁膜、
14…コントロールゲート、15…選択トランジスタのゲート酸化膜、
16…選択トランジスタのゲート電極、
17…選択トランジスタのN+型ソース層、
18…選択トランジスタのN+型ドレイン層、21…酸化膜、
22、24、26、31、43、68、71…フォトレジスト、
25、27、28、29、32、33、34、35、42、44、45、46、47、48、49、54、55、56、62、69、70…不純物注入領域、
41…酸化膜、51…選択トランジスタの1層目のゲート電極、
52…選択トランジスタの層間絶縁膜、
53…選択トランジスタの2層目のゲート電極、
63…1層目PolySi膜、65…多孔質材料、
66…層間絶縁膜、67…2層目PolySi膜、
81…リン過飽和PolySi膜、82、83…不純物拡散領域。
Claims (1)
- 半導体基板(1)の表層にて互いに離間して形成されたドレイン層(5)及びソース層(6)と、
前記ドレイン層(5)上に形成されたトンネル膜(7)と、
前記トンネル膜(7)の上から前記ドレイン層(5)と前記ソース層(6)との間のチャネル領域(12)上にかけて形成された2層構造のゲート電極(11、14)とを有するメモリセルトランジスタを備え、
前記トンネル膜(7)は、前記ゲート電極(11、14)のチャネル長方向における両端の間に、前記ゲート電極(11、14)の一部のみとオーバーラップして配置されている不揮発性半導体記憶装置の製造方法において、
前記トンネル膜(7)が前記ゲート電極(11、14)の一部のみとオーバーラップするように、前記半導体基板(1)の表面上に前記トンネル膜(7)を形成する工程と、
前記トンネル膜(7)の上から前記チャネル領域(12)の形成予定領域上にかけて、前記ドレイン層(5)の形成予定領域上の部分(81)での不純物濃度が前記チャネル領域(12)の形成予定領域上の部分(63)よりも大きいフローティングゲート(11)を形成する工程と、
前記フローティングゲート(11)の上にコントロールゲート(14)を形成する工程と、
熱処理を行い、前記フローティングゲート(11)の前記ドレイン層(5)の形成予定領域上の部分(81)から前記半導体基板(1)の表層に前記不純物を拡散させることで、前記トンネル膜(7)の領域に前記ドレイン層(5)を形成する工程と、
前記フローティングゲート(11)の端により位置決めされるように前記ソース層(6)を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
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