KR100209340B1 - 메모리 셀 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명의 목적은 프로그램 및 소거동작을 원할하게 수행할 수 있는 메모리 셀 트랜지스터 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 기판상에 형성된 활성영역과, 이 활성영역을 분리하는 소자분리막영역을 구비하는 메모리 셀 트랜지스터는 상기 소자분리막에 인접한 활성영역과 상기 소자분리막에 걸쳐 형성되는 터널산화막과, 상기 터널산화막 및 상기 활성영역상의 게이트 산화막상에 형성되는 플로팅 게이트와, 상기 플로팅 게이트상에 산화막을 개재하여 형성되는 제어게이트와, 상기 터널산화막의 하부에 형성되는 드레인영역과, 상기 드레인영역과 소정간격 이격되어 형성되는 소오스영역을 구비하는 것을 특징으로 한다.
Description
본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 불휘발성 반도체 메모리 장치는 고밀도로 집적되는 추세에 있고, 동시에 그 성능 및 동작속도 또한 향상되고 있다. 이러한 불휘발성 반도체 메모리 장치중 단위 메모리 셀이 플로톡스(FLOTOX:플로팅 게이트 터널 옥사이드에서 유래된 용어)트랜지스터와 선택트랜지스터로 이루어진 전기적으로 소거 및 프로그램이 가능한 메모리(EEPROM)이 본 분야에 개시되어 있다. 상기 플로톡스 트랜지스터는 플로팅 게이트, 제어게이트, 소오스 및 드레인을 가지며, 선택 트랜지스터는 통상의 모오스 트랜지스터로서 상기 프로톡스 트랜지스터에 인접하여 형성된다.
도 1에는 이러한 단위 메모리 셀을 구성하는 트랜지스터들의 레이아웃이 보여진다. 종래기술을 보인 도 1을 참조하면, 게이트 산화막 보다 얇은 게이트 산화막 영역 즉 터널산화막(105)이 드레인영역 근처에 형성(도면에서는 정사각형의 라인으로 표시됨)된 것이 보여진다. 도면에서 참조부호(101)은 드레인 및 소오스 영역이 존재하는 활성영역을 가리키고, 참조부호(102)는 플로팅 게이트를, 참조부호(103)은 상기 플로팅 게이트(102)의 상부에 절연막을 개재하여 형성되는 제어게이트를 각기 가리킨다. 참조부호(104)는 상기 단위 메모리 셀을 구성하는 선택 트랜지스터의 게이트를 가리킨다. 상기 도 1의 평면구조는 도 2를 참조시 보다 명확히 이해될 것이다.
도 2는 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 확대 단면도로서, 도 1에서 보여지는 부호들은 동일하게 부여되어 있다. 도 1에서 보여지는 터널 산화막(105)의 세로방향의 한 변(W1)을 폭이라고 하고 이 것이 정사각형을 이룬다고 할 할 경우에, 이는 도 2에서 터널 산화막(105)이 형성된 폭(W1)에 대응되고, 기판(100)상의 나머지 산화막들(107,108)은 터널산화막과 구별을 위해 게이트 산화막으로 불려진다. 도 2에서 참조부호(109)는 층간 유전막 또는 층간 절연막을 가리키며, 제1다결정 실리콘으로 형성되는 플로팅 게이트(102)와 제2다결정 실리콘으로 이루어지는 제어 게이트(103)와의 전기적 절연을 위해 비교적 얇게 형성된다. 도면에서, 영역 106A, 106B, 및 106C는 각기, 데이터의 저장을 위한 플로톡스 트랜지스터의 소오스, 공통 드레인, 선택 트랜지스터의 소오스를 나타낸다.
상기한 메모리 셀에 있어서, 프로그램 동작은 파울러-노드하임(Fowler-Nordheim) 터널링방법으로 터널 산화막(105)을 통해 전자가 기판에서 플로팅 게이트(102)로 주입됨으로써 이루어진다. 또한, 상기 트랜지스터에 있어서, 소거동작은 프로그램 터널링 과정의 역방향으로 일어나는데, 제어게이트(103)를 역방향으로 접지시키고 드레인 전압을 높이면 플로팅 게이트(102)에 존재하고 있던 전자가 기판(100)으로 방출되기 때문에 프로그램된 내용이 소거되게 된다. 상기한 프로그램과 소거동작에서 알 수 있듯이, 전자들은 상기 터널 산화막(105)을 통해 플로팅 게이트(102)로 주입되거나, 플로팅 게이트(102)에서 기판(100)으로 방출되는 것이므로, 터널 산화막(105)의 형성 사이즈가 메모리 셀 동작에 매우 중요한 인자가 된다.
여기서, 상기 파울러-노드하임 터널링에 의한 전자이동량은 상기 도 1 및 도 2에서와 같이, 활성영역층의 게이트 산화막(107)의 캐패시터 용량 Cgox1, 터널 산화막(105)의 캐패시터 용량 Ctunnel 그리고 제1다결정 실리콘(102)과 제2다결정 실리콘(103) 사이의 절연막(109)의 캐패시터 용량 Cgox2에 의해 결정되는 커플링 비(Coupling ratio)에 의해 좌우된다. 상기 커플링 비란 프로그램 커플링 비와 소거 커플링비로 나뉠 수 있는데, 프로그램 커플링 비란 제어게이트(103)에 인가된 전압에 대한 플로팅 게이트(102)에 인가되는 전압의 비를 나타내며, 소거 커플링비란 터널 산화막(105) 하부 활성영역층에 인가되는 전압에 대한 플로팅 게이트(102)에 인가되는 전압의 비를 나타낸다. 커플링 비가 크다는 것은 플로팅 게이트에 인가되는 전압이 크다는 것을 의미하므로 그만큼 프로그램 또는 소거가 원할하게 수행됨을 나타낸다. 그러므로 메모리 셀에 커플링 비를 크게 하는 것은 중요하다.
상기 프로그램 커플링 비와 소거 커플링 비를 수학식으로 표기하면 다음과 같다.
프로그램 커플링비를 나타내는 상기 수학식 1과 소거 커플링비를 나타내는 수학식 2에 의하면 터널 캐패시터용량을 줄이므로써 프로그램 커플링 비와 소거 커플링 비를 증가시킬 수 있음을 알 수 있다. 즉, 도 2에서 보여지는 터널산화막(105)의 면적을 줄여 터널 산화막(105)의 캐패시터용량을 줄이므로서 커플링 비를 향상시킬 수 있음을 알 수 있다.
그러나, 종래에는 터널 산화막(105)의 사이즈 축소는 사진공정에 의해 제한되어 왔다. 이러한 터널 산화막(105)의 사이즈 형성 및 제조과정에 대한 이해와 종래지술의 문제에 대한 이해를 철저히 돕기 위해 도 3a 및 도 3b를 참조한다.
도 3a와 도 3b는 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 경우에 터널 산화막의 형성과 관련된 공정 단면도들을 도시한 것이다. 도 3a를 참조하면, 도 1에 도시된 바와 같이 폭(W1)을 가지는 터널 산화막(105)을 활성영역(101)내에 만들기 위해, 활성영역(101)을 정의하는 소자분리영역이 형성된 기판 전체에 포토레지스트 막(111)을 도포하고 사진공정을 진행한 결과가 나타나 있다. 여기서, 터널 산화막(105)이 형성될 윈도우는 활성영역(101)내에 존재함을 주목하라. 터널 산화막(105)영역이 활성영역(101)에 위치하게 될 경우에 사진공정의 해상도에 영향을 받아 사이즈 축소가 제한되는 문제가 있다. 즉, 상기 사진공정에서 형성되는 터널 윈도우 W1에 의해 터널 산화막(105)의 사이즈(단면적)가 결정되기 때문에, 사진공정의 한계를 넘어서는 터널 산화막의 사이즈를 가지지 못한다. 도 3a의 결과물에 필요 공정을 더 진행하여 제어 게이트(103)까지를 형성한 단면이 도 3b에 보여진다. 도 3b에서 보여지는 바와 같이, 플로팅 게이트(102) 및 제어 게이트(103)는 소자분리영역으로서 필드산화막(110)이 존재하지 아니하는 활성영역(101) 및 상기 필드산화막(110)의 일부상부에 걸쳐 형성되어 있지만, 터널 산화막(105)영역은 도 1의 레이아웃에 따라 활성영역(101)내부에 위치하게 된다. 그러므로, 종래에는 커플링 비를 향상시키기 위해, 터널산화막(105)의 면적을 줄이는 경우에 터널 산화막의 윈도우를 사진공정의 한계이하로 하지 못하는 문제를 가진다. 따라서, 터널산화막(105)의 면적만을 사진공정의 해상도를 넘어서 줄여, 커플링비를 향상시켜 궁극적으로는 메모리 셀의 프로그램 및 소거동작을 원활히 될 수 있게 하는 기술이 절실히 요망된다.
본 발명의 목적은 프로그램 및 소거동작을 원할하게 수행할 수 있는 메모리 셀 트랜지스터 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 터널산화막의 면적을 줄일 수 있는 메모리 셀 트랜지 스터 및 그 제조방법을 제공함에 있다.
도 1은 종래기술에 따라 구현된 메모리 셀 트랜지스터의 레이아웃.
도 2는 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 단면도.
도 3a와 도 3b는 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 경우에 터널 산화막의 형성과 관련된 공정 단면도들.
도 4는 본 발명의 일실시예에 따라 구현된 메모리 셀 트랜지스터의 레이아웃.
도 5a와 도 5b는 도 4에 도시된 레이아웃을 C에서 C'방향으로 절단한 경우에 터널 산화막의 형성과 관련된 공정 단면도들.
도 6은 본 발명의 또 다른 실시예에 따라 구현된 메모리 셀 트랜지스터의 레이아웃.
도 7a와 도 7b는 도 6에 도시된 레이아웃을 D에서 D'방향으로 절단한 경우에 터널 산화막의 형성과 관련된 공정 단면도들.
전술한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 기판상에 형성된 활성영역과, 이 활성영역을 분리하는 소자분리막영역을 구비하는 메모리 셀 트랜지스터는 상기 소자분리막에 인접한 활성영역과 상기 소자분리막에 걸쳐 형성되는 터널산화막과, 상기 터널산화막상에 형성되는 플로팅 게이트와, 상기 플로팅 게이트상에 산화막을 개재하여 형성되는 제어게이트와, 상기 터널산화막의 하부에 형성되는 드레인영역과, 상기 드레인영역과 소정간격 이격되어 형성되는 소오스영역을 구비하는 것을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 4는 본 발명의 일실시예에 따라 구현된 메모리 셀 트랜지스터의 레이아웃을 나타낸 도면이고, 도 5는 도 4에 도시된 레이아웃을 C와 C'방향으로 절단한 공정단면도로써 터널산화막을 형성하기 위한 흐름을 보여주는 도면이다.
도 4를 참조하여 설명하면, 가로방향의 활성영역(401)을 형성하고, 국부산화공정을 통해 필드산화막(406)을 형성한후 상기 활성영역(401) 및 필드산화막(406)영역에 걸쳐 도 5a와 같이 포토 레지스트 마스크(408)를 사용하여 터널 산화막 영역 형성을 위한 사진공정을 수행한다. 이때, 사진공정상 최저마진을 나타내는 폭 W1은 상기 필드산화막(406)에 걸쳐 형성되어 있기에, 이 마스크(408)을 통해 습식식각을 하게 되면 도 5b에서와 같은 터널산화막 영역 W2를 얻을 수 있게 된다. 여기서, 필드산화막(406)영역상에 있는 사진 공정상의 터널영역은 필드영역의 두꺼운 산화막으로 인해 터널영역이 형성되지 않는다.그러므로 사진공정의 정렬정도에 따라 사진공정의 한계보다 작은 터널 산화막 영역의 면적을 구현할 수 있다.
한편, 도 4에서 폭 W3는 사진공정상의 최저마진 W1에서 활성화영역(401)상에 형성되는 터널산화막의 폭 W2을 뺀 폭을 나타낸다. 즉 필드옥사이드(406)상에 형성되는 터널윈도우이다. 나머지 공정들은 종래와 동일한 공정에 의해 드레인과 소오스 및 게이트를 형성하게 된다.
도 6은 본 발명의 다른 실시예에 따라 구현된 메모리 셀 트랜지스터의 레이아웃을 나타낸 도면이고, 도 7은 도 6에 도시된 레이아웃을 D에서 D'방향으로 절단한 공정단면도로써 터널산화막을 제조하기 위해 요구되는 공정흐름을 보여주는 단면도이다.
도 6에서 보는 바와 같이 2개의 터널산화막(405A, 405B)영역을 가로방향의 활성영역(401)과 필드영역에 걸쳐 대칭적으로 배열함으로써 터널사진공정의 정렬오차에 의한 터널영역의 변화를 없앨 수 있다. 터널 사진공정후 습식식각공정에 의해 터널영역을 정의하고 이온주입공정으로 터널산화막영역하부의 불순물영역(409A, 409B)과 터널 산화막(405A, 405B)을 형성한다. 그 후 제1폴리 실리콘(402)을 도포한 후 이후의 공정에서 제2폴리실리콘(403) 영역으로 될 영역을 제외한 기판의 전면에 제1폴리실리콘(402) 영역을 정의한 후, 산화막과 질화막 및 산화막 순으로 침적된 층간절연막(410)을 형성한다. 제2폴리실리콘(403)을 도포한후 사진식각공정으로 제2폴리실리콘영역을 형성하여 선택트랜지스터의 게이트영역(404)과 메모리 셀 트랜지스터 영역을 정의한 후 각 트랜지스터의 소오스/드레인 영역을 형성하기 위한 이온주입 및 확산공정을 실시한다.
따라서, 플로팅 게이트나 제어 게이트의 사이즈는 변동을 함이 없이 터널산화막(105)의 면적만을 사진공정의 해상도를 넘어서 줄이는 결과를 얻을 수 있으므로, 커플링비를 향상시켜 궁극적으로는 메모리 셀의 프로그램 및 소거동작이 원활히 될 수 있게 한다.
전술한 바와 같이, 본 발명은 프로그램 및 소거동작을 원할하게 수행할 수 있는 이점이 있다. 또한, 본 발명은 터널산화막의 면적을 사용자가 미리 설정한 값으로 원하는 만큼 조절할 수 있는 이점을 가진다.
Claims (8)
- 반도체 기판상에 형성된 활성영역과, 이 활성영역을 분리하는 소자분리막영역을 구비하는 불휘발성 메모리 셀 트랜지스터에 있어서:상기 소자분리막에 인접한 활성영역과 상기 소자분리막의 상부에 연장되어 형성되는 터널산화막과,상기 터널산화막상부 및 상기 활성영역상의 게이트 산화막상에 형성되는 플로팅 게이트와,상기 플로팅 게이트상에 산화막을 개재하여 형성되는 제어게이트와,상기 터널산화막의 하부에 형성되는 드레인영역과,상기 드레인영역과 소정간격 이격되어 형성되는 소오스영역을 구비하는 것을 특징으로 하는 메모리 셀 트랜지스터.
- 제1항에 있어서, 상기 소정간격은 상기 메모리 셀 트랜지스터의 채널영역에 해당하는 간격임을 특징으로 하는 메모리 셀 트랜지스터.
- 제1항에 있어서, 상기 소자분리막은 필드옥사이드임을 특징으로 하는 메모리 셀 트랜지스터.
- 반도체 기판과 접촉되는 터널산화막의 면적을 줄이기 위한 메모리 셀 트랜지스터의 제조방법에 있어서:반도체 기판상에 정의된 활성영역을 분리하기 위한 국부산화공정에 의해 소자분리분리막을 형성하는 과정과,상기 소자분리막사이에 게이트 절연막을 형성하는 과정과,소정폭의 상기 게이트 절연막과 상기 소자분리막에 걸쳐 형성되는 개구부를 가지는 마스크를 이용하여 상기 터널산화막을 형성하는 과정과,상기 터널산화막상에만 선택적으로 고농도 엔형 불순물을 주입하는 과정과,상기 터널산화막과 게이트 절연막을 도포하는 제1도전층을 형성하는 과정과,상기 제1도전층상에 층간절연막을 형성하는 과정과,상기 층간절연막상에 제2도전층을 형성하는 과정과,상기 활성영역상에 고농도 엔형 불순물을 주입하여 드레인영역과 소오스영역을 형성하는 과정을 포함하는 것을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제1도전층은 폴리실리콘으로 이루어진 플로팅 게이트층임을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제2도전층은 폴리실리콘으로 이루어진 제어 게이트층임을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제2도전층은 폴리사이드로 이루어진 제어 게이트층임을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 층간절연막은 산화막과 질화막 및 산화막 순으로 침적된 절연막임을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.
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| KR19980031592A KR19980031592A (ko) | 1998-07-25 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960051149A KR100209340B1 (ko) | 1996-10-31 | 1996-10-31 | 메모리 셀 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
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-
1996
- 1996-10-31 KR KR1019960051149A patent/KR100209340B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980031592A (ko) | 1998-07-25 |
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