KR950013387B1 - 반도체 기억장치 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000001629 suppression Effects 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
내용 없음.
Description
제 1a도는 종래 기술에 EEPROM 기억소자의 평면도.
제 1b 도는 제 1a 도의 A-A' 라인을 따라 취해진 절단면도.
제 2 도는 본 발명에 따른 EEPROM 기억소자에 대한 단면구조도.
제 3a-h 도는 본 발명의 장치를 제조하기 위한 일련의 제조 공정도이다.
본 발명은 반도체 기억장치 및 이의 제조방법에 관한 것으로, 특히 전기적으로 석 및 기입가능한 읽기 전용 기억장치의 메모리 셀을 구성하는 트랜지스터의 체널영역이 함몰된 곡면 형상을 갖도록 하여 단 체널 효과에 따른 전기적 특성을 개선하므로서 고집적화에 접합하도록 한 반도체 기억장치 및 이의 형성 방법에 관한 것이다.
응용에 따라서는 자외광선을 사용하여 읽기 전용 기억장치 즉, ROM에 저장되어 있는 내용을 소거하기보다는 전기적으로 소거하는 것이 요구되는 경우가 있다. 즉, 저장된 데이타의 내용 전체를 소거하지 않고 한번에 한 바이트씩만 소거후 다른 데이타를 써 넣는 것이 더 유용한 경우가 있다. 이러한 필요성에 따라 개발된 것이 소위 EEPROM(elctrically erasable programmable ROM)이라 호칭되는 반도체 기억장치이다. 다양한 응용에 적합하도록 여러 형태의 EEPROM이 제공되고 있다. 이러한 EEPROM은 물리적 동작원리나 제조공정의 복잡성 측면에서 ROM계열의 반도체 소자중에서 가장 복잡한 것이다. 예를들면 EEPROM은 독특한 터널 산화층을 포함하고, 장치의 프로그래밍과 소거작업을 위한 고전압 트랜지스터이어야 한다.
이와같은 EEPROM을 제조하기 위해 현재 개발되어 있는 기술은 (1) MNOS 트랜지스터형성, (2) 플로팅 게이트 터널 산화층(FLOTOX : Floating-gatetunneling oxide)형성, (3) 직물 형상 - 폴리 실리콘 플로팅 게이트 MOS 트랜지스터 형성 기술들이다. MNOS 트랜지스터에 기초한 기술이 사용으로 흔히 사용되는 기술이었지만 본질적인 기술 자체의 한계점이 있어 기술경향의 촛점이 FLOTOX와 직물형성-폴리 EEPROM형성 기술에 모아지고 있다.
제 1 도의 (a)와 (b) 각각은 상기 언급한 FLOTOX 기술에 따라 형성된 EEPROM 반도체 장치의 평면도 및 평면도의 A-A'라인을 따라 취해진 절단면도이다.
FLOTOX 기술에서 채용하고 있는 트랜지스터는 도면에서 보듯이 두개의 폴리 실리콘 게이트를 갖는 MOS 트랜지스터이다.
도면에서, 1은 실리콘 반도체 기판, 8과 9는 각각 소오스영역 및 드레인영역, 2는 게이트 절연층, 10은 대개의 폴리실리콘 게이트(4), (6)와 그 사이에 삽입된 층간 절연층 (5)을 갖는 게이트이며, 상기 드레인영역과 접하고 있는 게이트 절연층의 일부는 특히 터널링 효과를 만족시키도록 부분적으로 얇게 형성되어 있고 도시부호 3으로 지시되어 있다.
8-12mm 정도 두께의 국부적으로 얇은 게이트 절연 영역 즉 터널영역(3)은 드레인(8) 근처에 형성되고 이 영역을 갖는 게이트 절연은 산화막 또는 옥시나이트라이드막이다. 폴리실리콘 게이트(10)중 하부 폴리실리콘층 즉 제 1 의 폴리층(4) 플로팅 게이트이며, 반면에 상부 폴리실리콘층 즉 제 2 의 폴리층(6)은 콘트롤 게이트이다.
프로그래밍은 콘트롤 게이트(6)에 고 전압을 인가하고 드레인(8)과 기판(1)을 접지시켜 행해진다. 그러면, 드레인영역(8)에 존재하는 전자들은 플로팅 게이트(4)에 모여지고, 따라서 트랜지스터는 턴-오프 상태로 보전된다.
한편, 소거작업은 드레인(8)에 고전압을 인가하고 콘트롤 게이트(6)와 기판(1)을 접지시켜 행해진다. 그러면 플로팅 게이트(4)에 모여있는 전자들은 드레인영역으로 이동한다. 따라서 트랜지스터는 턴-온 상태가 된다.
이와같은 전기적인 프로그래밍 및 소거 작업은 전자의 이동이 터널영역(3)을 통해 이루어지기 때문에 가능한 것이다.
최근의 반도체 기술 동향은 고용량화에 따른 고집적화이다. EEPROM에 사용된 트랜지스터는 근본적으로는 MOS 트랜지스터 구조를 갖는 것이고, 상기 설명한 FLOTOX 기술에 의한 소자의 미세화에 따른 구조적 변형은 드레인영역과 소오스영역이 짧아진다는 것에 있다. 이는 알려진 바와같이 펀치 드로우(punch throughy)현상에 의한 두 영역간 누설 전류의 발생이 발생하는 문제가 있어 고집적화 된 EEPROM의 실현을 위해 이러한 구조적 문제를 극복해야 한다.
펀치 드로우 현상에 대한 물리적 고찰은 문제 해결의 핵심을 명확히 한다. 단 채널에 다른 소오스(9)와 드레인(8)의 횡방향 확산이 문제 발생의 주요원인이므로 이를 억제하기 위해서 본 발명에서는 새로운 구조의 이중게이트 구조의 미세화된 MOS 트랜지스터를 제공한다.
본 발명의 목적은 드레인과 소오스간 채널영역의 기판 표면을 채널 안쪽으로 대략 스무드한 곡면으로 함몰된 형상을 갖게하여 펀치 드로우 현상을 억제하여 고집적화 실현을 가능케하는 EEPROM용 MOS 트랜지스터 소자의 제공과 이를 실현할 수 있는 공정을 제공하는 것이다.
본 발명의 장치는 EEPROM 반도체 기억장치의 메모리셀을 구성하는 이중 게이트 구조의 MOS 트랜지스터에 있어서, 소오스와 드레인간 채널 영역과 게이트 절연층이 접하는 계면이 수무드한 함몰된 형상을 갖고 이 윤곽대로 그위에 게이트 절연층과 제 1 폴리 게이트, 층간 절연층 및 제 2 폴리 게이트를 포함하고 상기 제 1 폴리 게이트와 드레인영역간 개재된 게이트 절연층의 일부는 터널영역이 형성된 구조를 갖고 형성되어 단 채널에 의한 소오스, 드레인간 펀치 드로우에 따른 누설 전류의 억제를 가능하게 한 것을 특징으로 하는 반도체 기억장치이다.
제 1 폴리 게이트 즉 플로팅 게이트 밑의 기판 표면의 채널 영역에 대응하는 부분에 대해 기판 깊이 방향으로 곡면을 갖고 함몰된 형상을 취하므로서 소오소, 드레인의 농도확산에 의한 펀치 드로우 및 누설 전류를 줄이고 또한 플로팅 게이트의 면적 및 내부 용량을 증가시키는 부가적인 효과 생성되므로 고속 동작 및 고집적화를 가능하게 한다.
이와 같은 특징의 반도체 소자는 제 2 도에 단면으로 도시되어 있다. 제 2 도의 본 발명에 따른 EEPROM메모리 셀은 단면 구조를 나타낸 제 2 도에서 제 1 도(b)의 동일 구성요소에 대해 동일한 참조부호를 할당하였다.
도면에서 20은 게이트 절연층, 22는 플로팅 게이트, 24는 게이트의 층간 절연막, 26은 콘트롤 게이트이다.
이러한 구조의 EEPROM메모리 셀을 제조하는 본 발명에 따른 제조공정은 EEPROM 반도체 기억장치의 메모리 셀을 구성하는 이중 게이트 구조의 MOS 트랜지스터 제조방법에 있어서, 평탄한 표면을 갖는 반도체 기판상에 채널영역에 대응하는 개구부의 형성을 위한 절연막질의 형성 및 개구부 형성 공정 ; 개구부의 노출된 기판영역에 대해 열산화 공정으로 산화막을 형성하는 공정 ; 상기 막질 및 산화막 제거후 전면에 게이트 절연층을 형성하는 공정 ; 드레인 형성 영역에 대응하는 게이트 절연층의 일부에 터널영역을 형성하는 공정 ; 플로팅 게이트층, 층간 절연층, 콘트롤 게이트를 패턴 형성하는 공정 ; 이온 주입하여 소오스, 드레인영역을 형성하는 공정을 포함하여 소자를 형성함을 특징으로 한다.
이와같은 본 발명 공정에 대해 첨부한 공정도인 제 3 도(a) 내지 (h)를 참조항 이하 상세히 설명한다.
먼저, 제 3 도(a)와 같이 준비된 실리콘 반도체 기판(1) 상에 메모리 셀의 채널영역을 정의하는 과정을 진행한다. 이것은 기판 위에 질화막(30)을 침적 형성하고 채널 형성부분 만큼 오픈된 개구부(32)를 형성하도록 사진 식각 방법을 사용하여 형성된다.
개구부(32)를 지지하는 질화막은 마스킹층이며 개구부(32)에는 기판이 노출된다. 이때 제 3 도(b)와 같이 국부적 열산화 공정을 실시하여 두꺼운 산화막(34)을 형성한다. 열산화에 의해 기판의 실리콘이 소모되면서 상하 방향으로 거의 동일한 두께의 산화막 (34)이 성장되어 가기 때문에 기판 쪽에서 보면 실리콘이 소모된, 환언하여 산화막으로 된 그 경계면 윤곽이 스무드한 곡면(36)을 취하게 된다. 그 두께는 열산화 공정 진행시 제어된다. 이때 산화막의 두께는 채널영역에서 횡적으로 확산되는 길이 및 농도에 관계한다.
열산화시 마스킹 역할을 했던 질화층(30)을 제거하고, 상기 형성된 산화막(34)을 제거하여 메모리 소자의 채널영역에서 기판영역이 함몰된 형태를 갖게 한다. 이어서 제 3 도(c)와 같이 기판 전면에 걸쳐 게이트 절연층을 위한 선택된 두께의 산화층(20)을 형성한다.
따라서, 게이트 산화막(20)은 기판의 윤곽대로 도면과 같이 형성된다. 이때, EEPROM의 특징적 요소인 터널영역(3)을 형성해야 하므로 드레인 형성 영역(38)에 대응하는 산화막(20)의 일부를 부분적으로 얇게 하기 위해서 사진 식각 방법으로 도면과 같이 이를 형성한다.
사진 식각에 따라서 터널영역(3)은 먼저 그 영역만큼 기판이 노출되는데 이곳을 통해 고농도 불순물 주입을 행한다.
불순물 주입에 따른 기판영역에서의 분순물 농도가 높아지면 터널 전류를 높게하여 동작의 속도를 빠르게 한다. 그것은 터널링 효과가 고농도 불순물 영역에 기초하기 때문이다. 이 고농도 불순물 영역은 도면에서 '3B'로 표시되어 있고 드레인영역과 연결된다. 왜냐하면 함몰된 채널영역 양쪽에 소오스 드레인영역의 형성을 위해서 이온주입 후에 효과적인 터널링을 위한 고농도 영역이 형성되므로 이 영역은 드레인영역에 포함된다.
이어서, 상기의 영역에 대하여 열산화를 실시하므로서, 터널영역(3)에서 8-12nm 정도 두께의 얇은 산화층(3A)이 형성되도록 한다.
다음에는 제 3 도(e) 내지 (h)와 같이 플로팅 게이트층(22), 층간 절연층(24), 콘트롤(28)을 연이어 증착 형성하여 메모리 셀을 형성한다.
플로팅 게이트(22)는 다결정 실리콘으로 침적 형성하고. 이 플로팅 게이트위에 이를테면 ONO(oxide-nitride-oxide)와 같은 고 유전 막질을 형성하고 그 위에 콘트롤 게이트(26)를 다결정 실리콘으로 형성한다.
제 1 도(a)는 종래의 예이나 그 평면도는 동일하므로 상기 형성된 게이트층은 사진 식각에 의해 패턴 형성된다.
제 3 도(g)는 소정의 크기대로 패턴 형성된 이중 구조의 게이트 전극의 일부를 나타낸 것이다.
이와같이 게이트 전극이 패턴 형성되면 이중구조의 소오스, 드레인영역(9), (8)을 형성하기 위해서 이온주입을 행한다. 소위 LDD(lightly doped drain)이나 DDD(double diffused drain) 구조의 MOS 트랜지스터는 단채널을 갖는 미세 구조의 MOS 소자에서 채용되는 구조이고 본 발명의 구조와 함께 더욱 효과적인 소자능력을 발휘하는 구조가 된다.
본 발명의 메모리 셀 구조는 채널영역의 상면이 곡면 형상으로 된 구조이며 이를 형성하기 위해서 열산화 공정을 적극 이용하는 것이 특징이다.
채널영역에서 그 위에 적층된 층들은 곡면에 의해 증가된 표면적을 갖는다. 용량을 증가시키기 위해서는 절연층의 두께를 감소시키거나 면적을 크게 해주어야 하는데 본 발명에 따라 용량이 증가하고 터널영역의 부분적 고농도 불순물층과 함께 고속동작을 가능하게 한다.
따라서 용량이 증가하기 때문에 속도를 개선할 수 있을 뿐만 아나라 동시에 채널영역에서 누설전류가 억제된다는 본 발명의 목적이 달성된다.
Claims (5)
- EEPROM 반도체 기억장치의 메모리 셀을 구성하는 이중 게이트 구조의 MOS 트랜지스터에 있어서, 소오스와 드레인간 채널영역과 게이트 절연층이 접하는 계면이 스무드한 함몰된 형상을 갖고 이 윤곽대로 그 위에 게이트 절연층과 제 1 폴리 게이트, 층간 절연층 및 제 2 폴리 게이트를 포함하고 상기 제 1 폴리 게이트와 드레인영역간 개재된 게이트 절연층의 일부는 터널영역이 형성된 구조를 갖고 형성되어 단 채널에 의한 소오스, 드레인간 펀치 드로우에 따른 누설 전류의 억제를 가능하게 한 것을 특징으로 하는 반도체 기억장치.
- 제 1 항에 있어서, 상기 스무드한 함몰된 채널영역은 채널영역에 대응하는 반도체 기판영역에 대해 국부적 열산화에 따라 형성된 곡면형상인 것을 특징으로 하는 반도체 기억장치.
- EEPROM 반도체 기억장치의 메모리 셀을 구성하는 이 EEPROM 반도체 기억장치의 메모리 셀을 구성하는 이중 게이트 구조의 MOS 트랜지스터 제조방법에 있어서, 평탄한 표면을 갖는 반도체 기판상에 채널영역에 대응하는 개구부의 형성을 위한 절연막질의 형성 및 개구부 형성 공정 ; 개구부의 노출된 기판영역에 대해 열산화 공정으로 산화막을 형성하는 공정 ; 상기 막질 및 산화막 제거후 전면에 게이트 절연층을 형성하는 공정 ; 드레인 형성 영역에 대응하는 게이트 절연층의 일부에 터널영역을 형성하는 공정 ; 플로팅 게이트층, 층간 절연층, 콘트롤 게이트를 패턴 형성하는 공정 ; 이온 주입하여 소오스, 드레인영역을 형성하는 공정을 포함하여 소자를 형성함을 특징으로 하는 반도체 기억장치 제조방법.
- 제 3 항에 있어서, 상기 개구부 형성을 위한 절연 막질을 질화층인 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제 3 항에 있어서, 상기 국부적 열산화 공정에 따라서 대응 채널영역은 그 표면이 그 산화막의 형상대로 스무드한 곡면 형상을 갖는 것을 특징으로 하는 반도체 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000213A KR950013387B1 (ko) | 1992-01-09 | 1992-01-09 | 반도체 기억장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000213A KR950013387B1 (ko) | 1992-01-09 | 1992-01-09 | 반도체 기억장치 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930017190A KR930017190A (ko) | 1993-08-30 |
| KR950013387B1 true KR950013387B1 (ko) | 1995-11-02 |
Family
ID=19327696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920000213A KR950013387B1 (ko) | 1992-01-09 | 1992-01-09 | 반도체 기억장치 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950013387B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444841B1 (ko) * | 1997-12-29 | 2004-10-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100308072B1 (ko) * | 1998-08-27 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
-
1992
- 1992-01-09 KR KR1019920000213A patent/KR950013387B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930017190A (ko) | 1993-08-30 |
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| A201 | Request for examination | ||
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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