JP2004527128A - 非対称の薄い窓を有するｅｅｐｒｏｍセル - Google Patents
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Links
- 230000015654 memory Effects 0.000 claims abstract description 108
- 238000012546 transfer Methods 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 63
- 229920005591 polysilicon Polymers 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 54
- 238000004519 manufacturing process Methods 0.000 claims description 38
- 238000005468 ion implantation Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 230000002829 reductive effect Effects 0.000 description 21
- 230000006870 function Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012560 cell impurity Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
不揮発性メモリセル（８０）は、セルを構成するために使用される最小解像度特徴部サイズよりも小さい電荷転送領域（１０１Ａ）を有する電荷転送窓（１０１）で構成される。窓（１０１）は、最小特徴部サイズに構成されるが、その配置位置は、部分的にセルのチャネル領域内に、かつ部分的にフィールド酸化物障壁（８５ｂ）内にこれを設ける。窓のうちチャネル領域内にある部分（１０１Ａ）は、チャネルの幅をまたいで対向するフィールド酸化物障壁（８５ａ）まで延びず、かつ向き合って設けられるソース領域（９１）へもドレイン領域（９３）へも延びない。窓（１０１）内の酸化物は、チャネル領域内に基板（１１１）を露出するように均一にエッチバックされる。次に、窓のうちフィールド酸化物障壁（８５ｂ）を含む部分（１０１Ｂ）を含む窓（１０１）内に薄いトンネル酸化物を成長させる。
Description
【技術分野】
【０００１】
この発明は、不揮発性の電気的に変更可能なフローティングゲートメモリセルに関し、特に、小型化したメモリセルおよびその製造方法に関する。
【背景技術】
【０００２】
発明の背景
不揮発性メモリセルは、典型的には、電荷をフローティングゲートに転送しかつフローティングゲートから転送するために酸化物窓を使用する。メモリセルの論理状態は、フローティングゲートの電荷の存在または不在によって決定される。フローティングゲートとの電荷の転送速度は、印加された電圧電位、酸化物窓の相対寸法、酸化物窓の厚さなどに依存する。
【０００３】
不揮発性メモリセルは、基準高電位、すなわち動作のためのＶｃｃ電源電圧だけでなく、たとえば約１５〜１６ボルトで、典型的にはＶｃｃの大きさの２倍または３倍である少なくとも１つの高書込消去電圧Ｖｐｐも必要とする。メモリトランジスタおよび選択トランジスタを含むセルなどの集積回路装置が縮小化されると、それらに連続した素子の寸法が小さくなるだけでなく、適切な装置動作を維持しかつ縮小化された装置に損傷を与えないようにするために、それらの印加電圧もまた低減されなければならない。不揮発性メモリセルにおいては、書込消去電圧Ｖｐｐを下げ過ぎることはできない、というのもこれはいくらかの予め定められた大きなマージン分だけＶｃｃより上になければならないからである。書込動作および消去動作を誘導するために比較的高いＶｐｐ電圧を必要とするようにセルを設計することにより、セルが標準Ｖｃｃ電圧レールにより不注意で書込または消去される可能性が減じられる。これは、比較的低い基準電圧Ｖｃｃ１を用いる小型の装置が、比較的高い基準電圧Ｖｃｃ２を用いる大型の装置とインターフェイスする場合に特に当てはまる。大型の装置のより高い基準電圧Ｖｃｃ２が、より小型の装置の書込消去電圧Ｖｐｐと同等の電位であれば、小型の装置のメモリセルはそのデータが不注意に変更されてしまう可能性がある。したがって、小型の装置の書込消去電圧Ｖｐｐは、Ｖｃｃ１またはＶｃｃ２よりも高い安全なマージンを保たなければならない。
【０００４】
セルの寸法が小さくなると、基準電圧ＶｃｃおよびＶｐｐの効果が増幅される。ＶｃｃおよびＶｐｐの大きさが減じられなければ、縮小化されたセルはあたかもより高い電圧が印加されたかのように振舞い、セルの性能および信頼性が劣化する。不揮発性メモリの場合には、縮小化されたメモリセルのＶｐｐ値は比較的高いままであるので、メモリセルの寸法が小さくなると、電荷転送酸化物窓の影響は拡大される。たとえば、酸化物窓の単位面積当たりの電荷転送量は、フローティングゲート、コントロールゲートおよびドレインが小さくなっても、一定のままであるかまたは増加し得る。このため、メモリセルの不均一なスケーリングが起こり、許容されるスケーリングの量が限られることとなる。Ｖｐｐの比較的強い影響を補償するために、酸化物窓の寸法は、理想的には、セルの他の要素よりもさらに小さくするべきである。しかしながら、最小の酸化物窓は、典型的には、メモリセルを構成するために用いられる製造機器の最小特徴部サイズ解像度によって制限される。これは、酸化物窓の達成可能な最小サイズに制限を課し、それを超えてこれを小さくすることはできない。
【０００５】
縮小化メモリセルの構成をさらに複雑にしているのは、セル自体の複雑な構造である。酸化物窓の場所は選択トランジスタとメモリトランジスタとの間にあることがしばしば望ましい。このためセルを形成するのに多くのマスキング工程が必要となり、このことが、縮小化不揮発性メモリセルを構成しようとする際に酸化物窓のサイズに限りがあるという問題を複雑にする。
【０００６】
図１を参照し、メモリセルの不可欠な部分である不揮発性メモリトランジスタは、基板１５にソース領域１１およびドレイン領域１２を含むという点で、典型的なＭＯＳトランジスタに似ている。ソース１１とドレイン１２との間の面積が、メモリトランジスタのチャネル領域の長さ寸法を規定する。スタックゲート不揮発性メモリトランジスタの特徴は、ゲート酸化物２３の上のフローティングゲート１９の上にあるコントロールゲート２１が、チャネル領域１７の上に横たわりソース領域１１およびドレイン領域１２を部分的に覆うことである。フローティングゲート１９は、インターポリ酸化物２５によりコントロールゲート２１から分離される。電気的に変更可能な不揮発性メモリセルのさらなる特徴は、一般的に、電荷がフローティングゲートに転送されかつフローティングゲートから転送される酸化物窓２７である。本質的に、酸化物窓２７の寸法が、セルの電荷転送領域のサイズを規定する。以下に説明するように、この特徴が、最小特徴部サイズのメモリセルの構成の障害となる。
【０００７】
図２を参照し、図１の線２−２に沿った断面図が、トランジスタが２つの対向するフィールド酸化物領域２９の間に構成されているのを示す。フィールド酸化物領域２９の間の分離が、メモリトランジスタの幅方向を規定する。フローティングゲート１９は、チャネル領域の幅をまたがりかつフィールド酸化物領域２９を部分的に覆うものと示される。同様に、コントロールゲート２１は、メモリトランジスタの長さに対して垂直に延在するポリシリコンストリップとして実現される。この場合にはドレイン領域１２の上にある酸化物窓２７は、一方のフィールド酸化物領域２９から他方へと延在する。
【０００８】
このセル構造は、この発明の譲受人に譲渡された米国特許第５，０８６，３２５号に完全に記載されるが、酸化物窓の幅をフィールド酸化物領域２９間の最小の間隔により規定することで、セルのメモリトランジスタの構成を簡素化する。この設計により従来では小型のサイズのセルが得られたが、セルのサイズがさらに小さくなると、フィールド酸化物領域２９をさらに互いに近づけて適切なスケーリング性能を保つ必要が出てくる。しかしながら、フィールド酸化物領域２９を互いに非常に近づけると、窓酸化物を歪める可能性のある酸化物湾曲が生じ得ることがわかっている。これは、セルの早過ぎる故障を招く可能性があり、したがってこの構造で許容されるスケーリング量には限界がある。
【０００９】
図３を参照し、米国特許第５，９０４，５２４号は、セルのチャネルの幅を規定するフィールド酸化物領域３３と３５との間からその酸化物窓３１を取除くことにより、この問題に対処する。このセルは、３つの活性領域４１、４３および４５により規定される。メモリセルのソース、ドレインおよびチャネル領域は活性領域４３内にあり、コントロールゲート４７は活性領域４１内のフローティングゲート４９に結合され、フローティングゲート４９は、活性領域４３内のチャネル領域の上にありかつ活性領域４５内の酸化物窓３１の上にある。チャネル領域が活性領域４３内にあり酸化物窓３１が活性領域４３内にないため、フィールド酸化物領域３３と３５とを互いに近づけて、酸化物窓３１の湾曲を引起こすことなしに小さな幅のチャネルを形成することができる。′５２４号特許は、セルのチャネル幅を狭くすることにより酸化物窓３１がもはや影響を受けないので、メモリセルのより簡単なスケーリングが可能となると説明する。しかしながら、このセル構造では、３つの隣接した活性領域４１、４３および４５を、介在するフィールド酸化物領域３３および３５により分離する必要があり、このためそれほど小型の構造とはならない。
【００１０】
図４を参照し、この発明の譲受人に譲渡された米国特許第５，０６６，９９２号に論じられる異なったセル構造は、酸化物窓５１の一方側がフローティングゲート５３およびコントロールゲート５５に整列したメモリセルを示す。酸化物窓５１の幅はチャネルの幅にわたってなお延在しており、そのためセルの小型化は、依然として、図示しない周囲のフィールド酸化物領域をいかに近づけることができるかによって制限される。しかしながら、酸化物窓５１の長さは、フローティングゲート５３およびコントロールゲート５５の配置により調節される。これは、フローティングゲート５３がマスクを使用することにより形成され、このマスクがフローティングゲート５３およびその真下の酸化物窓５１を規定し、酸化物窓５１を適所に自己整列させるからである。このプロセスは、セルのスケーリングを容易にし、特に長さ方向における酸化物窓のスケーリングを容易にする。
【００１１】
同様の方策が米国特許第５，９５３，２５４号に示されるが、ただし、その酸化物窓はセルの全幅にわたって延在せず、対向するフィールド酸化物領域のどちらにも接触しない。′２５４号特許は、酸化物窓がフィールド酸化物領域のどちらにも拘束されないならば、フローティングゲートについて向上した容量結合を得ることができると説明するが、これは必然的にフィールド酸化物領域の間の許容距離を増やしてしまう、なぜならこれらの領域は酸化物窓から分離されていなければならないからである。この方策は、対向するフィールド酸化物領域を互いに近づけて幅寸法を低減し適切なスケーリング性能を維持するという要求に反するものである。
【００１２】
米国特許第５，９７２，７５２号は、使用される製造機器の最小特徴部サイズ解像度によって可能であるよりも酸化物窓を小さくすることのできる不揮発性メモリセルを示す。これにより、酸化物窓を縮小化してより小さなセルを達成することができると説明される。図５を参照し、′７５２号のメモリセルは、ソース領域６１と、ドレイン領域６３と、その間にあるチャネル領域６５とを有する。フローティングゲート６７およびコントロールゲート６９が、チャネル領域６５を覆い、部分的にライザブロック７１の上に横たわる。ゲート酸化物７５は酸化物窓７７を含み、酸化物窓７７は、図示しない一方のフィールド酸化物領域から図示しない対向するフィールド酸化物領域までセルの幅にわたって延在する。しかしながら、ライザブロック７１を用いて酸化物窓のための高度に制御されたマスクを構成することにより、酸化物窓７７の長さを、製造機器の最小サイズ解像度よりも小さくすることができる。
【００１３】
図６を参照し、′７５２号特許の説明によれば、ライザブロック７１をまずソース領域６１およびドレイン領域６３の上に設ける。次に、ライザブロック７１の露出側面および基板７９の露出表面を含む露出表面の上に、酸化物７３を成長させる。次に、この構造を厚い絶縁材料で覆い、これを下方にエッチングして側壁スペーサ８１を形成する。側壁スペーサ８１は、チャネル領域６５におけるほとんどの酸化物層７３を覆うが、酸化物層７３の狭い領域が側壁スペーサ８１間に露出する。この酸化物の幅の狭いストリップをエッチバックして酸化物窓７７を形成する。図７において、側壁スペーサ８１は除去されており、第１および第２のポリシリコン層６７および６９が設けられる。次に、これらのポリシリコン層をエッチングして、図５に示すフローティングゲート６７およびコントロールゲート６９を構成する。
【００１４】
′７５２号のセルは、機器の最小特徴部サイズ解像度によって達成可能であるよりも小さな寸法、すなわち長さを有する酸化物窓を達成するが、これは遥かにより複雑な製造プロセスを必要とする。さらに、縮小化した酸化物窓を達成するために必要なライザブロックのためにメモリセルのプロファイルが不規則となり、そのため、製造プロセス層の数が増えるとセルの統合性がさらに劣化する可能性がある。さらに、これは、分離酸化物領域を互いに近づけてセルの幅を縮小化する要求から生じる酸化物窓の劣化に対処していない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
この発明の目的は、複雑なプロセス工程を必要とすることなく、電荷転送領域の簡単な縮小化を可能にするメモリセル構造を提供することである。
【００１６】
この発明の目的は、セルの幅を規定する分離フィールド酸化物領域を互いに近づけて、酸化物窓を劣化させることなく適切なスケーリングを可能にするメモリセルを構成する方法を提供することである。
【００１７】
この発明の別の目的は、セルを構成するために使用される製造機器の最小特徴部サイズ解像度により達成可能であるよりも小さな寸法を有する電荷転送領域を有するメモリセルを構成する方法を提供することである。
【課題を解決するための手段】
【００１８】
発明の概要
上記目的は、不揮発性メモリセル構造であって、その酸化物窓のサイズに限りはあるが、電荷が転送される酸化物窓の部分が、使用される製造機器の最小特徴部サイズ解像度よりも小さなサイズに減じられ得る、不揮発性メモリセル構造を製造する方法において満足される。これは、固定サイズの酸化物窓を、一方のフィールド酸化物領域から別のフィールド酸化物領域までセルの幅にわたって延在しないように位置決めすることにより達成され、その位置が、これを介して転送可能である電荷の量を制御する。これは、酸化物窓を、その第１の部分が２つの対向するフィールド酸化物窓領域の一方のみの上に横たわり、その残りの部分がチャネル領域内に横たわるがこれをわたって延在しないように、構成することにより達成される。これにより効果的に酸化物窓にスリットができ、このスリットのサイズは、酸化物窓の位置を動かすことにより調節できる。フィールド酸化物領域の上に構成された酸化物窓のすべての部分を、電荷をフローティングゲートに転送するのに用いるわけではない。酸化物窓のうち、チャネル領域内に存在する部分のみを、電荷を転送するのに用い得る。したがって、酸化物窓よりも小さく、したがって製造機器の最小特徴部サイズ解像度によって可能であるよりも小さな有効電荷転送領域を構成することができる。このように、酸化物窓の小さな部分のみが電荷転送に用いられるので、酸化物窓の比較的固定したサイズが不揮発性セルのスケーリングに影響を与えることはない。さらに、酸化物窓は対向するフィールド酸化物領域にわたって延びないので、酸化物窓の電荷転送区域に悪影響をさほど与えることなく、フィールド酸化物領域を互いに近づけることができるであろう。
【００１９】
酸化物窓の配置は、酸化物窓がほぼ矩形の形状を有することに注目することにより成立する。典型的には、この矩形の長辺が不揮発性セルの幅にわたって延びるのに用いられ得、矩形の短辺がセルの長さに沿って整列し得る。しかしながら、セルの電荷転送区域の適切な制御を維持するために、好ましい実施例は、長辺がセルの長さに沿って整列し短辺がセルの幅に沿って整列するようにこの酸化物窓を９０°回転させる。この態様では、酸化物窓の短辺はチャネルの幅にわたって延びず、フィールド酸化物領域を必要に応じて近づけることができる。
【発明を実施するための最良の形態】
【００２０】
図８を参照し、この発明に従う不揮発性メモリセル８０の上面配置図が示される。この例では、メモリセルは、選択トランジスタ８２と直列のメモリトランジスタ８１を含むものと示される。メモリセルの活性領域は、破線８３によって象徴的に輪郭付けされる。当該技術において公知であるように、ＩＣの活性領域は、能動素子、すなわちトランジスタおよび抵抗器などの回路要素が形成される基板の表面領域として規定される。活性領域は、絶縁フィールド酸化物領域８５ａ〜８５ｄにより取囲まれ、絶縁フィールド酸化物領域は、活性領域８３の間を電気的に絶縁する障壁として作用する。フィールド酸化物８５の多くの形態が当該技術において公知であるが、現在のところ好ましい構造は、シリコンの選択酸化、すなわちＬＯＣＯＳフィールド酸化物領域８５を実現する。シャロー・トレンチ・アイソレーション（ＳＴＩ）などの他のフィールド酸化物構造も同様に、デバイス要件に依存して好適に適切である。
【００２１】
図示のとおり、ポリシリコンストリップ８７および８９は、活性領域８３の部分を横切り、フィールド酸化物領域８５の上にある。典型的には、ポリシリコンストリップは、トランジスタのコントロールゲートとして機能し、ポリシリコンストリップの両側の被覆されていない活性領域は、活性領域を適切にドープした後トランジスタのソースおよびドレインとして機能する。この例では、ポリシリコンストリップ８９はメモリトランジスタ８１のコントロールゲートを形成し、ポリシリコンストリップ８７は選択トランジスタ８２のコントロールゲートを形成する。同様に、活性領域８３の区域９１はメモリトランジスタ８１のソースとして機能し、活性領域８３の区域９５は選択トランジスタ８２のドレインとして機能する。ドレイン領域９５内の影をつけた領域９７は、コンタクトの場所を示す。活性領域８３の区域９３は、メモリトランジスタ８１のドレインとしてかつ選択トランジスタ８２のソースとして機能する。ポリシリコンストリップ８７および８９の下には、フィールド酸化物領域８５ａおよび８５ｂの対向する境界が、選択トランジスタ８２およびメモリトランジスタ８１の幅を規定する。フィールド酸化物領域８５ａおよび８５ｂの対向する境界は、それぞれ矢印８５′および８５″によって示される。
【００２２】
コントロールゲート８９の下の活性領域は、メモリトランジスタ８１のチャネル領域を構成する。同様に、ポリシリコンストリップ８７は、ゲート酸化物により活性領域８３から分離されており、ポリシリコンストリップ８７の下の活性領域は、選択トランジスタ８２のチャネル領域を構成する。メモリトランジスタ８１は、ポリシリコンストリップ８９の下に絶縁されたフローティングゲート９９をさらに含む。フローティングゲート９９もポリシリコンからなり、その隣接した導電要素と直接に物理的かつ電気的に接触することを防ぐように絶縁酸化物に囲まれているので、浮遊していると考えられる。たとえば、その上側は、図示しないインターポリ酸化物によりポリシリコンストリップ８９から絶縁されており、その側方端部は、これが上に横たわっているフィールド酸化物領域８５により絶縁され、その下側はゲート酸化物により活性領域８３から絶縁される。
【００２３】
上述したように、データは、電荷をフローティングゲート９９から出し入れすることによりメモリトランジスタ８１に記憶され、フローティングゲート９９は囲まれているので、制御可能な通路を構成して、さもなくば隔離されてしまうフローティングゲート９９へのアクセスを得なければならない。この制御可能な通路は実際には「窓」と呼ばれ、典型的にはフローティングゲート９９の下のゲート酸化物内に構成される。窓は、ゲート酸化物内のフレーム領域を輪郭付け、フレーム内の酸化物を薄くするかまたはフレーム内に薄い酸化物を形成することにより構成される。フレーム内の酸化物は、その絶縁性を保つが、酸化物窓１０１にさほど損傷を与えることなく、大きな電界Ｖｐｐを印加することによりその電界障壁を克服することができるほどに薄くされる。電荷は、Ｖｐｐを適切に印加することにより、この薄い酸化物窓１０１を介してフローティングゲート９９から制御可能に出し入れされる。酸化物窓１０１の構成がこの発明において特に対象とするものである。
【００２４】
酸化物窓１０１は、一般的に不揮発性メモリセル８０の、特に不揮発性トランジスタ８１のサイズを縮小化しようとするとき問題を呈する。酸化物窓を介して移動する電荷の量は、酸化物窓の厚さ、その面積、およびこれにかけられる電圧電位を含むいくつかの要因に依存する。たとえば、トランジスタのドレイン−ソース電圧が変わらないままで、そのチャネル長寸法が減じられるならば、短くなったチャネルに沿った平均の電界はより大きくなり、利得の損失およびホットキャリア効果の増大を招く。エレクトロン・マイグレーションおよびパンチスルー欠陥という付加的な問題も生じ得る。したがって、装置のスケーリング則は、装置寸法の低減に従って印加電圧を低減すべきである。言い換えれば、ＶｃｃおよびＶｄｄの値は、装置が縮小化されるにつれて小さくすべきである。さもなくば、装置の性能は劣化し、装置自体が損傷する可能性がある。
【００２５】
残念ながら、酸化物窓に印加される電圧は典型的には、他のパラメータスケーリングとの互換性を保つために、所望されるほど大きくは縮小化することができない。Ｖｐｐは、幅、長さ、酸化物窓の厚さ、フローティングゲートのサイズなどの、不揮発性トランジスタの縮小化した物理的寸法と比べて比較的高いままであるので、トランジスタの物理的寸法のスケーリングおよび電荷濃度に適切に応じてＶｐｐを低くできた場合に必要であるよりも多く酸化物窓の面積を減じることにより、比較的より大きい電界を補償する必要がある。酸化物窓のサイズを小さくすることにより、これを介した電荷転送の量が制限され、したがって比較的大きなＶｐｐ値の比較的高い電界が補償される。フローティングゲートの下のトンネル酸化物の面積を減らすことにより、容量結合率も増加する。高結合率を有するメモリセルについては、フローティングゲートからソース／ドレイン領域への電子の移動速度は速くなり、そのためより良好な書込特性をもたらす。しかしながら、酸化物窓１０１の最小サイズは、メモリセル８０の構成に用いられる製造機器の最小特徴部サイズ解像度により制限を受ける。
【００２６】
さらに、不揮発性トランジスタ８１の寸法が小さくなると、そのチャネル幅の寸法を小さくする必要が出てくる。上述のように、不揮発性メモリトランジスタ８１の幅は対向するフィールド酸化物領域８５ａおよび８５ｂにより規定される。したがって、トランジスタ８１をその幅を減じるために縮小化する際に、フィールド酸化物領域８５ａおよび８５ｂは互いに近づける必要がある。しかしながら、上述のとおり、フィールド酸化物窓が一方の対向するフィールド酸化物領域８５ａから他方８５ｂまでまたがって広がり、かつフィールド酸化物壁８５ａおよび８５ｂを互いに近づけ過ぎると、フィールド酸化物窓の品質は劣化する可能性がある。
【００２７】
この発明は、酸化物窓１０１の配置を変更することにより、上記問題の両方を解決する。酸化物窓の必要な縮小化したサイズは、不揮発性トランジスタを製造するために用いられる製造機器の最小特徴部サイズ解像度よりも小さい。これは、不揮発性メモリトランジスタ８１の物理的寸法は、典型的には、製造機器の限界まで縮小化されるからである。たとえば、トランジスタのチャネル長を製造機器の最小特徴部サイズ解像度に設定し、最小チャネル長をスケーリング基準として用いてこれに応じてすべての他のパラメータをスケーリングすることが望ましい。上述したように、適切な動作を維持するために、酸化物窓１０１はメモリトランジスタの縮小化されたファクタよりも小さい必要がある。トランジスタの縮小化されたファクタはスケーリングされたチャネル長に基づき、かつスケーリングされたチャネル長は製造機器の最小特徴部サイズ解像度になっているので、酸化物窓は寸法が製造機器の最小特徴部サイズ解像度よりも小さくなければならないことになる。しかしながら、酸化物窓１０１は酸化物の薄い領域として規定され、この酸化物の薄い領域１０１の最小サイズは、製造機器の最小特徴部サイズ解像度により決定される固定値に制限される。
【００２８】
最小サイズが、適切なスケーリングに必要とされるよりも大きな固定値に制限された酸化物窓１０１を補償するために、この発明は、酸化物窓１０１の第１のゾーン１０１Ａがメモリトランジスタ８１のチャネル領域内に部分的に延在し、第２のゾーン１０１Ｂがフィールド酸化物領域８５ｂの上に存在するように、酸化物窓１０１の配置を行なう。第１のゾーン１０１Ａは電荷転送領域を構成し、第２のゾーン１０１Ｂは、酸化物窓１０１の非電荷転送領域１０１Ｂを構成する。酸化物窓１０１は、一方のフィールド酸化物領域８５ｂにのみ接触するため、メモリトランジスタ８１の幅のスケーリングの際に、対向するフィールド酸化物領域８５ａおよび８５ｂを互いに近づけることによる悪影響を受けない。さらに、電荷転送領域１０１Ａは全体がメモリトランジスタ８１のチャネル領域内に存在するので、ソース領域９１にもドレイン領域９３にも対向するフィールド酸化物領域８５Ａにも接触しない。酸化物窓１０１は、製造機器の最小特徴部サイズ解像度により制限された比較的大きなサイズをなおも有するが、酸化物窓の有効サイズは、その電荷転送領域１０１Ａの面積を制限することにより減じられる。酸化物窓１０１の非電荷転送領域１０１Ｂは、絶縁性のフィールド酸化物領域８５ｂ内に全体が存在するので、電荷を転送することができない。フィールド酸化物窓１０１の電荷転送領域１０１Ａをさらに小さくすることが望ましいならば、フィールド酸化物窓１０１をフィールド酸化物領域８５ｂの方にさらにシフトしてもよい。同様に、電荷転送領域１０１Ａを大きくすることが望ましいならば、酸化物窓１０１を、対向するフィールド酸化物領域８５Ａの方にさらにシフトしてもよいが、酸化物窓１０１が対向するフィールド酸化物領域８５ａと接触しないことが好ましい。電荷転送領域１０１Ａの正確な面積を完全には決定できないことが理解される。これは、酸化物窓１０１Ａの位置がアライメント誤差によりわずかに変動し得るからである。しかしながら、典型的には、セルの配置を設計する際にこれらのミスアライメントを考慮に入れ、得られる構造はこの発明の精神の範囲内にある。また、電荷転送窓１０１は、矩形の形状を有しており、その長辺はトランジスタの長さ寸法に対して平行である。酸化物窓の短辺はチャネルの幅寸法に対して平行である。これにより、チャネルの幅をまたがることなく酸化物窓を配置しやすくなる。
【００２９】
図９を参照し、図８のものと同様のすべての要素は同様の参照符号を有し上述したとおおりである。この例では、酸化物窓１０１はフィールド酸化物８５ｂにより近づくように動かされ、より小さな電荷転送領域１０１Ａができる。したがって、いかなる制限に直面することもなく、不揮発性メモリセル８０の物理的パラメータを、酸化物窓１０１の達成可能な最小サイズからさらに縮小化することができる。
【００３０】
図１０を参照し、この発明に従って部分的に構成されたメモリトランジスタ８１の斜視図が示される。図８のものと同様の要素のすべては、同様の参照符号により特定され、上述したとおりである。活性領域８３は、基板１１１内に拡散したドープト領域を含むものと示される。このドープト領域は任意選択であり、典型的には、トランジスタのしきい値電圧を調節しかつ活性領域内の電界を形成しやすくするために含められる。活性領域８３の幅寸法を規定するフィールド酸化物領域８５ａおよび８５ｂは縮尺どおりに描かれていないが、それらのＬＯＣＯＳ構成を説明するように示されており、このＬＯＣＯＳ構成は、フィールド酸化物領域が活性領域８３の境界のある点へと狭くなることを特徴とする。このようにフィールド酸化物領域８５が狭くなることを典型的にはバーズビークという。ゲート酸化物１０３は、活性領域８３の上にあるものと示される。図８に示したように、ゲート酸化物１０３は、活性領域８３の表面により規定されるチャネル領域からフローティングゲート９９を分離する。破線１０７および１０９は、製造プロセスのさまざまな加熱段階における拡散により、ソース領域９１およびドレイン領域９３がそれぞれゲート酸化物１０３の下のチャネル領域に侵食していることを示す。
【００３１】
図示のとおり、酸化物窓１０１は、活性領域８３のチャネル領域内に部分的に存在し、かつフィールド酸化物領域８５ｂの上に部分的に存在する。酸化物窓１０１は、（ウェットエッチ、ドライエッチまたは組合せエッチなど）エッチングプロセスを特徴とし、エッチングプロセスは、対象フレーム領域内のゲート酸化物１０３およびフィールド酸化物領域８５ｂの酸化物を薄くし、そして対象フレーム領域内に酸化物の薄い層を形成する。酸化物窓１０１のうちチャネル領域内に存在する部分は、その電荷転送領域１０１Ａである。これは、好ましくは８０Å未満であり、電荷のファウラー・ノルドハイムトンネル効果に好適な薄い酸化物１０５を特徴とする。酸化物窓１０１のうちフィールド酸化物領域８５ｂ内に存在する部分は、その非電荷転送領域１０１Ｂである。
【００３２】
図１１を参照し、矢印１０に沿った図８のメモリセル８０の断面斜視図が示される。チャネル領域１１５はゲート酸化物１０３の下にあり、ゲート酸化物１０３はフローティングゲート９９の下にある。チャネル領域１１７はゲート酸化物１１９の下にあり、ゲート酸化物１１９はコントロールゲート８７の下にある。ゲート酸化物１０３の中には、酸化物の薄い領域を特徴とする電荷転送領域１０１Ａが示される。これはゲート酸化物１０３内に窪みを形成し、これは電荷転送領域１０１Ａの上にある層に沿って伝播する。たとえば、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９がその構造において同様の窪みを示している。図８の以下の例示的な配置において、図１１のメモリセル８０は、フローティングゲート９９がフィールド酸化物領域８５ａの上に部分的に横たわり、コントロールゲート８９がフィールド酸化物領域８５ａの上にこれを超えて延在することを示す。同様に、選択トランジスタ８２のコントロールゲート８７も、フィールド酸化物領域８５ａの上にこれを超えて延在する。さらに、導電領域９１、９３および９５は、基板１１１内のドープト領域からなるものと示される。所望であれば、電荷転送領域１０１Ａは、トンネル酸化物のすぐ下の濃度を増すために適切な不純物注入を含んでもよい。
【００３３】
図１２を参照し、図１１のメモリセルの断面図が示される。図１１のもと同様のすべての要素は、同様の参照符号を有し、上述したとおりである。メモリセル８０は、選択トランジスタ８２と直列な不揮発性トランジスタ８１からなるものと示される。領域９１は、好ましくは、不揮発性トランジスタ８１のソース領域として機能し、領域９５は、選択トランジスタ８７のドレイン領域として機能する。領域９３は、不揮発性トランジスタ８１のドレイン領域としてかつ選択トランジスタ８２のソース領域として機能する。図１２は、不揮発性トランジスタ８１の積層構造を強調したものである。酸化物窓の電荷転送区域１０１Ａは、フローティングゲート９９およびコントロールゲート８９によって規定されるチャネル領域の中に完全に存在するものと示される。さらに、酸化物窓１０１が、ゲート酸化物１０３、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９からなる積層における窪み１２１を構成することが示される。この窪みは、酸化物窓の電荷転送区域１０１Ａから生じるものである。インターポリ酸化物１１３は、誘電体膜または複数の誘電体膜の組合せを含み得る。
【００３４】
図１３は、矢印１３−１３に沿った図８および図１１のメモリセルの断面図を示す。この図は、酸化物窓１０１の構造をより強調したものである。図示のとおり、コントロールゲート８９は、対向するフィールド酸化物領域８５Ａおよび８５Ｂをまたいでいる。同様に、フローティングゲート９９は、フィールド酸化物領域８５Ａからフィールド酸化物領域８５Ｂまで部分的にまたがり、インターポリ酸化物１１３によりコントロールゲート８９から分離されている。ゲート酸化物１０３は、基板１１１内の活性チャネル領域からフローティングゲート９９を分離する。図示のとおり、酸化物窓１０１は、フローティングゲート９９をチャネル領域から分離する第１の電荷転送領域１０１Ａと、フィールド酸化物領域８５Ｂに部分的に広がる第２の非電荷転送領域１０１Ｂとを含む。酸化物窓１０１により、ゲート酸化物１０３、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９からなる積層に伝搬する窪み１２１が生じる。
【００３５】
図１４から図１９は、この発明に従う不揮発性トランジスタの構成におけるさまざまなプロセスステップを示す。図１４から図１９において、図「１４Ａ」においてのように「Ａ」という呼称は図８の矢印１３−１３に沿った図を示し、「図１４Ｂ」においてのように「Ｂ」という呼称は図７の矢印１０−１０に沿った図を示す。
【００３６】
図１４を参照し、基板１１１の表面を洗浄し研磨し、必要なウェル構造を構成した後、フィールド酸化物領域８５を構成する。所望であれば、図示しない埋込Ｎ＋領域を基板１１１内に構成してもよい。次に、セルの不純物注入を実現して活性領域を規定してもよい。好ましくは、セルの不純物注入は、回転なしに８０ＫｅＶおよび７°の角度で７５Ａｓ＋８．５Ｅ１１からなる。
【００３７】
図１５において、セル酸化物、すなわちゲート酸化物１０３は、３９０Åの好ましい厚さに構成される。次に、表面をウェットエッチステップにかけて、図１６に示すように、基板１１１まで下方にゲート酸化物１０３内に開口部１３１を形成する。開口部１３１の形状および場所は、マスキングステップのレジスト１０４により規定され得る。開口部１３１は、活性領域８３からフィールド酸化物領域８５Ｄまで延在する。
【００３８】
図１７を参照し、次に、酸化物の薄い層を開口部１３１内に成長させて酸化物窓１０１を形成する。この薄い層は、約７６Åの好ましい厚さを有する。前に説明したように、酸化物窓１０１は、第１の電荷転送領域１０１Ａおよび第２の非電荷転送領域１０１Ｂからなる。この薄い層のうち活性領域８３内にある部分が、第１の部分１０１Ａを形成し、この薄い層のうちフィールド酸化物領域８５Ｂ内に成長した部分が第２の部分を形成する。
【００３９】
図１８を参照し、第１のポリシリコン層９９を、ゲート酸化物１０３、酸化物窓１０１ならびにフィールド酸化物領域８５Ａおよび８５Ｂの上に設ける。第１のポリシリコン層９９にイオン注入を行なってから、フィールド酸化物領域８５Ａから８５Ｂまで部分的にのみ延在するようにエッチバックしてもよい。好ましくは４５ＫｅＶおよび７°の１１Ｂ＋４Ｅ１１の、しきい値調節不純物注入を第１のポリシリコン層９９を介してチャネル領域に適用してセルのしきい値電圧を調節する。
【００４０】
図１９を参照し、セルを覆うようにインターポリ酸化物１１３を形成する。この後に、第２のポリシリコン層８９を設け、第２のポリシリコン層８９は好ましくはフィールド酸化物領域８５Ａおよび８５Ｂを超えて延在する。この第２のポリシリコン層８９は、フローティングゲートセルのコントロールゲートとして機能し、その導電率を調節するために同様にイオン注入にかけられる。インターポリ酸化物１１３は、コントロールゲートポリシリコン８９からフローティングゲートポリシリコン層９９を分離する。図１９Ｂに見てとれるように、第２のポリシリコン層は任意で、第１のポリシリコン層９９の長さを超えて延在し、基板１１１上にのるようにされてもよい。この場合には、酸化物１０３が、基板１１１から第２のポリシリコン層８９を分離する。さらに、低濃度ドープトドレイン構造を構成する準備として任意の角度不純物注入１３３を行なってもよい。
【００４１】
図２０では、ソース領域９１およびドレイン領域９３は、コントロールゲート８９およびフローティングゲート９９をマスクとして用いて垂直不純物注入１３５により構成される。不純物注入１３５は好ましくは２５ＫｅＶで３１Ｐ＋４．０Ｅ１３である。図２１が示すように、所望であれば、コントロールゲートおよびフローティングゲートが互いに整列するように構成されてもよく、ソース領域９１およびドレイン領域９３が任意でライトリー・ドープト・ドレイン（ＬＤＤ）構造（ドレインの９３Ａ）とともにまたはなしで構成されてもよい。この場合には、ソース９１およびドレイン９３の両方が、フローティングゲート９９およびコントロールゲート８９からなるゲート積層体に自己整列する。
【図面の簡単な説明】
【００４２】
【図１】先行技術のスタックゲート不揮発性メモリセルの断面図である。
【図２】図１の先行技術の不揮発性メモリセルの線２−２に沿った断面図である。
【図３】別の先行技術のメモリセルの斜視図である。
【図４】選択トランジスタを組込む先行技術のメモリセルの断面図である。
【図５】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図６】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図７】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図８】この発明に従うメモリセルの配置図である。
【図９】この発明に従うメモリセルの配置図である。
【図１０】この発明に従う部分的に構成されたメモリセルの斜視図である。
【図１１】選択トランジスタを組込む、この発明に従うメモリセルの斜視図である。
【図１２】線１０−１０に沿った図８のメモリセルの断面図である。
【図１３】線１３−１３に沿った図８のメモリセルの断面図である。
【図１４】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１５】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１６】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１７】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１８】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１９】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図２０】この発明の第１の実施例に従うメモリセルの断面図である。
【図２１】この発明の第２の実施例に従うメモリセルの断面図である。
【０００１】
この発明は、不揮発性の電気的に変更可能なフローティングゲートメモリセルに関し、特に、小型化したメモリセルおよびその製造方法に関する。
【背景技術】
【０００２】
発明の背景
不揮発性メモリセルは、典型的には、電荷をフローティングゲートに転送しかつフローティングゲートから転送するために酸化物窓を使用する。メモリセルの論理状態は、フローティングゲートの電荷の存在または不在によって決定される。フローティングゲートとの電荷の転送速度は、印加された電圧電位、酸化物窓の相対寸法、酸化物窓の厚さなどに依存する。
【０００３】
不揮発性メモリセルは、基準高電位、すなわち動作のためのＶｃｃ電源電圧だけでなく、たとえば約１５〜１６ボルトで、典型的にはＶｃｃの大きさの２倍または３倍である少なくとも１つの高書込消去電圧Ｖｐｐも必要とする。メモリトランジスタおよび選択トランジスタを含むセルなどの集積回路装置が縮小化されると、それらに連続した素子の寸法が小さくなるだけでなく、適切な装置動作を維持しかつ縮小化された装置に損傷を与えないようにするために、それらの印加電圧もまた低減されなければならない。不揮発性メモリセルにおいては、書込消去電圧Ｖｐｐを下げ過ぎることはできない、というのもこれはいくらかの予め定められた大きなマージン分だけＶｃｃより上になければならないからである。書込動作および消去動作を誘導するために比較的高いＶｐｐ電圧を必要とするようにセルを設計することにより、セルが標準Ｖｃｃ電圧レールにより不注意で書込または消去される可能性が減じられる。これは、比較的低い基準電圧Ｖｃｃ１を用いる小型の装置が、比較的高い基準電圧Ｖｃｃ２を用いる大型の装置とインターフェイスする場合に特に当てはまる。大型の装置のより高い基準電圧Ｖｃｃ２が、より小型の装置の書込消去電圧Ｖｐｐと同等の電位であれば、小型の装置のメモリセルはそのデータが不注意に変更されてしまう可能性がある。したがって、小型の装置の書込消去電圧Ｖｐｐは、Ｖｃｃ１またはＶｃｃ２よりも高い安全なマージンを保たなければならない。
【０００４】
セルの寸法が小さくなると、基準電圧ＶｃｃおよびＶｐｐの効果が増幅される。ＶｃｃおよびＶｐｐの大きさが減じられなければ、縮小化されたセルはあたかもより高い電圧が印加されたかのように振舞い、セルの性能および信頼性が劣化する。不揮発性メモリの場合には、縮小化されたメモリセルのＶｐｐ値は比較的高いままであるので、メモリセルの寸法が小さくなると、電荷転送酸化物窓の影響は拡大される。たとえば、酸化物窓の単位面積当たりの電荷転送量は、フローティングゲート、コントロールゲートおよびドレインが小さくなっても、一定のままであるかまたは増加し得る。このため、メモリセルの不均一なスケーリングが起こり、許容されるスケーリングの量が限られることとなる。Ｖｐｐの比較的強い影響を補償するために、酸化物窓の寸法は、理想的には、セルの他の要素よりもさらに小さくするべきである。しかしながら、最小の酸化物窓は、典型的には、メモリセルを構成するために用いられる製造機器の最小特徴部サイズ解像度によって制限される。これは、酸化物窓の達成可能な最小サイズに制限を課し、それを超えてこれを小さくすることはできない。
【０００５】
縮小化メモリセルの構成をさらに複雑にしているのは、セル自体の複雑な構造である。酸化物窓の場所は選択トランジスタとメモリトランジスタとの間にあることがしばしば望ましい。このためセルを形成するのに多くのマスキング工程が必要となり、このことが、縮小化不揮発性メモリセルを構成しようとする際に酸化物窓のサイズに限りがあるという問題を複雑にする。
【０００６】
図１を参照し、メモリセルの不可欠な部分である不揮発性メモリトランジスタは、基板１５にソース領域１１およびドレイン領域１２を含むという点で、典型的なＭＯＳトランジスタに似ている。ソース１１とドレイン１２との間の面積が、メモリトランジスタのチャネル領域の長さ寸法を規定する。スタックゲート不揮発性メモリトランジスタの特徴は、ゲート酸化物２３の上のフローティングゲート１９の上にあるコントロールゲート２１が、チャネル領域１７の上に横たわりソース領域１１およびドレイン領域１２を部分的に覆うことである。フローティングゲート１９は、インターポリ酸化物２５によりコントロールゲート２１から分離される。電気的に変更可能な不揮発性メモリセルのさらなる特徴は、一般的に、電荷がフローティングゲートに転送されかつフローティングゲートから転送される酸化物窓２７である。本質的に、酸化物窓２７の寸法が、セルの電荷転送領域のサイズを規定する。以下に説明するように、この特徴が、最小特徴部サイズのメモリセルの構成の障害となる。
【０００７】
図２を参照し、図１の線２−２に沿った断面図が、トランジスタが２つの対向するフィールド酸化物領域２９の間に構成されているのを示す。フィールド酸化物領域２９の間の分離が、メモリトランジスタの幅方向を規定する。フローティングゲート１９は、チャネル領域の幅をまたがりかつフィールド酸化物領域２９を部分的に覆うものと示される。同様に、コントロールゲート２１は、メモリトランジスタの長さに対して垂直に延在するポリシリコンストリップとして実現される。この場合にはドレイン領域１２の上にある酸化物窓２７は、一方のフィールド酸化物領域２９から他方へと延在する。
【０００８】
このセル構造は、この発明の譲受人に譲渡された米国特許第５，０８６，３２５号に完全に記載されるが、酸化物窓の幅をフィールド酸化物領域２９間の最小の間隔により規定することで、セルのメモリトランジスタの構成を簡素化する。この設計により従来では小型のサイズのセルが得られたが、セルのサイズがさらに小さくなると、フィールド酸化物領域２９をさらに互いに近づけて適切なスケーリング性能を保つ必要が出てくる。しかしながら、フィールド酸化物領域２９を互いに非常に近づけると、窓酸化物を歪める可能性のある酸化物湾曲が生じ得ることがわかっている。これは、セルの早過ぎる故障を招く可能性があり、したがってこの構造で許容されるスケーリング量には限界がある。
【０００９】
図３を参照し、米国特許第５，９０４，５２４号は、セルのチャネルの幅を規定するフィールド酸化物領域３３と３５との間からその酸化物窓３１を取除くことにより、この問題に対処する。このセルは、３つの活性領域４１、４３および４５により規定される。メモリセルのソース、ドレインおよびチャネル領域は活性領域４３内にあり、コントロールゲート４７は活性領域４１内のフローティングゲート４９に結合され、フローティングゲート４９は、活性領域４３内のチャネル領域の上にありかつ活性領域４５内の酸化物窓３１の上にある。チャネル領域が活性領域４３内にあり酸化物窓３１が活性領域４３内にないため、フィールド酸化物領域３３と３５とを互いに近づけて、酸化物窓３１の湾曲を引起こすことなしに小さな幅のチャネルを形成することができる。′５２４号特許は、セルのチャネル幅を狭くすることにより酸化物窓３１がもはや影響を受けないので、メモリセルのより簡単なスケーリングが可能となると説明する。しかしながら、このセル構造では、３つの隣接した活性領域４１、４３および４５を、介在するフィールド酸化物領域３３および３５により分離する必要があり、このためそれほど小型の構造とはならない。
【００１０】
図４を参照し、この発明の譲受人に譲渡された米国特許第５，０６６，９９２号に論じられる異なったセル構造は、酸化物窓５１の一方側がフローティングゲート５３およびコントロールゲート５５に整列したメモリセルを示す。酸化物窓５１の幅はチャネルの幅にわたってなお延在しており、そのためセルの小型化は、依然として、図示しない周囲のフィールド酸化物領域をいかに近づけることができるかによって制限される。しかしながら、酸化物窓５１の長さは、フローティングゲート５３およびコントロールゲート５５の配置により調節される。これは、フローティングゲート５３がマスクを使用することにより形成され、このマスクがフローティングゲート５３およびその真下の酸化物窓５１を規定し、酸化物窓５１を適所に自己整列させるからである。このプロセスは、セルのスケーリングを容易にし、特に長さ方向における酸化物窓のスケーリングを容易にする。
【００１１】
同様の方策が米国特許第５，９５３，２５４号に示されるが、ただし、その酸化物窓はセルの全幅にわたって延在せず、対向するフィールド酸化物領域のどちらにも接触しない。′２５４号特許は、酸化物窓がフィールド酸化物領域のどちらにも拘束されないならば、フローティングゲートについて向上した容量結合を得ることができると説明するが、これは必然的にフィールド酸化物領域の間の許容距離を増やしてしまう、なぜならこれらの領域は酸化物窓から分離されていなければならないからである。この方策は、対向するフィールド酸化物領域を互いに近づけて幅寸法を低減し適切なスケーリング性能を維持するという要求に反するものである。
【００１２】
米国特許第５，９７２，７５２号は、使用される製造機器の最小特徴部サイズ解像度によって可能であるよりも酸化物窓を小さくすることのできる不揮発性メモリセルを示す。これにより、酸化物窓を縮小化してより小さなセルを達成することができると説明される。図５を参照し、′７５２号のメモリセルは、ソース領域６１と、ドレイン領域６３と、その間にあるチャネル領域６５とを有する。フローティングゲート６７およびコントロールゲート６９が、チャネル領域６５を覆い、部分的にライザブロック７１の上に横たわる。ゲート酸化物７５は酸化物窓７７を含み、酸化物窓７７は、図示しない一方のフィールド酸化物領域から図示しない対向するフィールド酸化物領域までセルの幅にわたって延在する。しかしながら、ライザブロック７１を用いて酸化物窓のための高度に制御されたマスクを構成することにより、酸化物窓７７の長さを、製造機器の最小サイズ解像度よりも小さくすることができる。
【００１３】
図６を参照し、′７５２号特許の説明によれば、ライザブロック７１をまずソース領域６１およびドレイン領域６３の上に設ける。次に、ライザブロック７１の露出側面および基板７９の露出表面を含む露出表面の上に、酸化物７３を成長させる。次に、この構造を厚い絶縁材料で覆い、これを下方にエッチングして側壁スペーサ８１を形成する。側壁スペーサ８１は、チャネル領域６５におけるほとんどの酸化物層７３を覆うが、酸化物層７３の狭い領域が側壁スペーサ８１間に露出する。この酸化物の幅の狭いストリップをエッチバックして酸化物窓７７を形成する。図７において、側壁スペーサ８１は除去されており、第１および第２のポリシリコン層６７および６９が設けられる。次に、これらのポリシリコン層をエッチングして、図５に示すフローティングゲート６７およびコントロールゲート６９を構成する。
【００１４】
′７５２号のセルは、機器の最小特徴部サイズ解像度によって達成可能であるよりも小さな寸法、すなわち長さを有する酸化物窓を達成するが、これは遥かにより複雑な製造プロセスを必要とする。さらに、縮小化した酸化物窓を達成するために必要なライザブロックのためにメモリセルのプロファイルが不規則となり、そのため、製造プロセス層の数が増えるとセルの統合性がさらに劣化する可能性がある。さらに、これは、分離酸化物領域を互いに近づけてセルの幅を縮小化する要求から生じる酸化物窓の劣化に対処していない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
この発明の目的は、複雑なプロセス工程を必要とすることなく、電荷転送領域の簡単な縮小化を可能にするメモリセル構造を提供することである。
【００１６】
この発明の目的は、セルの幅を規定する分離フィールド酸化物領域を互いに近づけて、酸化物窓を劣化させることなく適切なスケーリングを可能にするメモリセルを構成する方法を提供することである。
【００１７】
この発明の別の目的は、セルを構成するために使用される製造機器の最小特徴部サイズ解像度により達成可能であるよりも小さな寸法を有する電荷転送領域を有するメモリセルを構成する方法を提供することである。
【課題を解決するための手段】
【００１８】
発明の概要
上記目的は、不揮発性メモリセル構造であって、その酸化物窓のサイズに限りはあるが、電荷が転送される酸化物窓の部分が、使用される製造機器の最小特徴部サイズ解像度よりも小さなサイズに減じられ得る、不揮発性メモリセル構造を製造する方法において満足される。これは、固定サイズの酸化物窓を、一方のフィールド酸化物領域から別のフィールド酸化物領域までセルの幅にわたって延在しないように位置決めすることにより達成され、その位置が、これを介して転送可能である電荷の量を制御する。これは、酸化物窓を、その第１の部分が２つの対向するフィールド酸化物窓領域の一方のみの上に横たわり、その残りの部分がチャネル領域内に横たわるがこれをわたって延在しないように、構成することにより達成される。これにより効果的に酸化物窓にスリットができ、このスリットのサイズは、酸化物窓の位置を動かすことにより調節できる。フィールド酸化物領域の上に構成された酸化物窓のすべての部分を、電荷をフローティングゲートに転送するのに用いるわけではない。酸化物窓のうち、チャネル領域内に存在する部分のみを、電荷を転送するのに用い得る。したがって、酸化物窓よりも小さく、したがって製造機器の最小特徴部サイズ解像度によって可能であるよりも小さな有効電荷転送領域を構成することができる。このように、酸化物窓の小さな部分のみが電荷転送に用いられるので、酸化物窓の比較的固定したサイズが不揮発性セルのスケーリングに影響を与えることはない。さらに、酸化物窓は対向するフィールド酸化物領域にわたって延びないので、酸化物窓の電荷転送区域に悪影響をさほど与えることなく、フィールド酸化物領域を互いに近づけることができるであろう。
【００１９】
酸化物窓の配置は、酸化物窓がほぼ矩形の形状を有することに注目することにより成立する。典型的には、この矩形の長辺が不揮発性セルの幅にわたって延びるのに用いられ得、矩形の短辺がセルの長さに沿って整列し得る。しかしながら、セルの電荷転送区域の適切な制御を維持するために、好ましい実施例は、長辺がセルの長さに沿って整列し短辺がセルの幅に沿って整列するようにこの酸化物窓を９０°回転させる。この態様では、酸化物窓の短辺はチャネルの幅にわたって延びず、フィールド酸化物領域を必要に応じて近づけることができる。
【発明を実施するための最良の形態】
【００２０】
図８を参照し、この発明に従う不揮発性メモリセル８０の上面配置図が示される。この例では、メモリセルは、選択トランジスタ８２と直列のメモリトランジスタ８１を含むものと示される。メモリセルの活性領域は、破線８３によって象徴的に輪郭付けされる。当該技術において公知であるように、ＩＣの活性領域は、能動素子、すなわちトランジスタおよび抵抗器などの回路要素が形成される基板の表面領域として規定される。活性領域は、絶縁フィールド酸化物領域８５ａ〜８５ｄにより取囲まれ、絶縁フィールド酸化物領域は、活性領域８３の間を電気的に絶縁する障壁として作用する。フィールド酸化物８５の多くの形態が当該技術において公知であるが、現在のところ好ましい構造は、シリコンの選択酸化、すなわちＬＯＣＯＳフィールド酸化物領域８５を実現する。シャロー・トレンチ・アイソレーション（ＳＴＩ）などの他のフィールド酸化物構造も同様に、デバイス要件に依存して好適に適切である。
【００２１】
図示のとおり、ポリシリコンストリップ８７および８９は、活性領域８３の部分を横切り、フィールド酸化物領域８５の上にある。典型的には、ポリシリコンストリップは、トランジスタのコントロールゲートとして機能し、ポリシリコンストリップの両側の被覆されていない活性領域は、活性領域を適切にドープした後トランジスタのソースおよびドレインとして機能する。この例では、ポリシリコンストリップ８９はメモリトランジスタ８１のコントロールゲートを形成し、ポリシリコンストリップ８７は選択トランジスタ８２のコントロールゲートを形成する。同様に、活性領域８３の区域９１はメモリトランジスタ８１のソースとして機能し、活性領域８３の区域９５は選択トランジスタ８２のドレインとして機能する。ドレイン領域９５内の影をつけた領域９７は、コンタクトの場所を示す。活性領域８３の区域９３は、メモリトランジスタ８１のドレインとしてかつ選択トランジスタ８２のソースとして機能する。ポリシリコンストリップ８７および８９の下には、フィールド酸化物領域８５ａおよび８５ｂの対向する境界が、選択トランジスタ８２およびメモリトランジスタ８１の幅を規定する。フィールド酸化物領域８５ａおよび８５ｂの対向する境界は、それぞれ矢印８５′および８５″によって示される。
【００２２】
コントロールゲート８９の下の活性領域は、メモリトランジスタ８１のチャネル領域を構成する。同様に、ポリシリコンストリップ８７は、ゲート酸化物により活性領域８３から分離されており、ポリシリコンストリップ８７の下の活性領域は、選択トランジスタ８２のチャネル領域を構成する。メモリトランジスタ８１は、ポリシリコンストリップ８９の下に絶縁されたフローティングゲート９９をさらに含む。フローティングゲート９９もポリシリコンからなり、その隣接した導電要素と直接に物理的かつ電気的に接触することを防ぐように絶縁酸化物に囲まれているので、浮遊していると考えられる。たとえば、その上側は、図示しないインターポリ酸化物によりポリシリコンストリップ８９から絶縁されており、その側方端部は、これが上に横たわっているフィールド酸化物領域８５により絶縁され、その下側はゲート酸化物により活性領域８３から絶縁される。
【００２３】
上述したように、データは、電荷をフローティングゲート９９から出し入れすることによりメモリトランジスタ８１に記憶され、フローティングゲート９９は囲まれているので、制御可能な通路を構成して、さもなくば隔離されてしまうフローティングゲート９９へのアクセスを得なければならない。この制御可能な通路は実際には「窓」と呼ばれ、典型的にはフローティングゲート９９の下のゲート酸化物内に構成される。窓は、ゲート酸化物内のフレーム領域を輪郭付け、フレーム内の酸化物を薄くするかまたはフレーム内に薄い酸化物を形成することにより構成される。フレーム内の酸化物は、その絶縁性を保つが、酸化物窓１０１にさほど損傷を与えることなく、大きな電界Ｖｐｐを印加することによりその電界障壁を克服することができるほどに薄くされる。電荷は、Ｖｐｐを適切に印加することにより、この薄い酸化物窓１０１を介してフローティングゲート９９から制御可能に出し入れされる。酸化物窓１０１の構成がこの発明において特に対象とするものである。
【００２４】
酸化物窓１０１は、一般的に不揮発性メモリセル８０の、特に不揮発性トランジスタ８１のサイズを縮小化しようとするとき問題を呈する。酸化物窓を介して移動する電荷の量は、酸化物窓の厚さ、その面積、およびこれにかけられる電圧電位を含むいくつかの要因に依存する。たとえば、トランジスタのドレイン−ソース電圧が変わらないままで、そのチャネル長寸法が減じられるならば、短くなったチャネルに沿った平均の電界はより大きくなり、利得の損失およびホットキャリア効果の増大を招く。エレクトロン・マイグレーションおよびパンチスルー欠陥という付加的な問題も生じ得る。したがって、装置のスケーリング則は、装置寸法の低減に従って印加電圧を低減すべきである。言い換えれば、ＶｃｃおよびＶｄｄの値は、装置が縮小化されるにつれて小さくすべきである。さもなくば、装置の性能は劣化し、装置自体が損傷する可能性がある。
【００２５】
残念ながら、酸化物窓に印加される電圧は典型的には、他のパラメータスケーリングとの互換性を保つために、所望されるほど大きくは縮小化することができない。Ｖｐｐは、幅、長さ、酸化物窓の厚さ、フローティングゲートのサイズなどの、不揮発性トランジスタの縮小化した物理的寸法と比べて比較的高いままであるので、トランジスタの物理的寸法のスケーリングおよび電荷濃度に適切に応じてＶｐｐを低くできた場合に必要であるよりも多く酸化物窓の面積を減じることにより、比較的より大きい電界を補償する必要がある。酸化物窓のサイズを小さくすることにより、これを介した電荷転送の量が制限され、したがって比較的大きなＶｐｐ値の比較的高い電界が補償される。フローティングゲートの下のトンネル酸化物の面積を減らすことにより、容量結合率も増加する。高結合率を有するメモリセルについては、フローティングゲートからソース／ドレイン領域への電子の移動速度は速くなり、そのためより良好な書込特性をもたらす。しかしながら、酸化物窓１０１の最小サイズは、メモリセル８０の構成に用いられる製造機器の最小特徴部サイズ解像度により制限を受ける。
【００２６】
さらに、不揮発性トランジスタ８１の寸法が小さくなると、そのチャネル幅の寸法を小さくする必要が出てくる。上述のように、不揮発性メモリトランジスタ８１の幅は対向するフィールド酸化物領域８５ａおよび８５ｂにより規定される。したがって、トランジスタ８１をその幅を減じるために縮小化する際に、フィールド酸化物領域８５ａおよび８５ｂは互いに近づける必要がある。しかしながら、上述のとおり、フィールド酸化物窓が一方の対向するフィールド酸化物領域８５ａから他方８５ｂまでまたがって広がり、かつフィールド酸化物壁８５ａおよび８５ｂを互いに近づけ過ぎると、フィールド酸化物窓の品質は劣化する可能性がある。
【００２７】
この発明は、酸化物窓１０１の配置を変更することにより、上記問題の両方を解決する。酸化物窓の必要な縮小化したサイズは、不揮発性トランジスタを製造するために用いられる製造機器の最小特徴部サイズ解像度よりも小さい。これは、不揮発性メモリトランジスタ８１の物理的寸法は、典型的には、製造機器の限界まで縮小化されるからである。たとえば、トランジスタのチャネル長を製造機器の最小特徴部サイズ解像度に設定し、最小チャネル長をスケーリング基準として用いてこれに応じてすべての他のパラメータをスケーリングすることが望ましい。上述したように、適切な動作を維持するために、酸化物窓１０１はメモリトランジスタの縮小化されたファクタよりも小さい必要がある。トランジスタの縮小化されたファクタはスケーリングされたチャネル長に基づき、かつスケーリングされたチャネル長は製造機器の最小特徴部サイズ解像度になっているので、酸化物窓は寸法が製造機器の最小特徴部サイズ解像度よりも小さくなければならないことになる。しかしながら、酸化物窓１０１は酸化物の薄い領域として規定され、この酸化物の薄い領域１０１の最小サイズは、製造機器の最小特徴部サイズ解像度により決定される固定値に制限される。
【００２８】
最小サイズが、適切なスケーリングに必要とされるよりも大きな固定値に制限された酸化物窓１０１を補償するために、この発明は、酸化物窓１０１の第１のゾーン１０１Ａがメモリトランジスタ８１のチャネル領域内に部分的に延在し、第２のゾーン１０１Ｂがフィールド酸化物領域８５ｂの上に存在するように、酸化物窓１０１の配置を行なう。第１のゾーン１０１Ａは電荷転送領域を構成し、第２のゾーン１０１Ｂは、酸化物窓１０１の非電荷転送領域１０１Ｂを構成する。酸化物窓１０１は、一方のフィールド酸化物領域８５ｂにのみ接触するため、メモリトランジスタ８１の幅のスケーリングの際に、対向するフィールド酸化物領域８５ａおよび８５ｂを互いに近づけることによる悪影響を受けない。さらに、電荷転送領域１０１Ａは全体がメモリトランジスタ８１のチャネル領域内に存在するので、ソース領域９１にもドレイン領域９３にも対向するフィールド酸化物領域８５Ａにも接触しない。酸化物窓１０１は、製造機器の最小特徴部サイズ解像度により制限された比較的大きなサイズをなおも有するが、酸化物窓の有効サイズは、その電荷転送領域１０１Ａの面積を制限することにより減じられる。酸化物窓１０１の非電荷転送領域１０１Ｂは、絶縁性のフィールド酸化物領域８５ｂ内に全体が存在するので、電荷を転送することができない。フィールド酸化物窓１０１の電荷転送領域１０１Ａをさらに小さくすることが望ましいならば、フィールド酸化物窓１０１をフィールド酸化物領域８５ｂの方にさらにシフトしてもよい。同様に、電荷転送領域１０１Ａを大きくすることが望ましいならば、酸化物窓１０１を、対向するフィールド酸化物領域８５Ａの方にさらにシフトしてもよいが、酸化物窓１０１が対向するフィールド酸化物領域８５ａと接触しないことが好ましい。電荷転送領域１０１Ａの正確な面積を完全には決定できないことが理解される。これは、酸化物窓１０１Ａの位置がアライメント誤差によりわずかに変動し得るからである。しかしながら、典型的には、セルの配置を設計する際にこれらのミスアライメントを考慮に入れ、得られる構造はこの発明の精神の範囲内にある。また、電荷転送窓１０１は、矩形の形状を有しており、その長辺はトランジスタの長さ寸法に対して平行である。酸化物窓の短辺はチャネルの幅寸法に対して平行である。これにより、チャネルの幅をまたがることなく酸化物窓を配置しやすくなる。
【００２９】
図９を参照し、図８のものと同様のすべての要素は同様の参照符号を有し上述したとおおりである。この例では、酸化物窓１０１はフィールド酸化物８５ｂにより近づくように動かされ、より小さな電荷転送領域１０１Ａができる。したがって、いかなる制限に直面することもなく、不揮発性メモリセル８０の物理的パラメータを、酸化物窓１０１の達成可能な最小サイズからさらに縮小化することができる。
【００３０】
図１０を参照し、この発明に従って部分的に構成されたメモリトランジスタ８１の斜視図が示される。図８のものと同様の要素のすべては、同様の参照符号により特定され、上述したとおりである。活性領域８３は、基板１１１内に拡散したドープト領域を含むものと示される。このドープト領域は任意選択であり、典型的には、トランジスタのしきい値電圧を調節しかつ活性領域内の電界を形成しやすくするために含められる。活性領域８３の幅寸法を規定するフィールド酸化物領域８５ａおよび８５ｂは縮尺どおりに描かれていないが、それらのＬＯＣＯＳ構成を説明するように示されており、このＬＯＣＯＳ構成は、フィールド酸化物領域が活性領域８３の境界のある点へと狭くなることを特徴とする。このようにフィールド酸化物領域８５が狭くなることを典型的にはバーズビークという。ゲート酸化物１０３は、活性領域８３の上にあるものと示される。図８に示したように、ゲート酸化物１０３は、活性領域８３の表面により規定されるチャネル領域からフローティングゲート９９を分離する。破線１０７および１０９は、製造プロセスのさまざまな加熱段階における拡散により、ソース領域９１およびドレイン領域９３がそれぞれゲート酸化物１０３の下のチャネル領域に侵食していることを示す。
【００３１】
図示のとおり、酸化物窓１０１は、活性領域８３のチャネル領域内に部分的に存在し、かつフィールド酸化物領域８５ｂの上に部分的に存在する。酸化物窓１０１は、（ウェットエッチ、ドライエッチまたは組合せエッチなど）エッチングプロセスを特徴とし、エッチングプロセスは、対象フレーム領域内のゲート酸化物１０３およびフィールド酸化物領域８５ｂの酸化物を薄くし、そして対象フレーム領域内に酸化物の薄い層を形成する。酸化物窓１０１のうちチャネル領域内に存在する部分は、その電荷転送領域１０１Ａである。これは、好ましくは８０Å未満であり、電荷のファウラー・ノルドハイムトンネル効果に好適な薄い酸化物１０５を特徴とする。酸化物窓１０１のうちフィールド酸化物領域８５ｂ内に存在する部分は、その非電荷転送領域１０１Ｂである。
【００３２】
図１１を参照し、矢印１０に沿った図８のメモリセル８０の断面斜視図が示される。チャネル領域１１５はゲート酸化物１０３の下にあり、ゲート酸化物１０３はフローティングゲート９９の下にある。チャネル領域１１７はゲート酸化物１１９の下にあり、ゲート酸化物１１９はコントロールゲート８７の下にある。ゲート酸化物１０３の中には、酸化物の薄い領域を特徴とする電荷転送領域１０１Ａが示される。これはゲート酸化物１０３内に窪みを形成し、これは電荷転送領域１０１Ａの上にある層に沿って伝播する。たとえば、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９がその構造において同様の窪みを示している。図８の以下の例示的な配置において、図１１のメモリセル８０は、フローティングゲート９９がフィールド酸化物領域８５ａの上に部分的に横たわり、コントロールゲート８９がフィールド酸化物領域８５ａの上にこれを超えて延在することを示す。同様に、選択トランジスタ８２のコントロールゲート８７も、フィールド酸化物領域８５ａの上にこれを超えて延在する。さらに、導電領域９１、９３および９５は、基板１１１内のドープト領域からなるものと示される。所望であれば、電荷転送領域１０１Ａは、トンネル酸化物のすぐ下の濃度を増すために適切な不純物注入を含んでもよい。
【００３３】
図１２を参照し、図１１のメモリセルの断面図が示される。図１１のもと同様のすべての要素は、同様の参照符号を有し、上述したとおりである。メモリセル８０は、選択トランジスタ８２と直列な不揮発性トランジスタ８１からなるものと示される。領域９１は、好ましくは、不揮発性トランジスタ８１のソース領域として機能し、領域９５は、選択トランジスタ８７のドレイン領域として機能する。領域９３は、不揮発性トランジスタ８１のドレイン領域としてかつ選択トランジスタ８２のソース領域として機能する。図１２は、不揮発性トランジスタ８１の積層構造を強調したものである。酸化物窓の電荷転送区域１０１Ａは、フローティングゲート９９およびコントロールゲート８９によって規定されるチャネル領域の中に完全に存在するものと示される。さらに、酸化物窓１０１が、ゲート酸化物１０３、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９からなる積層における窪み１２１を構成することが示される。この窪みは、酸化物窓の電荷転送区域１０１Ａから生じるものである。インターポリ酸化物１１３は、誘電体膜または複数の誘電体膜の組合せを含み得る。
【００３４】
図１３は、矢印１３−１３に沿った図８および図１１のメモリセルの断面図を示す。この図は、酸化物窓１０１の構造をより強調したものである。図示のとおり、コントロールゲート８９は、対向するフィールド酸化物領域８５Ａおよび８５Ｂをまたいでいる。同様に、フローティングゲート９９は、フィールド酸化物領域８５Ａからフィールド酸化物領域８５Ｂまで部分的にまたがり、インターポリ酸化物１１３によりコントロールゲート８９から分離されている。ゲート酸化物１０３は、基板１１１内の活性チャネル領域からフローティングゲート９９を分離する。図示のとおり、酸化物窓１０１は、フローティングゲート９９をチャネル領域から分離する第１の電荷転送領域１０１Ａと、フィールド酸化物領域８５Ｂに部分的に広がる第２の非電荷転送領域１０１Ｂとを含む。酸化物窓１０１により、ゲート酸化物１０３、フローティングゲート９９、インターポリ酸化物１１３およびコントロールゲート８９からなる積層に伝搬する窪み１２１が生じる。
【００３５】
図１４から図１９は、この発明に従う不揮発性トランジスタの構成におけるさまざまなプロセスステップを示す。図１４から図１９において、図「１４Ａ」においてのように「Ａ」という呼称は図８の矢印１３−１３に沿った図を示し、「図１４Ｂ」においてのように「Ｂ」という呼称は図７の矢印１０−１０に沿った図を示す。
【００３６】
図１４を参照し、基板１１１の表面を洗浄し研磨し、必要なウェル構造を構成した後、フィールド酸化物領域８５を構成する。所望であれば、図示しない埋込Ｎ＋領域を基板１１１内に構成してもよい。次に、セルの不純物注入を実現して活性領域を規定してもよい。好ましくは、セルの不純物注入は、回転なしに８０ＫｅＶおよび７°の角度で７５Ａｓ＋８．５Ｅ１１からなる。
【００３７】
図１５において、セル酸化物、すなわちゲート酸化物１０３は、３９０Åの好ましい厚さに構成される。次に、表面をウェットエッチステップにかけて、図１６に示すように、基板１１１まで下方にゲート酸化物１０３内に開口部１３１を形成する。開口部１３１の形状および場所は、マスキングステップのレジスト１０４により規定され得る。開口部１３１は、活性領域８３からフィールド酸化物領域８５Ｄまで延在する。
【００３８】
図１７を参照し、次に、酸化物の薄い層を開口部１３１内に成長させて酸化物窓１０１を形成する。この薄い層は、約７６Åの好ましい厚さを有する。前に説明したように、酸化物窓１０１は、第１の電荷転送領域１０１Ａおよび第２の非電荷転送領域１０１Ｂからなる。この薄い層のうち活性領域８３内にある部分が、第１の部分１０１Ａを形成し、この薄い層のうちフィールド酸化物領域８５Ｂ内に成長した部分が第２の部分を形成する。
【００３９】
図１８を参照し、第１のポリシリコン層９９を、ゲート酸化物１０３、酸化物窓１０１ならびにフィールド酸化物領域８５Ａおよび８５Ｂの上に設ける。第１のポリシリコン層９９にイオン注入を行なってから、フィールド酸化物領域８５Ａから８５Ｂまで部分的にのみ延在するようにエッチバックしてもよい。好ましくは４５ＫｅＶおよび７°の１１Ｂ＋４Ｅ１１の、しきい値調節不純物注入を第１のポリシリコン層９９を介してチャネル領域に適用してセルのしきい値電圧を調節する。
【００４０】
図１９を参照し、セルを覆うようにインターポリ酸化物１１３を形成する。この後に、第２のポリシリコン層８９を設け、第２のポリシリコン層８９は好ましくはフィールド酸化物領域８５Ａおよび８５Ｂを超えて延在する。この第２のポリシリコン層８９は、フローティングゲートセルのコントロールゲートとして機能し、その導電率を調節するために同様にイオン注入にかけられる。インターポリ酸化物１１３は、コントロールゲートポリシリコン８９からフローティングゲートポリシリコン層９９を分離する。図１９Ｂに見てとれるように、第２のポリシリコン層は任意で、第１のポリシリコン層９９の長さを超えて延在し、基板１１１上にのるようにされてもよい。この場合には、酸化物１０３が、基板１１１から第２のポリシリコン層８９を分離する。さらに、低濃度ドープトドレイン構造を構成する準備として任意の角度不純物注入１３３を行なってもよい。
【００４１】
図２０では、ソース領域９１およびドレイン領域９３は、コントロールゲート８９およびフローティングゲート９９をマスクとして用いて垂直不純物注入１３５により構成される。不純物注入１３５は好ましくは２５ＫｅＶで３１Ｐ＋４．０Ｅ１３である。図２１が示すように、所望であれば、コントロールゲートおよびフローティングゲートが互いに整列するように構成されてもよく、ソース領域９１およびドレイン領域９３が任意でライトリー・ドープト・ドレイン（ＬＤＤ）構造（ドレインの９３Ａ）とともにまたはなしで構成されてもよい。この場合には、ソース９１およびドレイン９３の両方が、フローティングゲート９９およびコントロールゲート８９からなるゲート積層体に自己整列する。
【図面の簡単な説明】
【００４２】
【図１】先行技術のスタックゲート不揮発性メモリセルの断面図である。
【図２】図１の先行技術の不揮発性メモリセルの線２−２に沿った断面図である。
【図３】別の先行技術のメモリセルの斜視図である。
【図４】選択トランジスタを組込む先行技術のメモリセルの断面図である。
【図５】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図６】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図７】メモリセルを構成するために使用される製造機器の最小解像度で達成可能なよりも小さな長さを有するトンネル酸化物を有する先行技術のメモリセルの構成におけるプロセスステップの図である。
【図８】この発明に従うメモリセルの配置図である。
【図９】この発明に従うメモリセルの配置図である。
【図１０】この発明に従う部分的に構成されたメモリセルの斜視図である。
【図１１】選択トランジスタを組込む、この発明に従うメモリセルの斜視図である。
【図１２】線１０−１０に沿った図８のメモリセルの断面図である。
【図１３】線１３−１３に沿った図８のメモリセルの断面図である。
【図１４】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１５】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１６】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１７】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１８】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図１９】この発明に従うメモリセルを製造する際のプロセスステップの図である。
【図２０】この発明の第１の実施例に従うメモリセルの断面図である。
【図２１】この発明の第２の実施例に従うメモリセルの断面図である。
Claims (30)
- メモリセルであって、
前記メモリセルの活性領域の幅範囲を規定する、間隔をあけられて対向する障壁を有するフィールド酸化物を含み、前記フィールド酸化物は、第１の導電型の基板の上にあり、さらに、
前記基板内に拡散し、幅方向において一方のフィールド酸化物障壁から対向するフィールド酸化物障壁まで前記セルにわたって延在するソース領域と、
前記基板内に拡散し、前記ソース領域から間隔をあけられ、その間にチャネル領域を規定するドレイン領域とを含み、前記ドレイン領域は、前記対向するフィールド酸化物障壁と当接する対向する端部を有し、前記ソースおよびドレイン領域は、第１の導電型と反対の第２の導電型であり、さらに、
前記チャネル領域の上に横たわる第１のゲート酸化物と、
前記チャネル領域内から前記フィールド酸化物障壁の選択された一方の中にまで延在する酸化物窓領域とを含み、前記酸化物窓領域は、対向するフィールド酸化物障壁まで延在せず、かつ前記ソースおよびドレイン領域まで延在せず、前記酸化物窓領域は、前記第１のゲート酸化物の中にあり前記チャネル領域の上に第１のゾーンを規定する凹んだ開口部と、前記選択されたフィールド酸化物障壁の中にあり前記選択されたフィールド酸化物障壁の上に第２のゾーンを規定する凹んだ開口部とを特徴とし、さらに、
前記酸化物窓領域の前記第１のゾーンのすべてを含む前記第１のゲート酸化物の上に横たわる導電性フローティングゲート層を含む、メモリセル。 - 前記第１のゾーンは、全体が前記チャネル領域の中にあり、前記ソース領域、ドレイン領域および前記対向するフィールド酸化物障壁に接触せず、前記第１のゲート酸化物のうち前記第１のゾーン内にある領域は、ファウラー・ノルドハイムトンネル効果のための導電性の厚さを有する、請求項１に記載のメモリセル。
- 前記第１のゲート酸化物のうち前記第１のゾーン内にある領域は、８０Å未満の厚さを有する、請求項２に記載のメモリセル。
- 前記酸化物窓領域の少なくとも１つの寸法は、前記メモリセルの製造に用いられる製造機器の最小特徴部サイズ解像度によって規定され、前記第１のゾーンは、前記酸化物窓領域の面積よりも小さい面積を含む、請求項１に記載のメモリセル。
- 前記導電性のフローティングゲート層の上に少なくとも１つの誘電体膜をさらに有し、前記少なくとも１つの誘電体膜の上に導電性のコントロールゲート層をさらに有する、請求項１に記載のメモリセル。
- 前記窓領域は、前記フローティングゲート層の中、前記少なくとも１つの誘電体膜の中、および前記コントロールゲート層の中に矩形の窪みを形成し、前記矩形の窪みは、上部稜線および下部平面を特徴とし、前記下部平面は、全体が３辺において前記上部稜線により前記チャネル領域内に囲まれる、請求項５に記載のメモリセル。
- 前記導電性のコントロールゲート層は、前記対向するフィールド酸化物障壁の上にかつ前記対向するフィールド酸化物障壁を超えて延びる、請求項５に記載のメモリセル。
- 前記導電性のフローティングゲート層は、前記対向するフィールド酸化物障壁の上に部分的にかぶさる、請求項７に記載のメモリセル。
- 前記フローティングゲート層および前記コントロールゲート層はポリシリコン層である、請求項８に記載のメモリセル。
- 前記フィールド酸化物障壁は、少なくとも部分的に前記基板内に配設される、請求項１に記載のメモリセル。
- メモリセルを製造するのに使用される製造機器により規定される最小プロセス特徴部サイズよりも小さな寸法を有する電荷転送領域を有するメモリセルを製造する方法であって、前記方法は、
前記メモリセルの活性領域の幅範囲を規定する、間隔をあけられ対向する障壁を有するフィールド酸化物領域を形成するステップを含み、前記フィールド酸化物は、第１の導電型の基板上に形成され、さらに、
前記対向するフィールド酸化物障壁により規定される前記活性領域内に第１のゲート酸化物を構成するステップと、
前記最小プロセス特徴部サイズに等しい寸法を有する窓領域を規定するステップとを含み、前記窓領域は、前記活性領域を部分的に含みかつ前記フィールド酸化物領域の選択された一方のみを部分的に含むように規定され、前記窓領域のうち前記活性領域内にある部分は、電荷転送領域であり、窓領域のうち前記選択されたフィールド酸化物領域内にある部分は、非電荷転送領域であり、さらに、
前記規定された窓領域内の酸化物をエッチング除去するステップを含み、エッチング除去される酸化物の量は、前記第１のゲート酸化物の厚さに実質的に等しく、それにより前記基板が前記窓領域内に露出し、さらに、
前記窓領域の前記電荷転送領域および前記非電荷転送領域の両方の中にトンネル酸化物を成長させるステップを含み、前記トンネル酸化物は、多くとも前記第１のゲート酸化物の半分の厚さであり、さらに
第１のポリシリコンストリップ層を前記第１のゲート酸化物の上に設け、前記フィールド酸化物障壁の一方から対向するフィールド酸化物障壁まで延在させるステップを含み、前記第１のポリシリコンストリップは、前記対向するフィールド酸化物障壁の両方の上に部分的にかぶさり、前記第１のポリシリコンストリップは、前記電荷転送領域が前記第１のポリシリコンストリップの境界まで延在しないように、前記窓領域の前記電荷転送領域を完全に覆い、さらに、
前記第１のポリシリコンストリップ層を少なくとも１つの誘電体膜で覆うステップと、
前記少なくとも１つの誘電体膜および前記第１のポリシリコンストリップ層の上に第２のポリシリコンストリップ層を設けるステップを含み、前記第２のポリシリコンストリップ層は、前記フィールド酸化物領域の両方を超えて延在し、さらに、
前記第１および第２のポリシリコンストリップ層の両側にソースおよびドレイン領域を構成するためのイオン注入工程を適用するステップを含み、前記ドレインおよびソース領域は、前記窓領域の前記電荷転送領域から離れている、方法。 - 前記窓領域内の酸化物は、ウェットエッチ工程により除去される、請求項１１に記載の方法。
- 前記窓領域内の酸化物は、ドライエッチ工程により除去される、請求項１１に記載の方法。
- 前記窓領域内の酸化物は、ウェットエッチおよびドライエッチ工程の組合せにより除去される、請求項１１に記載の方法。
- 前記窓領域はマスクを用いて規定される、請求項１１に記載の方法。
- 前記トンネル酸化物は、前記活性領域内に、８０Å未満の厚さに成長させる、請求項１
１に記載の方法。 - 前記第１のゲート酸化物は４００Å未満である、請求項１１に記載の方法。
- 前記第１および第２のポリシリコンストリップ層にそれぞれイオン注入を行なってこれらを導電性にする、請求項１１に記載の方法。
- 前記第１のポリシリコンストリップ層を設けた後に、前記第２のゲート酸化物を形成する前に、しきい値調節イオン注入をさらに含み、前記しきい値調節イオン注入は、前記第１のポリシリコンストリップ層の下の活性領域に適用される、請求項１１に記載の方法。
- 前記第２のポリシリコンストリップ層は、前記活性領域内において、前記第１のポリシリコンストリップ層よりも長く、前記第２のポリシリコンストリップ層は、前記第１のポリシリコンストリップの側部を覆いかつ前記活性領域の一部を覆うように延在する、請求項１１に記載の方法。
- 前記第１のポリシリコンストリップ層のうち前記第２のポリシリコンストリップ層に覆われない側部に沿って基板内へのイオン注入をさらに含み、前記イオン注入は、ソースおよびドレイン領域を構成するための前記イオン注入工程を適用するステップより前であり、前記イオン注入は、ソースおよびドレイン領域を構成するための前記イオン注入工程において用いられるよりも低いイオン濃度である、請求項１８に記載の方法。
- スケーリング可能な不揮発性メモリセルを製造する方法であって、前記方法は、
前記メモリセルを製造するのに使用される製造機器により規定される最小プロセス特徴部サイズにより制限されるスケーリングファクタを選択するステップと、
前記スケーリングファクタを第１の正の電力レールに適用し、より大きなスケーリングファクタを第２の正の電力レールに適用するステップとを含み、前記第２の電力レールは、前記第１の電力レールよりも約３倍大きく、さらに、
前記第２の正の電力レールの値に基づいて電荷転送領域の寸法を決定するステップを含み、前記電荷転送領域の寸法は、前記メモリセルを製造するのに使用される製造機器により規定される最小プロセス特徴部サイズよりも小さく、さらに、
前記メモリセルの活性領域の幅範囲を規定する、間隔をあけられて対向する障壁を有するフィールド酸化物領域を形成するステップを含み、前記フィールド酸化物は、第１の導電型の基板上に形成され、さらに、
前記対向するフィールド酸化物障壁により規定される前記活性領域内に第１のゲート酸化物を構成するステップと、
前記最小プロセス特徴部サイズと等しい寸法を有する窓領域を規定するステップとを含み、前記窓領域は、前記活性領域を部分的に含みかつ前記フィールド酸化物領域のうち選択された一方のみを部分的に含むように規定され、前記窓領域のうち前記活性領域内にある部分は、前記電荷転送領域であり、窓領域のうち前記選択されたフィールド酸化物領域内にある部分は、非電荷転送領域であり、さらに、
前記規定された窓領域内から酸化物を除去するようにエッチングするステップを含み、エッチング除去される酸化物の量は、前記第１のゲート酸化物の厚さに実質的に等しく、それにより前記基板は前記窓領域内で露出し、さらに、
前記窓領域の前記電荷転送領域および前記非電荷転送領域の両方の中にトンネル酸化物を成長させるステップを含み、前記トンネル酸化物は、前記第１のゲート酸化物の多くとも半分の厚さであり、さらに、
第１のポリシリコンストリップ層を前記第１のゲート酸化物層の上に設け前記フィールド酸化物障壁の一方から対向するフィールド酸化物障壁まで延在させるステップを含み、前記第１のポリシリコンストリップは、前記対向するフィールド酸化物障壁の両方の上に部分的にかぶさり、前記第１のポリシリコンストリップは、前記電荷転送領域が前記第１のポリシリコンストリップの境界まで延在しないように、前記窓領域の前記電荷転送領域を完全に覆い、前記第１のポリシリコンストリップ層の長さ寸法は、前記メモリセルの活性領域の前記幅範囲に直交し、前記ポリシリコンストリップの長さは、前記選択されたスケーリングファクタの基礎となり、さらに、
前記第１のポリシリコンストリップ層を第２のゲート酸化物で覆うステップと、
第２のポリシリコンストリップ層を前記第２のゲート酸化物および前記第１のポリシリコンストリップ層の上に設けるステップとを含み、前記第２のポリシリコンストリップ層は、前記フィールド酸化物領域の両方を超えて延在し、さらに、
前記第１および第２のポリシリコンストリップ層の両側にソースおよびドレイン領域を構成するためのイオン注入工程を適用するステップを含み、前記ドレインおよびソース領域は、前記窓領域の前記電荷転送領域から離れている、方法。 - 前記窓領域はマスクを用いて規定される、請求項２２に記載の方法。
- 前記トンネル酸化物は、前記活性領域内に、８０Å未満の厚さに成長させる、請求項２２に記載の方法。
- 前記第１のゲート酸化物は４００Å未満である、請求項２２に記載の方法。
- 前記第１および第２のポリシリコンストリップ層にそれぞれイオン注入を行なってこれらを導電性にする、請求項２２に記載の方法。
- 前記第１のポリシリコンストリップ層を設けた後に、前記第２のゲート酸化物を形成する前に、しきい値調節イオン注入ステップをさらに含み、前記しきい値調節イオン注入ステップは、前記第１のポリシリコンストリップ層の下の活性領域に適用される、請求項２２に記載の方法。
- 前記第２のポリシリコンストリップ層は、前記活性領域内において、前記第１のポリシリコンストリップ層よりも長く、前記第２のポリシリコンストリップ層は、前記第１のポリシリコンストリップの側部を覆いかつ前記活性領域の一部を覆うように延在する、請求項２２に記載の方法。
- 前記第１のポリシリコンストリップ層のうち前記第２のポリシリコンストリップ層で覆われない側部に沿って基板内へのイオン注入をさらに含み、前記イオン注入は、ソースおよびドレイン領域を構成するための前記イオン注入工程を適用するステップより前であり、前記イオン注入は、ソースおよびドレイン領域を構成するための前記イオン注入工程において使用されるよりも低いイオン濃度である、請求項２８に記載の方法。
- ソースおよびドレイン領域を構成するための前記イオン注入工程は、垂直注入であり、それによりソースおよびドレイン領域は、前記第１および第２のポリシリコンストリップ層に自己整列する、請求項２２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/847,810 US6369422B1 (en) | 2001-05-01 | 2001-05-01 | Eeprom cell with asymmetric thin window |
| PCT/US2002/007307 WO2002089214A1 (en) | 2001-05-01 | 2002-03-11 | Eeprom cell with asymmetric thin window |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004527128A true JP2004527128A (ja) | 2004-09-02 |
Family
ID=25301568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002586408A Pending JP2004527128A (ja) | 2001-05-01 | 2002-03-11 | 非対称の薄い窓を有するｅｅｐｒｏｍセル |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6369422B1 (ja) |
| EP (1) | EP1388172A1 (ja) |
| JP (1) | JP2004527128A (ja) |
| KR (1) | KR20040015239A (ja) |
| CN (1) | CN1263152C (ja) |
| CA (1) | CA2445592A1 (ja) |
| NO (1) | NO20034843L (ja) |
| TW (1) | TW548782B (ja) |
| WO (1) | WO2002089214A1 (ja) |
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| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
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| US6624027B1 (en) | 2002-05-09 | 2003-09-23 | Atmel Corporation | Ultra small thin windows in floating gate transistors defined by lost nitride spacers |
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| US6905926B2 (en) * | 2003-09-04 | 2005-06-14 | Atmel Corporation | Method of making nonvolatile transistor pairs with shared control gate |
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| JP5839958B2 (ja) * | 2010-12-29 | 2016-01-06 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
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-
2001
- 2001-05-01 US US09/847,810 patent/US6369422B1/en not_active Expired - Fee Related
- 2001-11-02 US US10/053,473 patent/US6486031B1/en not_active Expired - Fee Related
-
2002
- 2002-03-11 WO PCT/US2002/007307 patent/WO2002089214A1/en not_active Application Discontinuation
- 2002-03-11 KR KR10-2003-7014298A patent/KR20040015239A/ko not_active Application Discontinuation
- 2002-03-11 JP JP2002586408A patent/JP2004527128A/ja active Pending
- 2002-03-11 CN CNB028091337A patent/CN1263152C/zh not_active Expired - Fee Related
- 2002-03-11 CA CA002445592A patent/CA2445592A1/en not_active Abandoned
- 2002-03-11 EP EP02715090A patent/EP1388172A1/en not_active Withdrawn
- 2002-04-02 TW TW091106599A patent/TW548782B/zh not_active IP Right Cessation
-
2003
- 2003-10-30 NO NO20034843A patent/NO20034843L/no unknown
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| Publication number | Publication date |
|---|---|
| US6486031B1 (en) | 2002-11-26 |
| NO20034843L (no) | 2004-01-02 |
| US20020164856A1 (en) | 2002-11-07 |
| EP1388172A1 (en) | 2004-02-11 |
| CN1505841A (zh) | 2004-06-16 |
| KR20040015239A (ko) | 2004-02-18 |
| CN1263152C (zh) | 2006-07-05 |
| NO20034843D0 (no) | 2003-10-30 |
| TW548782B (en) | 2003-08-21 |
| CA2445592A1 (en) | 2002-11-07 |
| US6369422B1 (en) | 2002-04-09 |
| WO2002089214A1 (en) | 2002-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |