JPH05347418A - 半導体記憶装置及びその製造方法、消去方法 - Google Patents

Abstract

(57)【要約】 【目的】 浮遊ゲ−トのソ−ス側下端部を十分に丸めな
くても、消去ばらつきを抑制して消去特性を向上させる
事ができる二層ゲ−ト型不揮発性半導体記憶装置を提供
する。 【構成】 ソ−ス／ドレイン領域７、８の端部は、浮遊
ゲ−ト３の下に延在している。この浮遊ゲ−ト３のソ−
ス側下端部に接する第１のゲ−ト絶縁膜２の部分の下
は、Ｎ⁻領域１０になっているので、直接ソ−ス領域７
と接していない。したがって、消去ばらつきを十分抑制
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲート及び制御ゲ
ートからなる２層ゲート構造を有する不揮発性半導体記
憶装置の構造及びその製造方法、消去方法に関するもの
である。

【０００２】

【従来の技術】浮遊ゲート及び制御ゲートからなる２層
ゲート構造のＭＯＳトランジスタをメモリセルとして備
えた電気的消去型不揮発性半導体記憶装置、例えば、フ
ラッシュ型ＥＥＰＲＯＭ(Electrically Erasable and P
rogrammable ROM)では、メモリセルの浮遊ゲートに選択
的に電荷、例えば電子を注入することによってデータの
プログラム（書込み）が行われ、メモリセルの浮遊ゲー
トから選択的に電荷、例えば電子を引き抜くことによっ
てデータの消去が行われる。

【０００３】このような２層ゲート構造のＭＯＳトラン
ジスタからなるメモリセルにおけるデータの書き込み
は、制御ゲートとドレイン領域とに高電圧を加え、ソー
ス領域とドレイン領域との間のチャネル領域のドレイン
領域近傍で電子、正孔対を発生させ、このうちの電子を
浮遊ゲートに注入することにより行われる。データの読
み出しは、制御ゲートとドレイン領域とに読みだし電圧
を加えることによって行われる。このデータの読みだし
時には、予め浮遊ゲートに電子が注入されているメモリ
セルの場合には、閾値電圧が上昇しており、制御ゲート
に読みだし電圧を加えても、そのメモリセルはオンしな
い。他方、浮遊ゲートに電子が注入されていないメモリ
セルの場合には閾値電圧が元の低い状態になっており、
制御ゲートに読みだし電圧を加えるとそのメモリセルは
オンする。したがって、データ読みだし時には、メモリ
セルに電流が流れるか否かで記憶データが判定される。
さらに、データの消去は、ソース領域に高電圧を加える
ことによって、浮遊ゲートからソース領域にＦ−Ｎ（Fo
wler-Nordheim)トンネル電流（以下、Ｆ−Ｎ電流とい
う）が生じ、浮遊ゲートに蓄えられていた電子がソース
に放出されることにより行われる。

【０００４】図１３は、従来のフラッシュ型ＥＥＰＲＯ
Ｍのメモリセルの断面図である。Ｐ型シリコン半導体基
板１の表面領域には、Ｎ^＋不純物拡散領域が形成され、
これをソ−ス領域７およびドレイン領域８とする。これ
らソ−ス／ドレイン領域７、８の外側を囲むようにＮ⁻
低濃度不純物拡散領域７１、８１が形成されており、こ
の半導体基板１に形成されるＭＯＳトランジスタの耐圧
を高めている。半導体基板１のソ−ス／ドレイン領域
７、８間の領域の上にシリコン酸化膜からなる厚さが１
００オングストロ−ム程度の第１のゲ−ト絶縁膜２が熱
酸化などにより形成され、その上に浮遊ゲ−ト３が１層
目のポリシリコンにより形成される。この浮遊ゲ−ト３
の上に、例えば、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層体からなる第２のゲ−ト絶縁膜４が
形成され、その上に制御ゲ−ト５が形成されている。制
御ゲ−ト５は、２層目のポリシリコンからなるが、ポリ
シリコン膜の上に高融点金属やそのシリサイド膜を堆積
させてゲ−トの抵抗を下げることも行われている。ソ−
ス／ドレイン領域７、８は、部分的にゲ−トの下にまで
延在しているので、ゲ−トの両端はそれぞれ両領域上に
配置されている。

【０００５】ところで、このメモリセルのデータ消去
は、ソース領域に高電圧を加えることによって行われる
ことは前述の通りである。この消去時に、浮遊ゲートの
ソース側下端部（図中、Ａで示した部分）で電界集中が
生じ、そこにＦ−Ｎ電流が流れると、その時の電流量
は、各セルトランジスタのゲート下端部（Ａの部分）形
状に大きく依存する。通常は、かなり凹凸があり、とく
に角がとがり易いので、このセルトランジスタの消去特
性は大きくばらついてしまう。そこで、図１４に示すよ
うなゲート下端部での電界集中を回避するためにゲート
下端部にバーズピーク（図１４のＢで示した部分）を入
れ、角を丸めたＥＥＰＲＯＭのメモリセルも知られてい
る。このメモリセルのソースＮ^＋拡散領域表面の不純物
濃度プロファイルを図１５に示す。浮遊ゲート３のソー
ス７側端部延長線上を原点として、ソ−ス／ドレイン領
域間のチャネル方向に＋ｘをとっている。一般に、ソー
ス領域７は、ゲート５をマスクにして不純物をイオン注
入法などにより半導体基板１中へ導入し、これを熱拡散
させることにより形成している。

【０００６】従って、不純物導入時マスキングされてい
るゲート下部では横から拡散されてくる不純物しかない
ため、図１５に示すように浮遊ゲ−ト３の奥へ入る程、
不純物濃度は単調に下がる傾向を持っている。すなわ
ち、ソ−ス／ドレイン領域７、８は、その端部が浮遊ゲ
−ト３の下にまで延在しているので、浮遊ゲ−ト３直下
の部分と浮遊ゲ−ト３から離れた部分に分けられる。浮
遊ゲ−ト直下の部分は、図１５の不純物濃度分布図の原
点から＋ｘのチャネル方向の領域に相当し、浮遊ゲ−ト
から離れた部分は、前記原点から−ｘ方向の領域に相当
する。この図は、ソ−ス領域の表面不純物濃度の分布を
示し、浮遊ゲ−ト直下の部分は、先に説明した通りであ
り、浮遊ゲ−トから離れた部分の表面不純物濃度は、ほ
とんどの部分が前記浮遊ゲ−ト直下の部分の原点の濃度
と同じである。一般に、消去時に浮遊ゲ−トからソ−ス
領域に電子が引抜かれる場合には、ソ−ス領域の高濃度
領域へ引抜かれる。したがって、図１３や図１４に示す
従来のメモリセルでは、浮遊ゲ−ト直下の部分の中でも
図１５の原点、すなわち、浮遊ゲ−トのソ−ス側下端部
の直下にソ−ス領域の高濃度領域があるので、図１３の
メモリセルでは、図のＡの部分に電子の通り道が形成さ
れる。

【０００７】

【発明が解決しようとする課題】図１４のメモリセルに
おいて、消去動作を行うと、Ｆ−Ｎ電流は、矢印で示し
たようにバーズビークの入っていない領域を経由して流
れる。その結果、形状にばらつきのあるゲート端で電界
集中するという第一の場合のような問題を回避できる。
しかしながら半導体装置の微細化が進むにつれてゲート
長が短くなり、その結果、バーズビーク幅を確保して端
部を十分に丸めることが困難になって来ている。また、
この角を丸めることは、通常後酸化などの酸化工程によ
り行われているが、この微細化に伴ない、熱工程の短時
間化、低温化が要求されるようになると、ゲート端を十
分に丸めることは困難となる。本発明は、この様な事情
によってなされたもので、浮遊ゲートのソース側下端部
を充分に丸めなくても消去ばらつきを抑制して消去特性
を向上させる二層ゲート型不揮発性半導体記憶装置を提
供することを目的としている。

【０００８】

【課題を解決するための手段】本発明の特徴は、ソ−ス
／ドレイン領域の端部が浮遊ゲ−トの下に延在している
二層ゲ−ト型不揮発性半導体記憶装置において、浮遊ゲ
−トのソ−ス側下端部に接する第１のゲ−ト絶縁膜の部
分は直接ソ−ス領域と接していないか、又は、このソ−
ス領域の低濃度不純物領域と接触していることを特徴と
している。すなわち、本発明の半導体記憶装置は、半導
体基板と、前記半導体基板に表面が露出するように形成
され、かつ、不純物濃度の低い領域及びこの不純物濃度
の低い領域を囲んで形成された不純物濃度の高い領域を
有するソ−ス領域と、前記半導体基板に表面が露出する
ように形成されたドレイン領域と、前記半導体基板の前
記ソ−ス／ドレイン領域の一部とこの領域間のチャネル
領域上に形成された第１のゲ−ト絶縁膜と、前記第１の
ゲ−ト絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲ
ート上に形成された第２のゲ−ト絶縁膜と、前記第２の
ゲ−ト絶縁膜上に形成された制御ゲートを備え、前記ソ
−ス領域の不純物濃度の低い領域は、前記ソ−ス領域の
表面に露出していて前記浮遊ゲ−トのソ−ス側下端部の
下に形成されており、前記ソ−ス領域の不純物濃度の高
い領域は、前記浮遊ゲ−トのソ−ス側下端部より内側の
前記チャネル領域寄りに形成されていることを第１の特
徴としている。

【０００９】前記ドレイン領域は、不純物濃度の低い領
域及びこの不純物濃度の低い領域を囲むように形成され
た不純物濃度の高い領域を備え、前記ドレイン領域の前
記不純物濃度の低い領域は、前記ドレイン領域の表面に
露出していて、一部は前記浮遊ゲ−トのドレイン側下端
部の下に形成されており、前記不純物濃度の高い領域
は、前記浮遊ゲ−トのドレイン側下端部より内側の前記
チャネル領域寄りに形成することもできる。前記ソ−ス
領域及び前記ドレイン領域には、それぞれの領域を囲ん
で形成され、それぞれの領域より不純物濃度の低い低濃
度不純物拡散領域を形成することもできる。

【００１０】また、半導体基板と、前記半導体基板に表
面が露出するように形成されているソ−ス領域と、前記
半導体基板に表面が露出するように形成され、前記ソ−
ス領域に囲まれている絶縁層と、前記半導体基板に表面
が露出するように形成されているドレイン領域と、前記
半導体基板の前記ソ−ス／ドレイン領域の一部とこの領
域間のチャネル領域上に形成された第１のゲ−ト絶縁膜
と、前記第１のゲ−ト絶縁膜の上に形成された浮遊ゲー
トと、前記浮遊ゲートの上に形成された第２のゲ−ト絶
縁膜と、前記第２のゲ−ト絶縁膜の上に形成された制御
ゲートを備え、前記絶縁層は、前記浮遊ゲ−トの少なく
ともソ−ス側下端部の下に形成されており、前記ソ−ス
領域の、前記浮遊ゲ−トの下に形成されている部分は、
前記浮遊ゲ−トのソ−ス側下端部より内側の前記チャネ
ル領域寄りにあることを第２の特徴としている。

【００１１】さらに、半導体基板と、前記半導体基板に
表面が露出するように形成されているソ−ス領域と、前
記ソ−ス領域に形成され、内表面が絶縁膜で被覆されて
いる溝と、前記半導体基板に表面が露出するように形成
されているドレイン領域と、前記半導体基板の前記ソ−
ス／ドレイン領域の一部とこの領域間のチャネル領域上
に形成された第１のゲ−ト絶縁膜と、前記第１のゲ−ト
絶縁膜の上に形成された浮遊ゲートと、前記浮遊ゲート
の上に形成された第２のゲ−ト絶縁膜と、前記第２のゲ
−ト絶縁膜の上に形成された制御ゲートとを備え、前記
溝は、前記浮遊ゲ−トの少なくともソ−ス側下端部の下
に形成されており前記ソ−ス領域の、前記浮遊ゲ−トの
下に形成されている部分は、前記浮遊ゲ−トのソ−ス側
下端部より内側の前記チャネル領域寄りに形成されてい
ることを第３の特徴としている。前記ソ−ス領域及び前
記ドレイン領域を囲むようにそれぞれこれら両領域と同
じ導電型の低濃度不純物拡散領域を形成することも可能
である。

【００１２】本発明の半導体記憶装置の製造方法は、第
１導電型半導体基板にその表面が露出している第２導電
型のソ−ス領域を形成する工程と、前記半導体基板にそ
の表面が露出している第２導電型のドレイン領域を形成
する工程と、前記半導体基板の前記ソ−ス／ドレイン領
域の一部とこの領域間のチャネル領域上に第１のゲ−ト
絶縁膜を形成する工程と、前記第１のゲ−ト絶縁膜上に
浮遊ゲートを形成する工程と、前記浮遊ゲート上に第２
のゲ−ト絶縁膜を形成する工程と、前記第２のゲ−ト絶
縁膜上に制御ゲートを形成する工程と、第１導電型不純
物を導入して、前記ソ−ス領域の所定の領域に第２導電
型の低濃度不純物拡散領域を形成し、この低濃度不純物
拡散領域は、前記浮遊ゲ−トの少なくともソ−ス側下端
部の下に配置する工程とを備えていることを第１の特徴
としている。

【００１３】また、半導体基板に表面が露出しているソ
−ス領域を形成する工程と、前記半導体基板に表面が露
出しているドレイン領域を形成する工程と、前記半導体
基板の前記ソ−ス／ドレイン領域の一部とこの領域間の
チャネル領域上に第１のゲ−ト絶縁膜を形成する工程
と、前記第１のゲ−ト絶縁膜上に浮遊ゲートを形成する
工程と、前記浮遊ゲート上に第２のゲ−ト絶縁膜を形成
する工程と、前記第２のゲ−ト絶縁膜上に制御ゲートを
形成する工程と、酸素原子を導入して、前記ソ−ス領域
の所定の領域にシリコン酸化物の絶縁層を形成し、この
シリコン酸化物の絶縁層は、前記浮遊ゲ−トの少なくと
もソ−ス側下端部の下に配置する工程とを備えているこ
とを第２の特徴としている。さらに、本発明の半導体記
憶装置の消去方法は、浮遊ゲ−トとソ−ス領域との間に
電位差を与えることによって浮遊ゲ−ト内の電子をソ−
ス領域に引抜き、半導体記憶装置を消去する場合におい
て、前記浮遊ゲ−トのソ−ス側下端部の下のソ−ス領域
の部分には空乏層を形成することを特徴としている。

【００１４】

【作用】電気的消去を行う二層ゲ−ト型不揮発性半導体
記憶装置において、浮遊ゲ−トのソ−ス側下端部に接す
る第１のゲ−ト絶縁膜の部分を、直接ソ−ス領域と接触
させないか、もしくは、このソ−ス領域の低濃度不純物
領域と接触するようにしているので、浮遊ゲートのソー
ス側下端部直下よりもチャネルに寄った所にソース領域
の浮遊ゲ−ト直下の部分の表面不純物濃度ピーク領域を
形成する。それによって、消去動作時の酸化膜通過電流
（例えば、Ｆ−Ｎ電流）をゲート端よりチャネル寄りの
表面不純物濃度ピーク領域で流す事になるので、ゲート
端の尖り形状に依存することなく消去特性のばらつきを
抑制することができる。

【００１５】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。本発明の第１の実施例を図１〜図４を参照して
説明する。図１は、例えば、１６Ｍビットのフラッシュ
型ＥＥＰＲＯＭのような二層ゲ−ト型不揮発性メモリの
断面図、図２〜図３は、その製造工程断面図、図４は、
この不揮発性メモリの浮遊ゲ−ト下にあるソ−ス領域の
表面不純物濃度分布図である。Ｐ型シリコン半導体基板
１の表面領域には、Ｎ^＋不純物拡散領域（以下、Ｎ^＋領
域という）が形成され、これをソ−ス領域７およびドレ
イン領域８とする。これらソ−ス／ドレイン領域７、８
の外側を囲むようにＮ⁻低濃度不純物拡散領域（以下、
Ｎ⁻領域という）７１、８１が形成されており、この半
導体基板１に形成されるＭＯＳトランジスタの耐圧を高
めている。半導体基板１のソ−ス／ドレイン領域７、８
間の領域の上にシリコン酸化膜からなる厚さが１００Ａ
程度の第１のゲ−ト絶縁膜２が熱酸化などにより形成さ
れ、その上に浮遊ゲ−ト３が１層目のポリシリコンによ
り形成される。この浮遊ゲ−トのゲ−ト長は、０．６〜
０．８μｍである。

【００１６】この浮遊ゲ−ト３の上に、例えば、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の積層体か
らなる第２のゲ−ト絶縁膜４が形成され、その上に制御
ゲ−ト５が形成されている。制御ゲ−ト５は、２層目の
ポリシリコンからなるが、ここでは、ポリシリコン膜の
上にシリサイド膜を堆積させてゲ−トの抵抗を下げてい
る。ソ−ス／ドレイン領域７、８は、部分的にゲ−トの
下にまで延在しているので、ゲ−トの両端は、それぞれ
両領域上に配置されている。このソ−ス領域７の表面領
域の一部にソ−ス領域より不純物濃度の低いＮ型低濃度
不純物拡散領域（Ｎ⁻領域）１０を設け、この領域の上
に浮遊ゲ−ト３のソ−ス側下端部が配置されるようにす
る。したがって、ソ−ス領域７の浮遊ゲ−ト３の下にあ
る基板の表面に露出している部分は、前記ソ−ス側下端
部の直下には配置されず、ソ−ス／ドレイン領域間のチ
ャネル領域によっている。制御ゲ−ト５及び浮遊ゲ−ト
３は、シリコン酸化膜などの絶縁膜６で被覆されてい
る。制御ゲ−ト５、ソ−ス領域７、ドレイン領域８に
は、それぞれゲ−ト電極Ｇ、ソ−ス電極Ｓ、ドレイン電
極Ｄが形成されている。図示はしないが、ゲ−ト電極Ｇ
及びドレイン電極は、それぞれメモリのワ−ド線及びビ
ット線に接続している。

【００１７】このような構成のセルにおいて、ソース領
域、とくに、浮遊ゲ−ト３の直下の部分の不純物濃度プ
ロファイルは、図４に示すように表わされる。浮遊ゲー
ト３のソース側下端部延長線上を原点（０）として、チ
ャネル側に＋ｘをとる（したがって、チャネルと反対側
の浮遊ゲ−ト３とは離れた方向は、−ｘになる）。図か
ら明らかなように、ソース側下端部直下（ｘ＝０付近）
よりもチャネルに寄った所にソース領域表面の不純物濃
度ピーク領域が形成されている。この不純物濃度のピ−
ク値は、１×１０²⁰〜３×１０²¹ｃｍ^-3程度にするのが
適当であるが、勿論、本発明においては、この範囲に限
定する必要はない。この領域は、他の領域に比べて不純
物濃度が高いので、Ｎ^＋領域と称している。ソ−ス領域
３の浮遊ゲ−トとは離れた−ｘ方向の部分は、Ｎ⁻領域
１０であり、ｘ＝０位置の低い表面不純物濃度をほぼ一
様に維持していく。このＮ⁻領域１０の不純物濃度は、
１×１０¹⁸ｃｍ^-3程度よりは高く、前記不純物濃度のピ
−ク値より低ければよい。Ｎ⁻領域１０と反対側のＮ⁻
領域７１の不純物濃度も前記不純物濃度のピ−ク値より
低ければよく、基板との境界付近では、基板の不純物濃
度（例えば、１０¹⁶ｃｍ^-3のオ−ダ−）とほぼ等しくな
る。

【００１８】ソース電極Ｓを、例えば、１１Ｖ〜１３Ｖ
程度の正バイアスに、またゲート電極Ｇをゼロまたは負
バイアスに印加して消去動作を行うと、浮遊ゲ−ト３と
ソ−ス電極Ｓ間の電位差によって第１のゲ−ト絶縁膜２
にかかる電界が強まるとＦ−Ｎ電流によって電子は、ソ
−ス側に引抜かれる。このとき、Ｎ⁻領域１０であるソ
ース側下端部の直下では空乏層が伸びて高抵抗になり、
Ｆ−Ｎ電流は、ゲート端ではなく、表面不純物濃度が高
濃度であるＮ^＋ソ−ス領域７の部分を矢印のように流れ
る。従って、このメモリの消去特性は、浮遊ゲート端部
の形状に依存しないので、ばらつきを抑制することがで
きる。このＮ⁻領域１０がゲ−ト端Ａの直下よりゲ−ト
下のチャネル方向へ入込み過ぎるとチャネル長Ｌc が短
くなるので好ましくない。不純物を半導体基板にイオン
注入し、熱拡散を行ってソ−ス領域７を形成する際に、
熱拡散は、横方向にも行われるので、ゲ−トをマスクに
してイオン注入しても拡散領域は、ゲ−トの下の部分に
まで広がる。この横方向の拡散は、半導体基板に対する
深さ方向の拡散の６割に相当する。

【００１９】したがって、拡散領域用不純物を半導体基
板に垂直に、ゲ−ト端をマスクにして、イオン注入した
場合は、Ｎ⁻領域７１を含んだソ−ス領域７の浮遊ゲ−
ト３の下にある部分の長さｘ_s は、同じくソ−ス領域の
半導体基板１の表面から底部までの深さｘ_j の０．６倍
に相当する。しかし、例えば、斜めにイオン注入する
と、ｘ_s はもっと大きくなる。このＮ⁻領域７１を含む
ソ−ス領域７の深さｘ_jは、０．２〜０．３μｍ程度に
しているが、ソ−ス領域のゲ−ト下の部分の長さｘ_s を
適宜の長さに調整するために前記ｘ_j の値の範囲を越え
ることも可能である。また、Ｎ⁻領域１０も当然浮遊ゲ
−ト３の下の部分まで入り込み、ゲ−ト端Ａの形状の影
響を受けないようにする必要があるが、浮遊ゲ−ト下に
入り込んでいる部分の長さｔは、浮遊ゲ−ト３のゲ−ト
長Ｌg の６〜２０％程度にすれば、ゲ−ト端の影響は、
さほど受けず、チャネル長を小さくし過ぎることはな
い。

【００２０】次に、この不揮発性メモリの製造方法につ
いて説明する。前記Ｐ型シリコン半導体基板１上の所定
の位置に、下から、第１のゲート絶縁膜２となるシリコ
ン熱酸化膜、浮遊ゲ−ト３となる第１のポリシリコン
膜、第２のゲ−ト絶縁膜４となるシリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜の積層体および制御ゲ−ト
５となる第２のポリシリコン膜とタングステンシリサイ
ド膜とからなるポリサイド膜を順次堆積した後、既知の
セルフアライン加工技術によって加工して二層ゲート構
造を有するスタックトゲートを形成する（図２）。つい
で、半導体基板全面に、例えば、Ａｓを６０ＫｅＶ、１
×１０¹⁶ｃｍ^-2程度のド−ズ量でイオン注入する。つい
で、シリコン酸化（ＳｉＯ₂ ）膜６を減圧ＣＶＤにより
を２００Ａ程度堆積し、この上から、例えば、Ｐを４０
ｋｅＶ、２×１０¹³ｃｍ^-2程度イオン注入し、これを熱
拡散してソ−ス／ドレイン領域を形成する。拡散係数の
小さいＡｓのイオン注入により、Ｎ^＋ソ−ス領域７及び
Ｎ^＋ドレイン領域８が形成され、拡散係数の大きいＰの
イオン注入により、それぞれのＮ⁻低濃度不純物拡散領
域７１、８１が形成される。

【００２１】続いて、ソース領域７の浮遊ゲート３下端
部近傍のみを開孔したパターンのフォトレジスト９を形
成する（図３）。このレジストパターンをマスクとし
て、たとえばＢＦ₂ を２０ｋｅＶ、２×１０¹⁵ｃｍ^-2程
度イオン注入し、熱拡散して浮遊ゲ−ト３のソ−ス側下
端部の直下を含むソ−ス領域７の表面領域にＮ⁻領域１
０を形成する。この領域は浮遊ゲート３のソース側下端
部直下を含み、ここよりチャネル寄りに広がっている。
この後通常の半導体装置の製造方法に従って、半導体基
板１に層間絶縁膜を堆積し、さらに、コンタクト孔を開
いて配線形成の後工程をおこなって、不揮発性メモリを
完成する。なお、この実施例では、注入したＡｓとＰを
熱拡散してからＢＦ₂ をイオン注入しているが、図４に
示されるような所望のプロファイルが最終的に得られれ
ば、熱拡散工程の挿入位置や、熱拡散工程の導入の有
無、さらには不純物種のイオン注入順序等は限定されな
い。例えば、ＡｓやＰは３０°の傾斜角で、ＢＦ₂ は０
°でイオン注入すれば、拡散熱工程を適宜抑制すること
ができる。また、上記実施例においては、イオン注入法
を用いているが、固相拡散等のその他の既存の不純物導
入方法を限定無く用いることができる。

【００２２】次ぎに、図５を参照して第２の実施例を説
明する。図は、二層ゲ−ト型の不揮発性メモリの断面図
である。この例では、高濃度のソ−ス／ドレイン領域の
外側にこの領域と同じ導電型の低濃度不純物拡散領域
（図１の７１、８１）が設けられていない。前実施例と
同様にＰ型シリコン半導体基板１の表面領域には、Ｎ^＋
不純物拡散領域が形成され、これをソ−ス領域７および
ドレイン領域８とする。このソ−ス／ドレイン領域７、
８間の領域の上に、シリコン酸化膜からなる厚さが１０
０Ａ程度の第１のゲ−ト絶縁膜２が熱酸化などにより形
成され、その上に浮遊ゲ−ト３が１層目のポリシリコン
により形成される。この浮遊ゲ−ト３の上に、例えば、
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層体からなる第２のゲ−ト絶縁膜４が形成され、その上
に制御ゲ−ト５が形成されている。制御ゲ−ト５は、２
層目のポリシリコンからなるが、ここでは、ポリシリコ
ン膜の上にシリサイド膜を堆積させてゲ−トの抵抗を下
げている。ソ−ス／ドレイン領域７、８は、部分的にゲ
−トの下にまで延在しているので、ゲ−トの両端は、そ
れぞれ両領域上に配置されている。このソ−ス領域７の
表面領域の一部にソ−ス領域より不純物濃度の低いＮ⁻
領域１０を設け、この領域の上に浮遊ゲ−ト３のソ−ス
側下端部が配置されるようにする。

【００２３】したがって、ソ−ス領域７の浮遊ゲ−ト３
の下にある基板表面に露出している部分は、前記ソ−ス
側下端部の直下には配置されず、ソ−ス／ドレイン領域
間のチャネルの方向によっている。制御ゲ−ト５及び浮
遊ゲ−ト３は、ＣＶＤシリコン酸化膜などの絶縁膜６で
被覆されている。この実施例の不揮発性メモリを用いて
消去動作を行うと、浮遊ゲ−ト３とソ−ス電極間の電位
差によって第１のゲ−ト絶縁膜２にかかる電界が強まる
とＦ−Ｎ電流が流れて電子は、ソ−ス７側に引抜かれ
る。このとき、Ｎ⁻領域１０が存在する浮遊ゲ−トのソ
ース側下端部の直下では空乏層が伸びて高抵抗になり、
Ｆ−Ｎ電流は、ゲート端ではなく、表面不純物濃度が高
濃度であるソ−ス領域７の部分を矢印のように流れる。
従って、このメモリの消去特性は、浮遊ゲート端部の形
状に依存しない。

【００２４】第１の実施例においては、ソース領域７を
形成するために、始めにＡｓとＰをイオン注入し、ソ−
ス領域７の外側に低濃度不純物拡散領域７１を形成して
いわゆるＬＤＤ構造にしているが、これは十分な接合耐
圧を確保するなどの要求に適うために設けたものであ
り、必ずしも必要なわけではない。例えば、第２の実施
例のようにＡｓのみによるＮ^＋単層であっても良い。こ
の際の表面不純物プロファイルは、チャネルとの境界部
で急峻になるが、基本的には図４と類似の形状を示す。
さらに、前述の説明において、不純物拡散領域をＮ^＋、
Ｎ⁻と表記しているが、これは、限定的なものではな
く、不純物の濃度が、図４に示されるような傾向のプロ
ファイルを有していることが本発明を実現するための本
質的な要求であり、Ｎ^＋やＮ⁻という表記には必ずしも
こだわる必要はない。これは、以下の実施例においても
同様である。

【００２５】次に、図６を参照して第３の実施例を説明
する。図は、二層ゲ−ト型の不揮発性メモリの断面図で
ある。この例ではドレイン領域の表面にもＮ⁻領域を形
成することに特徴がある。Ｐ型シリコン半導体基板１の
表面領域には、Ｎ^＋不純物拡散領域であるソ−ス領域７
およびドレイン領域８が形成され、このソ−ス／ドレイ
ン領域７、８間の領域の上にシリコン酸化膜からなる厚
さが１００Ａ程度の第１のゲ−ト絶縁膜２が形成され、
その上に浮遊ゲ−ト３が１層目のポリシリコンにより形
成される。この浮遊ゲ−ト３の上に、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の積層体からなる第２
のゲ−ト絶縁膜４が形成され、その上に制御ゲ−ト５が
形成されている。制御ゲ−ト５は、２層目のポリシリコ
ンからなり、この上にシリサイド膜を堆積させている。
ソ−ス／ドレイン領域７、８は、部分的にゲ−トの下に
まで延在しているので、ゲ−トの両端は、それぞれ両領
域上に配置されている。制御ゲ−ト５及び浮遊ゲ−ト３
は、ＣＶＤシリコン酸化膜などの絶縁膜６で被覆されて
いる。第１の実施例と同じく高濃度のソ−ス／ドレイン
領域の外側にこの領域と同じ導電型の低濃度不純物拡散
領域７１、８１が設けられている。ソ−ス領域７の表面
領域の一部にソ−ス領域より不純物濃度の低いＮ⁻領域
１０を設けこの領域の上に浮遊ゲ−ト３のソ−ス側下端
部が配置されるようにする。

【００２６】したがって、ソ−ス領域７の浮遊ゲ−ト３
の下にある基板表面に露出している部分は、前記ソ−ス
側下端部の直下には配置されず、ソ−ス／ドレイン領域
間のチャネルの方向によっている。また、ドレイン領域
８の表面領域の一部にドレイン領域より不純物濃度の低
いＮ⁻領域１０を設け、この領域の上に浮遊ゲ−ト３の
ドレイン側下端部が配置されるようにする。したがっ
て、ドレイン領域８の、浮遊ゲ−ト３の下にあって基板
表面に露出している部分は、前記ドレイン側下端部の直
下には配置されないで、ソ−ス／ドレイン領域間のチャ
ネルの方向によっている。この様に、ソ−ス／ドレイン
領域７、８の両方にＮ⁻領域１０を形成するので、浮遊
ゲ−ト３の下にあるドレイン領域表面も図４に示すよう
な（Ｎ⁻〜Ｎ^＋〜Ｎ⁻）という濃度プロファイルになっ
ている。この場合、ソ−ス／ドレイン領域７、８に形成
されている両Ｎ⁻領域１０は、１つのレジストパターン
を利用して同時に形成される。この実施例によりドレイ
ン領域でも良好に消去動作ができる。

【００２７】ところで、前述の実施例は、いずれも熱酸
化によるポスト酸化膜の代わりに減圧下で形成されるＬ
Ｐ−ＣＶＤシリコン酸化膜６を堆積した例である。半導
体装置の微細化に伴う熱工程の低温化や熱工程削減の要
求に答えるために、例えば、ＣＶＤ酸化膜を用いる。こ
の場合浮遊ゲートの下端部（図１３のＡの部分）は、殆
ど酸化されないので、図１４に示すＢのような丸め形状
にはならない。本発明では、この様に形状的に厳しい場
合でも、前記実施例のような効果が得られる。従って、
ＣＶＤ酸化膜の代わりに熱酸化膜を形成した図１４の従
来例の半導体メモリに本発明を適用すると、熱酸化によ
ってゲート端が丸くなっていても、その丸まり具合によ
らず、ばらつきの抑制された一定の消去特性が得られ
る。

【００２８】次ぎに、図７及び図８を参照して第４の実
施例を説明する。これら図は、不揮発性メモリの製造工
程の断面図を示すものである。いままでの実施例では、
浮遊ゲ−ト端直下のソ−ス／ドレイン領域の表面不純物
濃度を低く設定することにより、消去時に、この浮遊ゲ
ート端直下部に空乏層を形成して、チャネルよりの濃度
の濃い部分で電子を引き抜いている。この例ではチャネ
ルよりの部分で電子を引き抜く動作を行う手段として、
浮遊ゲート端直下部に空乏層を形成する方法は用いな
い。第１の実施例と同様に、Ｐ型シリコン半導体基板１
の表面領域には、ソ−ス領域７およびドレイン領域８が
形成され、このソ−ス／ドレイン領域間の領域の上に第
１のゲ−ト絶縁膜２が形成され、その上に、ポリシリコ
ンの浮遊ゲ−ト３が形成されている。この浮遊ゲ−ト３
の上に、第２のゲ−ト絶縁膜４が形成され、その上に、
ポリシリコンの制御ゲ−ト５が形成されている。制御ゲ
−ト５は、ポリシリコンの上にシリサイド膜を堆積させ
ている。ソ−ス／ドレイン領域７、８は、部分的にゲ−
トの下にまで延在しているので、ゲ−トの両端は、それ
ぞれ両領域上に配置されている。制御ゲ−ト５及び浮遊
ゲ−ト３は、ＬＤ−ＣＶＤシリコン酸化膜などの絶縁膜
６で被覆されている。第１の実施例と同じく高濃度のソ
−ス／ドレイン領域の外側にこの領域と同じ導電型の低
濃度不純物拡散領域７１、８１が設けられている。

【００２９】つぎに、ソ−ス領域７の一部とその上のゲ
−ト端部を露出させるレジストパターン９をマスクとし
て、例えば、Ｏ₂ を２０ｋｅＶ、２×１０¹⁸ｃｍ^-2程度
イオン注入する（図７）。この後、半導体基板１を熱処
理してこの領域のシリコンをシリコン酸化膜１１にする
（図８）。酸素イオンは、熱処理によりゲ−トの下の部
分にまで、拡散するので、シリコン半導体基板の浮遊ゲ
ート３のソ−ス側下端部の下には前記シリコン酸化膜１
１が形成されている。そこで、消去動作時にはＦ−Ｎ電
流は、浮遊ゲ−ト３のソ−ス側下端部ではなく、ここよ
りチャネルよりを矢印の様に流れる。従って、本実施例
においても消去特性はゲート端形状に依存されず、ばら
つきを抑制することができる。

【００３０】次に、第５の実施例を図９〜図１１を参照
して説明する。図は、不揮発性メモリの製造工程断面図
である。Ｐ型シリコン半導体基板１の上には、第１のゲ
−ト絶縁膜２が形成され、その上にポリシリコンの浮遊
ゲ−ト３が形成されている。この浮遊ゲ−ト３の上に、
第２のゲ−ト絶縁膜４が形成され、その上に、ポリシリ
コンの制御ゲ−ト５が形成されている。制御ゲ−ト５
は、ポリシリコンの上にシリサイド膜を堆積させてい
る。ついで、制御ゲ−ト５及び浮遊ゲ−ト３を含む半導
体基板１上に、例えば、ＬＰ−ＣＶＤ酸化膜などからな
る絶縁膜６を２００Ａ程度堆積する（図９）。次に、レ
ジストパターンをマスク９として、ＲＩＥなどの異方性
エッチング法により、制御ゲ−ト５の一部とソ−ス領域
形成予定領域の絶縁膜６のエッチング除去して制御ゲ−
ト５の一部とソ−ス領域形成予定領域とを露出させる。
ついで、等方性エッチング法により露呈したシリコン基
板１のソ−ス領域形成予定領域に溝１２形成する（図１
０）。ついで、マスク９を除去してから新たにマスク
（図示せず）を用いて、例えば、Ａｓを３５ｋｅＶ、１
×１０¹⁶ｃｍ^-2程度のド−ズ量でイオン注入する。

【００３１】続いて、露出している溝１２や制御ゲ−ト
５の表面を酸化雰囲気中で加熱し、シリコン酸化膜１３
を溝１２内部に形成する。この上から、例えば、Ｐを３
０ｋｅＶ、２×１０¹³ｃｍ^-2程度のド−ズ量でイオン注
入する。ＡｓによりＮ^＋ソ−ス領域７が形成され、Ｐに
よりその外側のＮ⁻領域７１が形成される。これらのイ
オン注入によってドレイン側も同様にＮ^＋ドレイン領域
８およびその外側のＮ⁻領域８１を形成する。この後、
溝１２も含めて半導体基板１上にシリコン酸化膜などの
絶縁膜１４を、例えば、減圧のＣＶＤなどにより堆積す
る（図１１）。本実施例において、シリコン半導体基板
１の浮遊ゲート３のソ−ス側下端部の直下には、このよ
うにシリコン酸化膜１３が形成されている。そこで、消
去動作時にはＦ−Ｎ電流は、このソ−ス側下端部ではな
く、チャネルよりのＮ^＋領域７の部分を流れる。従っ
て、本実施例においても消去特性はゲート端部の形状に
依存されず、ばらつきを抑制することもできる。溝１２
内のシリコン酸化膜１３は、実施例では、熱酸化法を用
いたが、減圧のＣＶＤによることもできる。この方法に
より半導体基板１の表面に堆積される絶縁膜１４と一体
的に形成することが可能になって、工程が短縮される。
また、熱工程が増えるとゲ−ト端部が丸みを持つように
なってデバイスの微細化傾向の障害になるので、この意
味でもこの方法は有利である。

【００３２】前記第５の実施例では、溝１２を形成して
からイオン注入および熱拡散により不純物を拡散してソ
−ス領域７、Ｎ⁻領域７１等を形成している。この場
合、溝１２がすでに形成されていて基板表面が変形して
いるので、イオンを所定の位置に打ち込むことが難し
く、ゲ−ト下への拡散制御はかなり困難を伴う。しか
し、予め溝１２を形成してからソ−ス領域７等を形成す
る場合は、固相拡散法を用いれば、ソ−ス領域などがゲ
−トの下に潜り込む長さを比較的正確に制御する事がで
きるので、有利になる。また、ソ−ス領域７やＮ⁻領域
７１を形成してから溝１２を形成する場合は、予めイオ
ン注入法や固相拡散法等を用いてゲ−ト下を拡散する長
さを正確に決めておく事ができるので、いたずらにチャ
ネル長を短くする事がなくなり、半導体記憶装置の微細
化に役立つものである。なお、本実施例は、ソースから
引き抜く場合を示しているが、ドレインより引き抜く場
合には、ドレインに同様の構造を適用しても良いことは
もちろんである。また、図８では半導体基板に酸素をイ
オン注入して、その部分にシリコン酸化膜を形成してい
るが、酸素に代えて水素を利用することもできる。この
場合は、イオン注入した部分に電荷をトラップするダメ
−ジ領域を形成することになるが、この領域には前述の
酸化膜通過電流は、流れることはない。

【００３３】以上の実施例においては、Ｐ型半導体基板
を用い、この基板内にはＮ型のソ−ス／ドレイン領域を
形成している。しかし、これは１例であって、本発明で
は、これ以外の構造の半導体基板を用いることができ
る。例えば、Ｎ型半導体基板を用い、基板内にＰ型ソ−
ス／ドレイン領域を形成したもの、Ｎ型もしくはＰ型半
導体基板を用い、その基板内にＰウエルもしくはＮウエ
ルを形成したものを利用できる。ただし、Ｐウエルには
Ｎ型ソ−ス／ドレイン領域を設け、ＮウエルにはＰ型ソ
−ス／ドレイン領域を設ける。

【００３４】

【発明の効果】以上の構成により、本発明は、浮遊ゲー
トのソース側下端部の形状に依存することなく、消去ば
らつきを抑制し、安定した消去特性を有する二層ゲート
型不揮発性メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の断面
図。

【図２】第１の実施例の半導体記憶装置の製造工程の断
面図。

【図３】第１の実施例の半導体記憶装置の製造工程の断
面図。

【図４】本発明の半導体記憶装置のソ−ス領域の表面不
純物濃度分布を示す特性図。

【図５】第２の実施例の半導体記憶装置の断面図。

【図６】第３の実施例の半導体記憶装置の断面図。

【図７】第４の実施例の半導体記憶装置の製造工程の断
面図。

【図８】第４の実施例の半導体記憶装置の製造工程の断
面図。

【図９】第５の実施例の半導体記憶装置の製造工程の断
面図。

【図１０】第５の実施例の半導体記憶装置の製造工程の
断面図。

【図１１】第５の実施例の半導体記憶装置の製造工程の
断面図。

【図１２】本発明の半導体記憶装置の拡散領域の拡大断
面図。

【図１３】従来の半導体記憶装置の断面図。

【図１４】従来の半導体記憶装置の断面図。

【図１５】従来の半導体記憶装置のソ−ス領域の表面不
純物濃度分布を示す特性図。

【符号の説明】

１ 半導体基板 ２ 第１のゲート絶縁膜 ３ 浮遊ゲート ４ 第２のゲート絶縁膜 ５ 制御ゲート ６、１４ シリコン酸化膜などの絶縁膜 ７ Ｎ^＋ソ−ス領域 ８ Ｎ^＋ドレイン領域 ９ フォトレジスト １０、７１、８１ 低濃度不純物拡散領域（Ｎ⁻領域） １１、１３ シリコン酸化膜 １２ 溝

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に、表面が露出するように形成され、か
   つ、不純物濃度の低い領域及びこの不純物濃度の低い領
   域を囲んで形成された不純物濃度の高い領域を有するソ
   −ス領域と、 前記半導体基板に、表面が露出するように形成されたド
   レイン領域と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に形成された第１のゲ−ト絶
   縁膜と、 前記第１のゲ−ト絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲート上に形成された第２のゲ−ト絶縁膜と、 前記第２のゲ−ト絶縁膜上に形成された制御ゲートとを
   備え、 前記ソ−ス領域の不純物濃度の低い領域は、前記ソ−ス
   領域の表面に露出していて前記浮遊ゲ−トのソ−ス側下
   端部の下に形成されており、前記ソ−ス領域の不純物濃
   度の高い領域は、前記浮遊ゲ−トのソ−ス側下端部より
   内側の前記チャネル領域寄りに形成されていることを特
   徴とする半導体記憶装置。
2. 【請求項２】 前記ドレイン領域は、不純物濃度の低い
   領域及びこの不純物濃度の低い領域を囲むように形成さ
   れた不純物濃度の高い領域を備えており、前記ドレイン
   領域の前記不純物濃度の低い領域は、前記ドレイン領域
   の表面に露出していて、一部は前記浮遊ゲ−トのドレイ
   ン側下端部の下に形成されており、前記不純物濃度の高
   い領域は、前記浮遊ゲ−トのドレイン側下端部より内側
   の前記チャネル領域寄りに形成されていることを特徴と
   する請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記ソ−ス領域及び前記ドレイン領域に
   は、それぞれの領域を囲んで形成され、それぞれの領域
   より不純物濃度の低い低濃度不純物拡散領域が形成され
   ていることを特徴とする請求項１又は請求項２に記載の
   半導体記憶装置。
4. 【請求項４】 半導体基板と、 前記半導体基板に、表面が露出するように形成されてい
   るソ−ス領域と、 前記半導体基板に、表面が露出するように形成され、前
   記ソ−ス領域に囲まれている絶縁層と、 前記半導体基板に、表面が露出するように形成されてい
   るドレイン領域と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に形成された第１のゲ−ト絶
   縁膜と、 前記第１のゲ−ト絶縁膜の上に形成された浮遊ゲート
   と、 前記浮遊ゲートの上に形成された第２のゲ−ト絶縁膜
   と、 前記第２のゲ−ト絶縁膜の上に形成された制御ゲートと
   を備え、 前記絶縁層は、前記浮遊ゲ−トの少なくともソ−ス側下
   端部の下に形成されており、前記ソ−ス領域の、前記浮
   遊ゲ−トの下に形成されている部分は、前記浮遊ゲ−ト
   のソ−ス側下端部より内側の前記チャネル領域寄りにあ
   ることを特徴とする半導体記憶装置。
5. 【請求項５】 半導体基板と、 前記半導体基板に、表面が露出するように形成されてい
   るソ−ス領域と、 前記ソ−ス領域に形成され、内表面が絶縁膜で被覆され
   ている溝と、 前記半導体基板に、表面が露出するように形成されてい
   るドレイン領域と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に形成された第１のゲ−ト絶
   縁膜と、 前記第１のゲ−ト絶縁膜の上に形成された浮遊ゲート
   と、 前記浮遊ゲートの上に形成された第２のゲ−ト絶縁膜
   と、 前記第２のゲ−ト絶縁膜の上に形成された制御ゲートと
   を備え、 前記溝は、前記浮遊ゲ−トの少なくともソ−ス側下端部
   の下に形成され、前記ソ−ス領域の、前記浮遊ゲ−トの
   下に形成されている部分は、前記浮遊ゲ−トのソ−ス側
   下端部より内側の前記チャネル領域寄りに形成されてい
   ることを特徴とする半導体記憶装置
6. 【請求項６】 前記ソ−ス領域及び前記ドレイン領域を
   囲むようにそれぞれこれら両領域と同じ導電型の低濃度
   不純物拡散領域が形成されていることを特徴とする請求
   項１乃至請求項５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 第１導電型半導体基板に、表面が露出し
   ている第２導電型のソ−ス領域を形成する工程と、 前記半導体基板に、表面が露出している第２導電型のド
   レイン領域を形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に第１のゲ−ト絶縁膜を形成
   する工程と、 前記第１のゲ−ト絶縁膜上に浮遊ゲートを形成する工程
   と、 前記浮遊ゲート上に第２のゲ−ト絶縁膜を形成する工程
   と、 前記第２のゲ−ト絶縁膜上に制御ゲートを形成する工程
   と、 第１導電型不純物を導入して、前記ソ−ス領域の所定の
   領域に第２導電型の低濃度不純物拡散領域を形成し、こ
   の低濃度不純物拡散領域は、前記浮遊ゲ−トの少なくと
   もソ−ス側下端部の下に配置する工程とを備えているこ
   とを特徴とする半導体記憶装置の製造方法。
8. 【請求項８】 半導体基板に、表面が露出しているソ−
   ス領域を形成する工程と、 前記半導体基板に、表面が露出しているドレイン領域を
   形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に第１のゲ−ト絶縁膜を形成
   する工程と、 前記第１のゲ−ト絶縁膜上に浮遊ゲートを形成する工程
   と、 前記浮遊ゲート上に第２のゲ−ト絶縁膜を形成する工程
   と、 前記第２のゲ−ト絶縁膜上に制御ゲートを形成する工程
   と、 酸素原子を導入して、前記ソ−ス領域の所定の領域にシ
   リコン酸化物の絶縁層を形成し、このシリコン酸化物の
   絶縁層は、前記浮遊ゲ−トの少なくともソ−ス側下端部
   の下に配置する工程とを備えていることを特徴とする半
   導体記憶装置の製造方法。
9. 【請求項９】 半導体基板に、表面が露出しているソ−
   ス領域を形成する工程と、 前記半導体基板に、表面が露出しているドレイン領域を
   形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域の一部とこ
   の領域間のチャネル領域上に第１のゲ−ト絶縁膜を形成
   する工程と、 前記第１のゲ−ト絶縁膜上に浮遊ゲートを形成する工程
   と、 前記浮遊ゲート上に第２のゲ−ト絶縁膜を形成する工程
   と、 前記第２のゲ−ト絶縁膜上に制御ゲートを形成する工程
   と、 前記ソ−ス領域の露出している所定の領域をエッチング
   して溝を形成し、この溝は、前記浮遊ゲ−トの少なくと
   もソ−ス側下端部の下に配置する工程と、 前記溝の内表面に絶縁膜を被覆する工程とを備えている
   ことを特徴とする半導体記憶装置の製造方法。
10. 【請求項１０】 浮遊ゲ−トとソ−ス領域との間に電位
    差を与えることによって浮遊ゲ−ト内の電子をソ−ス領
    域に引抜く請求項１、請求項２又は請求項３に記載の半
    導体記憶装置を消去する場合において、前記浮遊ゲ−ト
    のソ−ス側下端部の下のソ−ス領域の部分には空乏層を
    形成することを特徴とする半導体記憶装置の消去方法。