JP3093496B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の上に厚
さが異なる酸化膜を有する半導体装置の製造方法に関す
る。
さが異なる酸化膜を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の製造方法について、
以下に説明する。
以下に説明する。
【０００３】シリコン基板には第１および第２の領域が
形成されている。前記シリコン基板の表面上には第１の
酸化膜が設けられ、この第１の酸化膜の上にはレジスト
膜が設けられる。このレジスト膜をマスクとして写真蝕
刻法により第１の領域の第１の酸化膜がエッチングされ
る。これにより、前記シリコン基板の表面が露出され
る。次に、前記レジスト膜は除去され、前記第１の領域
のシリコン基板の上には第１の酸化膜と厚さが異なる第
２の酸化膜が設けられる。この後、前記第１および第２
の領域にはＭＯＳＦＥＴのゲ−ト電極、ソ−ス・ドレイ
ン領域の拡散層が形成される。
形成されている。前記シリコン基板の表面上には第１の
酸化膜が設けられ、この第１の酸化膜の上にはレジスト
膜が設けられる。このレジスト膜をマスクとして写真蝕
刻法により第１の領域の第１の酸化膜がエッチングされ
る。これにより、前記シリコン基板の表面が露出され
る。次に、前記レジスト膜は除去され、前記第１の領域
のシリコン基板の上には第１の酸化膜と厚さが異なる第
２の酸化膜が設けられる。この後、前記第１および第２
の領域にはＭＯＳＦＥＴのゲ−ト電極、ソ−ス・ドレイ
ン領域の拡散層が形成される。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、第１の酸化膜の上にレジス
ト膜を設け、このレジスト膜をマスクとして第１の酸化
膜をエッチングすることにより、前記シリコン基板の表
面を露出させている。この際、前記レジスト膜に含まれ
る不純物が前記第１の酸化膜および露出させたシリコン
基板それぞれに付着する。このため、前記シリコン基板
の上に設けられた第１および第２の酸化膜それぞれの膜
質を悪くするという問題があった。
半導体装置の製造方法では、第１の酸化膜の上にレジス
ト膜を設け、このレジスト膜をマスクとして第１の酸化
膜をエッチングすることにより、前記シリコン基板の表
面を露出させている。この際、前記レジスト膜に含まれ
る不純物が前記第１の酸化膜および露出させたシリコン
基板それぞれに付着する。このため、前記シリコン基板
の上に設けられた第１および第２の酸化膜それぞれの膜
質を悪くするという問題があった。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、半導体基板の上に膜質
が良く厚さが異なる酸化膜を形成した半導体装置の製造
方法を提供することにある。
されたものであり、その目的は、半導体基板の上に膜質
が良く厚さが異なる酸化膜を形成した半導体装置の製造
方法を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に第１の酸化膜を設
ける工程と、前記第１の酸化膜の上に第１の導電層を設
ける工程と、前記第１の導電層の上に素子形成領域の一
部を覆う第１のマスク膜を設け、この第１のマスク膜を
マスクとして前記第１の導電層をエッチングする工程
と、前記第１のマスク膜を除去する工程と、前記第１の
導電層をマスクとして前記第１の酸化膜をエッチングす
ることにより、前記半導体基板を露出させる工程と、前
記半導体基板および前記第１の導電層の上に、前記第１
の酸化膜と厚さが異なる第２の酸化膜を設ける工程と、
前記第２の酸化膜の上に第２の導電層を設ける工程と、
前記第２の導電層の上に第２のマスク膜を設け、この第
２のマスク膜をマスクとして前記第２の導電層をエッチ
ングする工程と、前記第２のマスク膜を除去する工程
と、前記第２の導電層をマスクとして前記第２の酸化膜
をエッチングする工程とを具備し、前記第２のマスク膜
は素子形成領域において第１の導電層の一部を覆ってい
ることを特徴としている。
解決するため、半導体基板の表面上に第１の酸化膜を設
ける工程と、前記第１の酸化膜の上に第１の導電層を設
ける工程と、前記第１の導電層の上に素子形成領域の一
部を覆う第１のマスク膜を設け、この第１のマスク膜を
マスクとして前記第１の導電層をエッチングする工程
と、前記第１のマスク膜を除去する工程と、前記第１の
導電層をマスクとして前記第１の酸化膜をエッチングす
ることにより、前記半導体基板を露出させる工程と、前
記半導体基板および前記第１の導電層の上に、前記第１
の酸化膜と厚さが異なる第２の酸化膜を設ける工程と、
前記第２の酸化膜の上に第２の導電層を設ける工程と、
前記第２の導電層の上に第２のマスク膜を設け、この第
２のマスク膜をマスクとして前記第２の導電層をエッチ
ングする工程と、前記第２のマスク膜を除去する工程
と、前記第２の導電層をマスクとして前記第２の酸化膜
をエッチングする工程とを具備し、前記第２のマスク膜
は素子形成領域において第１の導電層の一部を覆ってい
ることを特徴としている。
【０００７】
【０００８】
【作用】この発明は、半導体基板の表面上に第１の酸化
膜を設け、この第１の酸化膜の上に第１の導電層を設
け、この第１の導電層の上に第１のマスク膜を設けてい
る。このため、前記第１のマスク膜に含まれる不純物が
前記第１の酸化膜に付着することがない。次に、前記第
１のマスク膜をマスクとして前記第１の導電層をエッチ
ングし、前記第１のマスク膜を除去し、前記第１の導電
層をマスクとして前記第１の酸化膜をエッチングするこ
とにより、前記半導体基板を露出させている。このた
め、前記第１のマスク膜の不純物が前記半導体基板に付
着することがない。この後、前記半導体基板および前記
第１の導電層の上に第２の酸化膜を設けている。したが
って、前記不純物により前記第１および第２の酸化膜の
膜質を悪くすることがない。
膜を設け、この第１の酸化膜の上に第１の導電層を設
け、この第１の導電層の上に第１のマスク膜を設けてい
る。このため、前記第１のマスク膜に含まれる不純物が
前記第１の酸化膜に付着することがない。次に、前記第
１のマスク膜をマスクとして前記第１の導電層をエッチ
ングし、前記第１のマスク膜を除去し、前記第１の導電
層をマスクとして前記第１の酸化膜をエッチングするこ
とにより、前記半導体基板を露出させている。このた
め、前記第１のマスク膜の不純物が前記半導体基板に付
着することがない。この後、前記半導体基板および前記
第１の導電層の上に第２の酸化膜を設けている。したが
って、前記不純物により前記第１および第２の酸化膜の
膜質を悪くすることがない。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１０】図１乃至図６は、この発明の第１の実施例
による半導体装置の製造方法を示すものであり、半導体
基板の表面上に厚さが異なる酸化膜を形成する工程を示
す断面図である。Ｐ型シリコン基板１１には第１および
第２の領域１１ａ、１１ｂから構成されている素子形成
領域が形成されている。前記Ｐ型シリコン基板１１の表
面上には例えば熱酸化により厚さが２００オングストロ
−ム程度の第１の酸化膜１２が形成され、この第１の酸
化膜１２の上には例えば気相成長法により厚さが３００
オングストロ−ム程度の第１の多結晶シリコン層１３が
堆積される。この多結晶シリコン層１３の上には第１の
レジスト膜１４が設けられ、このレジスト膜１４をマス
クとして写真蝕刻法により第１の多結晶シリコン層１３
はＲＩＥ(Reactive Ion Etching)でエッチングされる。
これにより、第１の領域１１ａの第１の酸化膜１２は露
出される。
による半導体装置の製造方法を示すものであり、半導体
基板の表面上に厚さが異なる酸化膜を形成する工程を示
す断面図である。Ｐ型シリコン基板１１には第１および
第２の領域１１ａ、１１ｂから構成されている素子形成
領域が形成されている。前記Ｐ型シリコン基板１１の表
面上には例えば熱酸化により厚さが２００オングストロ
−ム程度の第１の酸化膜１２が形成され、この第１の酸
化膜１２の上には例えば気相成長法により厚さが３００
オングストロ−ム程度の第１の多結晶シリコン層１３が
堆積される。この多結晶シリコン層１３の上には第１の
レジスト膜１４が設けられ、このレジスト膜１４をマス
クとして写真蝕刻法により第１の多結晶シリコン層１３
はＲＩＥ(Reactive Ion Etching)でエッチングされる。
これにより、第１の領域１１ａの第１の酸化膜１２は露
出される。
【００１１】次に、図２に示すように、前記第１のレジ
スト膜１４は除去される。この後、前記第１の多結晶シ
リコン層１３をマスクとして、第１の酸化膜１２は図示
せぬ弗化アンモニウム液によりエッチングされる。これ
により、第１の領域１１ａのＰ型シリコン基板１１の表
面が露出される。
スト膜１４は除去される。この後、前記第１の多結晶シ
リコン層１３をマスクとして、第１の酸化膜１２は図示
せぬ弗化アンモニウム液によりエッチングされる。これ
により、第１の領域１１ａのＰ型シリコン基板１１の表
面が露出される。
【００１２】この後、図３に示すように、前記Ｐ型シリ
コン基板１１および第１の多結晶シリコン層１３の上に
は例えば熱酸化により厚さが１００オングストロ−ム程
度の第２の酸化膜１５が形成される。この第２の酸化膜
１５の上には気相成長法により厚さが３００オングスト
ロ−ム程度の第２の多結晶シリコン層１６が堆積され
る。
コン基板１１および第１の多結晶シリコン層１３の上に
は例えば熱酸化により厚さが１００オングストロ−ム程
度の第２の酸化膜１５が形成される。この第２の酸化膜
１５の上には気相成長法により厚さが３００オングスト
ロ−ム程度の第２の多結晶シリコン層１６が堆積され
る。
【００１３】次に、図４に示すように、前記第２の多結
晶シリコン層１６の上には図示せぬ第２のレジスト膜が
第１の多結晶シリコン層１３の一部を覆うように設けら
れる。この第２のレジスト膜をマスクとして第２の多結
晶シリコン層１６は写真蝕刻法によりＲＩＥでエッチン
グされる。これにより、第２の領域１１ｂの第２の酸化
膜１５は露出される。この後、前記第２のレジスト膜は
除去される。次に、前記第２の多結晶シリコン層１６を
マスクとして、第２の酸化膜１５は弗化アンモニウム液
によりエッチングされる。これにより、前記第２の領域
１１ｂの第１の多結晶シリコン層１３は露出される。こ
の際、前記第１および第２の領域１１ａ、１１ｂの境界
においては、第１の酸化膜１２、第１の多結晶シリコン
層１３、第２の酸化膜１５および第２の多結晶シリコン
層１６が積層されている。
晶シリコン層１６の上には図示せぬ第２のレジスト膜が
第１の多結晶シリコン層１３の一部を覆うように設けら
れる。この第２のレジスト膜をマスクとして第２の多結
晶シリコン層１６は写真蝕刻法によりＲＩＥでエッチン
グされる。これにより、第２の領域１１ｂの第２の酸化
膜１５は露出される。この後、前記第２のレジスト膜は
除去される。次に、前記第２の多結晶シリコン層１６を
マスクとして、第２の酸化膜１５は弗化アンモニウム液
によりエッチングされる。これにより、前記第２の領域
１１ｂの第１の多結晶シリコン層１３は露出される。こ
の際、前記第１および第２の領域１１ａ、１１ｂの境界
においては、第１の酸化膜１２、第１の多結晶シリコン
層１３、第２の酸化膜１５および第２の多結晶シリコン
層１６が積層されている。
【００１４】この後、図５に示すように、前記第１およ
び第２の多結晶シリコン層１３、１６の上には例えば気
相成長法により厚さが３０００オングストロ−ム程度の
第３の多結晶シリコン層１７が堆積される。次に、前記
第１乃至第３の多結晶シリコン層１３、１６、１７には
気相拡散法により燐が拡散される。
び第２の多結晶シリコン層１３、１６の上には例えば気
相成長法により厚さが３０００オングストロ−ム程度の
第３の多結晶シリコン層１７が堆積される。次に、前記
第１乃至第３の多結晶シリコン層１３、１６、１７には
気相拡散法により燐が拡散される。
【００１５】次に、図６に示すように、第１乃至第３の
多結晶シリコン層１３、１６、１７は写真蝕刻法により
パタ−ニングされ、ＭＯＳＦＥＴの第１および第２のゲ
−ト電極１８、１９が形成される。この後、前記ゲ−ト
電極１８、１９をマスクとしてイオン注入されることに
より、前記Ｐ型シリコン基板１１には図示せぬソ−ス・
ドレイン領域の拡散層が形成される。
多結晶シリコン層１３、１６、１７は写真蝕刻法により
パタ−ニングされ、ＭＯＳＦＥＴの第１および第２のゲ
−ト電極１８、１９が形成される。この後、前記ゲ−ト
電極１８、１９をマスクとしてイオン注入されることに
より、前記Ｐ型シリコン基板１１には図示せぬソ−ス・
ドレイン領域の拡散層が形成される。
【００１６】上記第１の実施例によれば、Ｐ型シリコン
基板１１の表面上に第１の酸化膜１２を形成し、この第
１の酸化膜１２の上に第１の多結晶シリコン層１３を堆
積させ、この多結晶シリコン層１３の上に第１のレジス
ト膜１４を設けている。即ち、前記第１の酸化膜１２の
上に第１のレジスト膜１４を直接設けていないため、こ
の第１のレジスト膜１４に含まれる不純物が第１の酸化
膜１２に付着することがない。次に、第１のレジスト膜
１４をマスクとして写真蝕刻法により第１の多結晶シリ
コン層１３をエッチングする。この後、前記レジスト膜
１４を除去し、第１の多結晶シリコン層１３をマスクと
して、第１の酸化膜１２をエッチングすることにより、
Ｐ型シリコン基板１１の表面を露出させている。このた
め、前記第１のレジスト膜１４の不純物がＰ型シリコン
基板１１に付着することがない。次に、前記Ｐ型シリコ
ン基板１１および第１の多結晶シリコン層１３の上に厚
さが１００オングストロ−ム程度の第２の酸化膜１５を
形成し、この酸化膜１５の上に第２の多結晶シリコン層
１６を堆積させ、この多結晶シリコン層１６の上に図示
せぬ第２のレジスト膜を設けている。このため、前記第
２のレジスト膜に含まれる不純物が第１の酸化膜１５に
付着することがない。この結果、前記レジスト膜１４の
不純物による第１および第２の酸化膜１２、１５におけ
る膜質の悪化を防止することができる。したがって、Ｐ
型シリコン基板１１の上に膜質が良く厚さが異なる酸化
膜１２、１５を形成することができる。
基板１１の表面上に第１の酸化膜１２を形成し、この第
１の酸化膜１２の上に第１の多結晶シリコン層１３を堆
積させ、この多結晶シリコン層１３の上に第１のレジス
ト膜１４を設けている。即ち、前記第１の酸化膜１２の
上に第１のレジスト膜１４を直接設けていないため、こ
の第１のレジスト膜１４に含まれる不純物が第１の酸化
膜１２に付着することがない。次に、第１のレジスト膜
１４をマスクとして写真蝕刻法により第１の多結晶シリ
コン層１３をエッチングする。この後、前記レジスト膜
１４を除去し、第１の多結晶シリコン層１３をマスクと
して、第１の酸化膜１２をエッチングすることにより、
Ｐ型シリコン基板１１の表面を露出させている。このた
め、前記第１のレジスト膜１４の不純物がＰ型シリコン
基板１１に付着することがない。次に、前記Ｐ型シリコ
ン基板１１および第１の多結晶シリコン層１３の上に厚
さが１００オングストロ−ム程度の第２の酸化膜１５を
形成し、この酸化膜１５の上に第２の多結晶シリコン層
１６を堆積させ、この多結晶シリコン層１６の上に図示
せぬ第２のレジスト膜を設けている。このため、前記第
２のレジスト膜に含まれる不純物が第１の酸化膜１５に
付着することがない。この結果、前記レジスト膜１４の
不純物による第１および第２の酸化膜１２、１５におけ
る膜質の悪化を防止することができる。したがって、Ｐ
型シリコン基板１１の上に膜質が良く厚さが異なる酸化
膜１２、１５を形成することができる。
【００１７】また、第１乃至第３の多結晶シリコン層１
３、１６、１７に気相拡散法により燐を拡散させてい
る。この際、第１および第２の領域１１ａ、１１ｂの境
界において、第１の酸化膜１２、第１の多結晶シリコン
層１３、第２の酸化膜１５および第２の多結晶シリコン
層１６を積層しているため、前記燐がＰ型シリコン基板
１１に到達することがない。
３、１６、１７に気相拡散法により燐を拡散させてい
る。この際、第１および第２の領域１１ａ、１１ｂの境
界において、第１の酸化膜１２、第１の多結晶シリコン
層１３、第２の酸化膜１５および第２の多結晶シリコン
層１６を積層しているため、前記燐がＰ型シリコン基板
１１に到達することがない。
【００１８】尚、上記第１の実施例では、素子形成領域
に第１および第２の領域１１ａ、１１ｂの境界を形成し
ているが、素子分離領域に第１および第２の領域１１
ａ、１１ｂの境界を形成することも可能であり、この場
合、前記境界において、第１の酸化膜１２、第１の多結
晶シリコン層１３、第２の酸化膜１５および第２の多結
晶シリコン層１６を積層しなくても良い。
に第１および第２の領域１１ａ、１１ｂの境界を形成し
ているが、素子分離領域に第１および第２の領域１１
ａ、１１ｂの境界を形成することも可能であり、この場
合、前記境界において、第１の酸化膜１２、第１の多結
晶シリコン層１３、第２の酸化膜１５および第２の多結
晶シリコン層１６を積層しなくても良い。
【００１９】また、第１の酸化膜１２の上に第１の多結
晶シリコン層１３を設け、第２の酸化膜１５の上に第２
の多結晶シリコン層１６を設けているが、第１の酸化膜
１２の上に第１のＭｏシリサイド層を設け、第２の酸化
膜１５の上に第２のＭｏシリサイド層を設けることも可
能であり、第１の酸化膜１２の上に燐をド−プさせなが
ら成長させた第１の多結晶シリコン層を設け、第２の酸
化膜１５の上に燐をド−プさせながら成長させた第２の
多結晶シリコン層を設けることも可能であり、これらの
場合、第１および第２の領域１１ａ、１１ｂの境界にお
いて、第１の酸化膜１２、第１のＭｏシリサイド層又は
多結晶シリコン層、第２の酸化膜１５および第２のＭｏ
シリサイド層又は多結晶シリコン層を積層しなくても良
い。また、第１および第２の領域１１ａ、１１ｂの境界
は、拡散層上にあることも可能である。
晶シリコン層１３を設け、第２の酸化膜１５の上に第２
の多結晶シリコン層１６を設けているが、第１の酸化膜
１２の上に第１のＭｏシリサイド層を設け、第２の酸化
膜１５の上に第２のＭｏシリサイド層を設けることも可
能であり、第１の酸化膜１２の上に燐をド−プさせなが
ら成長させた第１の多結晶シリコン層を設け、第２の酸
化膜１５の上に燐をド−プさせながら成長させた第２の
多結晶シリコン層を設けることも可能であり、これらの
場合、第１および第２の領域１１ａ、１１ｂの境界にお
いて、第１の酸化膜１２、第１のＭｏシリサイド層又は
多結晶シリコン層、第２の酸化膜１５および第２のＭｏ
シリサイド層又は多結晶シリコン層を積層しなくても良
い。また、第１および第２の領域１１ａ、１１ｂの境界
は、拡散層上にあることも可能である。
【００２０】図１乃至図５および図７、図８は、この発
明の第２の実施例による半導体装置の製造方法を示すも
のであり、２種類のトランジスタを隣接して配置したＮ
ＡＮＤ型ＥＥＰＲＯＭに応用した例を示すものである。
第２の実施例において、第１の実施例と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
明の第２の実施例による半導体装置の製造方法を示すも
のであり、２種類のトランジスタを隣接して配置したＮ
ＡＮＤ型ＥＥＰＲＯＭに応用した例を示すものである。
第２の実施例において、第１の実施例と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
【００２１】図５に示すように、第１および第２の多結
晶シリコン層１３、１６の上には第３の多結晶シリコン
層１７が堆積される。次に、第１乃至第３の多結晶シリ
コン層１３、１６、１７には気相拡散法により燐が拡散
される。
晶シリコン層１３、１６の上には第３の多結晶シリコン
層１７が堆積される。次に、第１乃至第３の多結晶シリ
コン層１３、１６、１７には気相拡散法により燐が拡散
される。
【００２２】この後、図７に示すように、前記第３の多
結晶シリコン層１７の上には厚さが１５０オングストロ
−ム程度の酸化膜、厚さが１５０オングストロ−ム程度
の窒化膜および厚さが５０オングストロ−ム程度の酸化
膜の３層から構成されたＯＮＯ膜２２が形成される。こ
のＯＮＯ膜２２の上には厚さが３０００オングストロ−
ム程度の第４の多結晶シリコン層２３が堆積される。次
に、この多結晶シリコン層２３には気相拡散法により燐
が拡散される。
結晶シリコン層１７の上には厚さが１５０オングストロ
−ム程度の酸化膜、厚さが１５０オングストロ−ム程度
の窒化膜および厚さが５０オングストロ−ム程度の酸化
膜の３層から構成されたＯＮＯ膜２２が形成される。こ
のＯＮＯ膜２２の上には厚さが３０００オングストロ−
ム程度の第４の多結晶シリコン層２３が堆積される。次
に、この多結晶シリコン層２３には気相拡散法により燐
が拡散される。
【００２３】次に、図８に示すように、前記多結晶シリ
コン層２３の上には写真蝕刻法により図示せぬ第３のレ
ジスト膜が設けられる。この第３のレジスト膜をマスク
として第４の多結晶シリコン層２３、ＯＮＯ膜２２、第
３の多結晶シリコン層１７、第１、第２の多結晶シリコ
ン層１３、１６はＲＩＥにより順にエッチングされる。
これにより、酸化膜の薄い領域である第１の領域１１ａ
には第１および第２のメモリセル２４ａ、２４ｂが形成
され、酸化膜の厚い領域である第２の領域１１ｂには選
択ゲ−ト２５が形成される。したがって、第２の領域１
１ｂにおいては第１のトランジスタ２６が形成され、第
１の領域１１ａにおいては第２および第３のトランジス
タ２７、２８が形成される。上記第２の実施例において
も第１の実施例と同様の効果を得ることができる。
コン層２３の上には写真蝕刻法により図示せぬ第３のレ
ジスト膜が設けられる。この第３のレジスト膜をマスク
として第４の多結晶シリコン層２３、ＯＮＯ膜２２、第
３の多結晶シリコン層１７、第１、第２の多結晶シリコ
ン層１３、１６はＲＩＥにより順にエッチングされる。
これにより、酸化膜の薄い領域である第１の領域１１ａ
には第１および第２のメモリセル２４ａ、２４ｂが形成
され、酸化膜の厚い領域である第２の領域１１ｂには選
択ゲ−ト２５が形成される。したがって、第２の領域１
１ｂにおいては第１のトランジスタ２６が形成され、第
１の領域１１ａにおいては第２および第３のトランジス
タ２７、２８が形成される。上記第２の実施例において
も第１の実施例と同様の効果を得ることができる。
【００２４】また、素子形成領域において、Ｐ型シリコ
ン基板１１の上に厚さが異なる酸化膜１２、１５を設け
ている。このため、第１の酸化膜１５をゲ−ト酸化膜と
する第１のトランジスタ２６と第２の酸化膜１２をゲ−
ト酸化膜とする第２のトランジスタ２７とを隣接して形
成することができる。この結果、半導体装置の集積度を
向上させることができる。
ン基板１１の上に厚さが異なる酸化膜１２、１５を設け
ている。このため、第１の酸化膜１５をゲ−ト酸化膜と
する第１のトランジスタ２６と第２の酸化膜１２をゲ−
ト酸化膜とする第２のトランジスタ２７とを隣接して形
成することができる。この結果、半導体装置の集積度を
向上させることができる。
【００２５】尚、上記第２の実施例では、第２の多結晶
シリコン層１６の上に第２のレジスト膜を第１の多結晶
シリコン層１３の一部を覆うように設けているが、第２
の多結晶シリコン層１６の上に第１の多結晶シリコン層
１３を覆わない第２のレジスト膜を設けることも可能で
ある。この場合は、前記第２のレジスト膜をマスクとし
て第２の酸化膜１５がエッチングされることにより、第
１および第２の領域１１ａ、１１ｂの境界においてＰ型
シリコン基板１１が露出される。この後、第３の多結晶
シリコン層１７に燐を導入すると、この燐が前記露出さ
れたＰ型シリコン基板１１にしみだすが、前記境界にト
ランジスタを形成していないため、このしみだした燐は
特に問題とはならない。
シリコン層１６の上に第２のレジスト膜を第１の多結晶
シリコン層１３の一部を覆うように設けているが、第２
の多結晶シリコン層１６の上に第１の多結晶シリコン層
１３を覆わない第２のレジスト膜を設けることも可能で
ある。この場合は、前記第２のレジスト膜をマスクとし
て第２の酸化膜１５がエッチングされることにより、第
１および第２の領域１１ａ、１１ｂの境界においてＰ型
シリコン基板１１が露出される。この後、第３の多結晶
シリコン層１７に燐を導入すると、この燐が前記露出さ
れたＰ型シリコン基板１１にしみだすが、前記境界にト
ランジスタを形成していないため、このしみだした燐は
特に問題とはならない。
【００２６】図９は、この発明の第３の実施例による半
導体装置の製造方法を示すものであり、２種類のトラン
ジスタを並列に連続して配置した４値のマスクＲＯＭに
応用した例を示す平面図である。図５は、図９に示す５
−５線に沿った断面図である。第３の実施例において、
第１の実施例と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
導体装置の製造方法を示すものであり、２種類のトラン
ジスタを並列に連続して配置した４値のマスクＲＯＭに
応用した例を示す平面図である。図５は、図９に示す５
−５線に沿った断面図である。第３の実施例において、
第１の実施例と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
【００２７】図５に示すように、第１および第２の多結
晶シリコン層１３、１６の上には第３の多結晶シリコン
層１７が設けられる。次に、第１乃至第３の多結晶シリ
コン層１３、１６、１７には気相拡散法により燐が拡散
される。これにより、前記第１乃至第３の多結晶シリコ
ン層１３、１６、１７から構成された図９に示すゲ−ト
電極３３が形成される。このゲ−ト電極３３の中央には
境界３０が形成されている。この境界３０から第１の矢
印３１ａ側はＰ型シリコン基板上の酸化膜が薄い領域で
あり、前記境界３０から第２の矢印３１ｂ側はＰ型シリ
コン基板上の酸化膜が厚い領域である。
晶シリコン層１３、１６の上には第３の多結晶シリコン
層１７が設けられる。次に、第１乃至第３の多結晶シリ
コン層１３、１６、１７には気相拡散法により燐が拡散
される。これにより、前記第１乃至第３の多結晶シリコ
ン層１３、１６、１７から構成された図９に示すゲ−ト
電極３３が形成される。このゲ−ト電極３３の中央には
境界３０が形成されている。この境界３０から第１の矢
印３１ａ側はＰ型シリコン基板上の酸化膜が薄い領域で
あり、前記境界３０から第２の矢印３１ｂ側はＰ型シリ
コン基板上の酸化膜が厚い領域である。
【００２８】この後、前記ゲ−ト電極３３の両側におけ
る図示せぬＰ型シリコン基板にはソ−ス・ドレイン領域
の拡散層３２、３４が形成される。したがって、前記酸
化膜の薄い領域には第１のトランジスタ３５が形成さ
れ、前記酸化膜の厚い領域には第２のトランジスタ３６
が形成される。上記第３の実施例においても第１の実施
例と同様の効果を得ることができる。
る図示せぬＰ型シリコン基板にはソ−ス・ドレイン領域
の拡散層３２、３４が形成される。したがって、前記酸
化膜の薄い領域には第１のトランジスタ３５が形成さ
れ、前記酸化膜の厚い領域には第２のトランジスタ３６
が形成される。上記第３の実施例においても第１の実施
例と同様の効果を得ることができる。
【００２９】また、素子形成領域において、Ｐ型シリコ
ン基板１１の上に厚さが異なる酸化膜１２、１５を設け
ている。このため、第２の酸化膜１５をゲ−ト酸化膜と
する第１のトランジスタ３５と第１の酸化膜１２をゲ−
ト酸化膜とする第２のトランジスタ３６とを連続して形
成することができる。この結果、半導体装置の集積度を
向上させることができる。
ン基板１１の上に厚さが異なる酸化膜１２、１５を設け
ている。このため、第２の酸化膜１５をゲ−ト酸化膜と
する第１のトランジスタ３５と第１の酸化膜１２をゲ−
ト酸化膜とする第２のトランジスタ３６とを連続して形
成することができる。この結果、半導体装置の集積度を
向上させることができる。
【００３０】尚、上記第３の実施例では、第２の多結晶
シリコン層１６の上に第２のレジスト膜を第１の多結晶
シリコン層１３の一部を覆うように設けている。これ
は、第２の多結晶シリコン層１６の上に第１の多結晶シ
リコン層１３の一部を覆わない第２のレジスト膜を設け
ると、前記第２のレジスト膜をマスクとして第２の酸化
膜１５がエッチングされた際、前記境界３０においてＰ
型シリコン基板１１が露出され、この露出されたＰ型シ
リコン基板１１に燐がしみだすことにより、セルのしき
い値を変化させてしまうからである。
シリコン層１６の上に第２のレジスト膜を第１の多結晶
シリコン層１３の一部を覆うように設けている。これ
は、第２の多結晶シリコン層１６の上に第１の多結晶シ
リコン層１３の一部を覆わない第２のレジスト膜を設け
ると、前記第２のレジスト膜をマスクとして第２の酸化
膜１５がエッチングされた際、前記境界３０においてＰ
型シリコン基板１１が露出され、この露出されたＰ型シ
リコン基板１１に燐がしみだすことにより、セルのしき
い値を変化させてしまうからである。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
第１の導電層の上に第１のマスク膜を設け、この第１の
マスク膜をマスクとして前記第１の導電層をエッチング
し、前記第１のマスク膜を除去し、前記第１の導電層を
マスクとして前記第１の酸化膜をエッチングしている。
したがって、半導体基板の上に膜質が良く厚さが異なる
酸化膜を形成することができる。
第１の導電層の上に第１のマスク膜を設け、この第１の
マスク膜をマスクとして前記第１の導電層をエッチング
し、前記第１のマスク膜を除去し、前記第１の導電層を
マスクとして前記第１の酸化膜をエッチングしている。
したがって、半導体基板の上に膜質が良く厚さが異なる
酸化膜を形成することができる。
【図１】この発明の第１および第２の実施例による半導
体装置の製造方法を示す断面図。
体装置の製造方法を示す断面図。
【図２】この発明の第１および第２の実施例による半導
体装置の製造方法を示すものであり、図１の次の工程を
示す断面図。
体装置の製造方法を示すものであり、図１の次の工程を
示す断面図。
【図３】この発明の第１および第２の実施例による半導
体装置の製造方法を示すものであり、図２の次の工程を
示す断面図。
体装置の製造方法を示すものであり、図２の次の工程を
示す断面図。
【図４】この発明の第１および第２の実施例による半導
体装置の製造方法を示すものであり、図３の次の工程を
示す断面図。
体装置の製造方法を示すものであり、図３の次の工程を
示す断面図。
【図５】この発明の第１および第２の実施例による半導
体装置の製造方法を示すものであり、図４の次の工程を
示す断面図。
体装置の製造方法を示すものであり、図４の次の工程を
示す断面図。
【図６】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図５の次の工程を示す断面
図。
造方法を示すものであり、図５の次の工程を示す断面
図。
【図７】この発明の第２の実施例による半導体装置の製
造方法を示すものであり、図５の次の工程を示す断面
図。
造方法を示すものであり、図５の次の工程を示す断面
図。
【図８】この発明の第２の実施例による半導体装置の製
造方法を示すものであり、図７の次の工程を示す断面
図。
造方法を示すものであり、図７の次の工程を示す断面
図。
【図９】この発明の第３の実施例による半導体装置の製
造方法を示す平面図。
造方法を示す平面図。
11…Ｐ型シリコン基板、11a …第１の領域、11b …第２
の領域、12…第１の酸化膜、13…第１の多結晶シリコン
層、14…第１のレジスト膜、15…第２の酸化膜、16…第
２の多結晶シリコン層、17…第３の多結晶シリコン層、
18…第１のゲ−ト電極、19…第２のゲ−ト電極、22…Ｏ
ＮＯ膜、24a …第４の多結晶シリコン層、…第１のメモ
リセル、24b …第第２のメモリセル２、25…選択ゲ−
ト、26…第１のトランジスタ、27…第２のトランジス
タ、28…第３のトランジスタ、30…境界、31a …第１の
矢印、31b …第２の矢印、32…ソ−ス領域の拡散層、33
…ゲ−ト電極、34…ドレイン領域の拡散層、35…第１の
トランジスタ、36…第２のトランジスタ
の領域、12…第１の酸化膜、13…第１の多結晶シリコン
層、14…第１のレジスト膜、15…第２の酸化膜、16…第
２の多結晶シリコン層、17…第３の多結晶シリコン層、
18…第１のゲ−ト電極、19…第２のゲ−ト電極、22…Ｏ
ＮＯ膜、24a …第４の多結晶シリコン層、…第１のメモ
リセル、24b …第第２のメモリセル２、25…選択ゲ−
ト、26…第１のトランジスタ、27…第２のトランジス
タ、28…第３のトランジスタ、30…境界、31a …第１の
矢印、31b …第２の矢印、32…ソ−ス領域の拡散層、33
…ゲ−ト電極、34…ドレイン領域の拡散層、35…第１の
トランジスタ、36…第２のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 H01L 21/3065 H01L 27/088
Claims (1)
- 【請求項１】 半導体基板の表面上に第１の酸化膜を設
ける工程と、 前記第１の酸化膜の上に第１の導電層を設ける工程と、 前記第１の導電層の上に素子形成領域の一部を覆う第１
のマスク膜を設け、この第１のマスク膜をマスクとして
前記第１の導電層をエッチングする工程と、 前記第１のマスク膜を除去する工程と、 前記第１の導電層をマスクとして前記第１の酸化膜をエ
ッチングすることにより、前記半導体基板を露出させる
工程と、 前記半導体基板および前記第１の導電層の上に、前記第
１の酸化膜と厚さが異なる第２の酸化膜を設ける工程
と、 前記第２の酸化膜の上に第２の導電層を設ける工程と、 前記第２の導電層の上に第２のマスク膜を設け、この第
２のマスク膜をマスクとして前記第２の導電層をエッチ
ングする工程と、 前記第２のマスク膜を除去する工程と、 前記第２の導電層をマスクとして前記第２の酸化膜をエ
ッチングする工程とを具備し、 前記第２のマスク膜は素子形成領域において第１の導電
層の一部を覆っている ことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04330260A JP3093496B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04330260A JP3093496B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177119A JPH06177119A (ja) | 1994-06-24 |
| JP3093496B2 true JP3093496B2 (ja) | 2000-10-03 |
Family
ID=18230654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04330260A Expired - Fee Related JP3093496B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093496B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026018A1 (fr) | 2001-09-18 | 2003-03-27 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
-
1992
- 1992-12-10 JP JP04330260A patent/JP3093496B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177119A (ja) | 1994-06-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |