JP4311044B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トンネル膜を備える不揮発性半導体記憶装置の製造方法に関するものである。
【0002】
【従来の技術】
従来、EEPROMの製造方法において、EEPROMの縮小化を図るために、トンネル窓領域をフィールド領域とオーバーラップさせる方法がある。(例えば、特許文献1参照)。以下にてこの製造方法を説明する。
【0003】
この製造方法を図10〜12に示す。各図の図(a)は平面図であり、図(b)、(c)はそれぞれ図(a)中のA−A’線断面図、B−B’線断面図である。なお、図1〜図8と同一の構成部については同一の符号を付すことで説明を一部省略している。
【0004】
〔図10に示す工程〕
半導体基板1にアクティブ領域3とフィールド領域4とが形成されている半導体基板1に対して、アクティブ領域3の表面上にトンネル効果がほとんど生じない膜厚の絶縁膜31を形成する。続いて、半導体基板1の上に、開口部21、22を有するフォトレジスト32を形成する。
【0005】
そして、フォトレジスト32をマスクとしたイオン注入により、不純物注入領域33、34を形成する。このとき、どの方向においても、基板表面に対する垂線との成す角度が7度程度となるようにイオン注入する。これは、基板中のイオンのチャンネリングを防止するためである。
【0006】
〔図11に示す工程〕
フォトレジスト32を除去し、熱処理を行うことで、不純物注入領域33、34中の不純物を拡散させる。これにより、第1のN型埋め込み層5、第2のN型埋め込み層6を形成する。
【0007】
〔図12に示す工程〕
図12中には示していないが、フォトレジストを再度成膜し、トンネル窓の形成予定領域に対応する部分を開口する。そして、このフォトレジストをマスクとしたエッチングにより、絶縁膜31をエッチングする。これにより、絶縁膜31にトンネル窓領域23を形成する。トンネル窓領域23とは、絶縁膜31のうち、トンネル膜を形成するためにエッチングされる領域である。
【0008】
続いて、トンネル窓領域23における半導体基板1の表面上にトンネル膜9を形成する。トンネル膜9とは書き換え電圧印加時にトンネル電流を流しうる絶縁膜である。
【0009】
その後、図示しないが、トンネル膜9の上にフローティングゲート、コントロールゲートを形成する。また、メモリトランジスタのソース層、ドレイン層や、選択トランジスタのゲート電極、ソース層、及びドレイン層を形成することで、EEPROMを製造する。
【0010】
なお、第1のN型埋め込み層5及び第2のN型埋め込み層6の間の領域がチャネル領域12である。図1中のA−A’線方向は、チャネル長(L)と同じ方向であり、以下ではこの方向をL方向と呼ぶ。同様に、図1中のB−B’線方向は、チャネル幅(W)と同じ方向であり、以下ではこの方向をW方向と呼ぶ。
【0011】
この方法では、図12(c)に示すように、W方向において、トンネル窓領域23をフィールド領域4とオーバラップさせている。このため、W方向におけるトンネル膜9の長さをフィールド領域4によって決定することができる。
【0012】
トンネル窓領域23をフィールド領域4とオーバーラップさせない場合では、トンネル窓領域23を形成するためのマスク形成におけるマスクずれを考慮して、W方向において、マスク合わせ余裕を持たせた寸法設計が必要であった。また、この場合、トンネル窓領域23の縮小化を図ってマスク寸法を小さくすると、絶縁膜31のエッチング形状が円状になってしまうため、トンネル窓領域23の寸法精度が悪化し、トンネル膜9の寸法精度が悪化してしまうという問題があった。
【0013】
これに対して、上記した方法によれば、マスク合わせ余裕が不要となるため、トンネル窓領域23をフィールド領域4とオーバーラップさせない場合と比較して、W方向のセルサイズを縮小することができる。また、マスク寸法を小さくしても、フィールド領域4によって、トンネル膜9の長さを決定することから、トンネル膜9の寸法精度を向上させることができる。
【0014】
【特許文献1】
米国特許第5273923号明細書
【0015】
【発明が解決しようとする課題】
しかし、W方向において、フィールド領域4(厚い酸化膜2)の端までトンネル膜9を形成した場合、第1のN型埋め込み層5と半導体基板1とのPN接合に高電界が発生して表面付近でのバンドが強く曲げられる、いわゆるバンド間トンネル現象が起こり、大きな基板電流が発生しやすくなるという問題が発生する。なお、以下では、この現象を単にバンド間リークと呼ぶ。
【0016】
これは、第1のN型埋め込み層5をイオン注入で形成したとき、厚い酸化膜2の下側への注入量が低いため、トンネル膜9からの不純物の拡散距離が十分に取れないことが原因である。すなわち、第1のN型埋め込み層5のうち、フィールド領域4の端の下側に位置する部分5aで不純物が低濃度であること、又は、第1のN型埋め込み層5の側面5bがフィールド領域4の端部の近くに位置することが原因である。
【0017】
この現象で発生する基板電流は、書き込み性能を不十分にしたり消費電流を大きくするという問題を派生する。
【0018】
なお、これを防止する方法としては、不純物導入量や拡散温度、時間等を大きくすることにより、第1のN型埋め込み層5をW方向に拡大させる方法が考えられる。しかし、この場合、同時にL方向でも過剰な不純物拡散が起きるため、その分、第1のN型埋め込み層5もL方向に大きくなり、セル面積が拡大するため好ましくない。
【0019】
本発明は上記点に鑑みて、セル面積の増大を抑制しつつ、バンド間リークの発生を抑制できる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【0020】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、イオン注入時の注入角度を、チャネル長方向における基板表面に対する垂線との成す角度が10度以下となり、チャネル幅方向における基板表面に対する垂線との成す角度が、フィールド絶縁膜の下面(2a)と基板表面に対する垂線との成す角度(φ)よりも大きな角度であって、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定して、イオン注入を行うことを特徴としている。
【0021】
このようにイオン注入及び熱拡散処理をすることで、埋め込み層のL方向における幅を従来と同様の大きさとしたまま、埋め込み層のW方向における幅を従来よりも大きくすることができる。この結果、メモリトランジスタのセル面積の増大を抑制しつつ、バンド間リークの発生を抑制できる。
【0022】
また、請求項2に示すように、トンネル膜(9)を形成する前にイオン注入を行い、トンネル膜(9)の形成後に埋め込み層(5)の形成予定領域に対して、再度斜めイオン注入を行うこともできる。この場合においても、斜めイオン注入時のイオン注入角度を、チャネル長方向における基板表面に対する垂線との成す角度が10度以下となり、チャネル幅方向における基板表面に対する垂線との成す角度が、フィールド絶縁膜の下面(2a)と基板表面に対する垂線との成す角度(φ)よりも大きな角度であって、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定する。
【0023】
このようにしても、請求項1に記載の発明と同様の効果を有する。
【0026】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0027】
【発明の実施の形態】
(第1実施形態)
図1に本実施形態におけるEEPROMを示す。図1(a)は平面図であり、図1(b)、(c)は図1(a)中のA−A’線断面図、B−B’線断面図である。なお、図1(a)には便宜上、第1のN型埋め込み層5及び第2のN型埋め込み層6を形成する際のマスクの開口部21、22も2点鎖線にて示している。
【0028】
図1に示すEEPROMは、半導体基板1に形成されたメモリトランジスタと、このメモリトランジスタをメモリの書き換え及び読み出し時に選択するための選択トランジスタとを有している。以下では、メモリトランジスタが形成されている領域、選択トランジスタが形成されている領域を、それぞれ、メモリトランジスタ領域、選択トランジスタ領域と呼ぶ。
【0029】
半導体基板1は例えばシリコンにより構成されており、導電型はP型である。半導体基板1の表面上には、フィールド絶縁膜として、LOCOS法による厚い酸化膜2が形成されている。この厚い酸化膜2により素子分離がされている。すなわち、厚い酸化膜2が形成されていない領域がアクティブ領域3であり、厚い酸化膜2が形成されている領域がフィールド領域4である。
【0030】
メモリトランジスタ領域では、半導体基板1の表層に離間して第1のN型埋め込み層5、第2のN型埋め込み層6が形成されている。なお、図1(a)中の二点鎖線領域21、22はそれぞれ第1のN型埋め込み層5、第2のN型埋め込み層6を形成するために不純物をイオン注入した領域(イオン注入時にマスクされていない領域)を示している。
【0031】
また、第1のN型埋め込み層5及び第2のN型埋め込み層6にそれぞれ隣接してN+型ドレイン層7及びN+型ソース層8が形成されている。
【0032】
半導体基板1の表面上のうち、埋め込み層5の上にはトンネル膜9が形成されており、その他の領域上にはゲート酸化膜10が形成されている。なお、図1(a)中の領域23はトンネル窓領域であり、トンネル窓領域23の内部の領域24はトンネル膜9が形成されている領域である。本実施形態では、図1(c)に示すように、トンネル膜9の形成されている領域24のW方向における長さは、厚い酸化膜2により規定されている。このため、トンネル膜9の形成されている領域24の寸法精度が高く、書き換え特性のばらつきを低減できる構造となっている。
【0033】
そして、トンネル膜9の上にフローティングゲート11が形成されている。フローティングゲート11は、トンネル膜9の上から第2のN型埋め込み層6の上に至って配置されている。フローティングゲート11の下側で、第1のN型埋め込み層5と第2のN型埋め込み層6との間の領域がチャネル領域12である。フローティングゲート11の上には、層間絶縁膜13を介してコントロールゲート14が形成されている。
【0034】
選択トランジスタ領域では、半導体基板1の上にゲート酸化膜15を介してゲート電極16が形成されている。そして、半導体基板1の表層のうち、ゲート電極16の両側に、N+型ソース層17、N+型ドレイン層18が形成されている。なお、N+型ソース層17はメモリトランジスタのドレイン層7を兼ねている。
【0035】
次に本実施形態のEEPROMの製造方法を説明する。図2〜図8にEEPROMの製造工程を示す。なお、各図における図(a)は平面図であり、図(b)、(c)、は図(a)中のA−A’線断面図、B−B’線断面図である。
【0036】
〔図2に示す工程〕
P型シリコン基板1の表面上に、フィールド絶縁膜を形成する。具体的には、LOCOS法により一領域を開口した状態にて厚い酸化膜2を形成する。これにより、アクティブ領域3とフィールド領域4とを形成する。その後、半導体基板1(アクティブ領域3)の表面上に絶縁膜としての酸化膜31を形成する。この酸化膜31が、メモリトランジスタ及び選択トランジスタのゲート酸化膜10、15となる。
【0037】
続いて、フォトレジスト32を半導体基板1の上に成膜する。フォトリソグラフィにより、半導体基板1における第1のN型埋め込み層5、第2のN型埋め込み層6の形成予定領域に対向する部分21、22を開口する。
【0038】
〔図3に示す工程〕
フォトレジスト32をマスクとして、イオン注入を行うことで、アクティブ領域3に不純物注入領域33、34を形成する。なお、図3(a)では、不純物注入領域33、34を破線で示している。このとき、例えば、不純物イオンとしてヒ素イオンを用い、加速度電圧を240kVとする。また、イオン注入角度を次のように設定する。
【0039】
図9にイオン注入角度を説明するための断面図を示す。これは、B−B’線断面図(W方向での断面図)であり、図3(c)、図4(c)に相当する図である。
【0040】
図9に示すように、W方向での断面において、厚い酸化膜2の下面2aの基板表面の垂線41との成す角度をφとし、基板表面の垂線42と成す角度をψとすると、入射各ψがφ以上の大きさとなるように設定する。なお、ここで言うW方向での断面における角度とは、平面(紙面)上への投射角(射影角)を示している。
【0041】
ここで、半導体基板1の表面から厚い酸化膜2に沿ってどれだけ不純物が熱拡散処理後に到達すればよいかが既知であると仮定して、その長さをXbとする。また、イオン注入による不純物の基板への到達深さをRp、その後の熱拡散処理での拡散量をx、その結果としての接合深さをXj(Xj=Rp+x)とすると、φは次の式にて表すことができる。
【0042】
φ=cos-1(Xb/Xj)=cos-1[Xb/(Rp+x)]
したがって、あらかじめわかっているXbや、予定しているRp、xを考慮して、入射角ψの大きさがcos-1[Xb/(Rp+x)]以上となるように設定する。
【0043】
なお、Xbは実験及び経験等により決定されるものである。また、Xjが大きく(第1のN型埋め込み層5が深く)なるにつれ、例えばEEPROMの耐圧が低下する。このため、本実施形態では、EEPROMの耐圧が所望の大きさ以上となり、かつ、バンド間リークを抑制できるように、Xb、Xjを設定している。
【0044】
具体的には、第1のN型埋め込み層5の表面濃度が1×1019cm-3に設定されているとき、バンド間リークを生じない為のXbは、実験結果より0.2um程度であることがわかっている。また、イオン注入後の熱拡散処理を1000℃、約3hrで行う場合、xは0.3umとなる。加速度電圧をAsで240kVとする場合、Si表面からのRpは約0.1umとなる。また、所望の耐圧となるようにXjを0.4μm程度とする。したがって、上記した数式はφ=cos-1[0.2/0.4]=60°となることから、このプロファイルを斜めイオン注入で実現するため、入射角ψを60度以上にする。
【0045】
また、L断面でのイオン注入角度は、基板表面の垂線との成す角度を例えば7度とする。これは、表面がSi(100)面である基板に対してイオン注入する際、チャンネリングを防止するために設定される角度が、通常、7〜10度だからである。その他のイオン条件においては、ドーズ量は表面濃度1×1019cm-3を満たすために、4×1014cm-2とする。
【0046】
なお、上記したイオン注入角度の設定では、酸化膜中の注入深さを無視している。これは、酸化膜の膜厚が0.02〜0.04umに対してAsの平均注入深さが0.13umと十分深く、その結果Si表面からの進入深さであるRpは0.1umであるのに対し、注入深さに対する分散成分は0.03〜0.04um程度である。よって酸化膜中には不純物はほとんど残留しないからである。
【0047】
このようにイオン注入することで、不純物注入領域33、34のL方向における幅はフォトレジスト32の開口部21、22とほぼ同じとなり、W方向における幅はアクティブ領域3よりも大きく、フォトレジスト32の開口部21、22よりも小さくなっている。この不純物注入領域33、34のW方向における幅は従来よりも大きい。
【0048】
〔図4に示す工程〕
フォトレジスト32を除去した後、約1000度で3hrの熱拡散処理を行う。これにより、第1のN型埋め込み層5及び第2のN型埋め込み層6を形成する。
【0049】
〔図5に示す工程〕
半導体基板1の上にフォトレジスト35を形成する。フォトリソグラフィにより、フォトレジスト35のうち、トンネル窓領域23の形成予定領域に対向する部分を開口する。
【0050】
このフォトレジスト35をマスクとした酸化膜31に対してウェットエッチングを行い、酸化膜31のうち、第1のN型埋め込み層5の上にトンネル窓領域23を形成する。このとき、トンネル窓領域23は厚い酸化膜2とW方向にてオーバーラップしている。
【0051】
〔図6に示す工程〕
トンネル窓領域23中であって、半導体基板1(アクティブ領域3)の表面上に熱酸化により、トンネル膜9を形成する。このとき、トンネル膜9のW方向における長さは、従来技術に説明した製造方法と同様に、厚い酸化膜2により決定される。
【0052】
〔図7に示す工程〕
半導体基板1の表面上にPolySi膜を成膜し、パターニングすることで、メモリトランジスタ領域にフローティングゲート11を形成すると同時に、選択トランジスタ領域に選択トランジスタのゲート電極16を形成する。
【0053】
〔図8に示す工程〕
フローティングゲート11の上に層間絶縁膜13を形成する。さらに、層間絶縁膜13の上にPolySi膜を成膜し、パターニングすることで、コントロールゲート14を形成する。続いて、コントロールゲート14及びゲート電極16をマスクとしたイオン注入を行う。これにより、半導体基板1の表層に、メモリセルトランジスタのソース層8、ドレイン層7(選択トランジスタのN+型ソース層17)、及び選択トランジスタのN+型ドレイン層18を形成する。
【0054】
このようにして、図1に示すEEPROMを製造することができる。
【0055】
本実施形態の特徴を以下にて説明する。
【0056】
従来のように、イオン注入角度をどの方向においても7度程度としてイオン注入した場合では、厚い酸化膜2の端部の下側への不純物の注入量が少なくなってしまう。すなわち、W方向において、Xjが所望の大きさとなるようにイオン注入しても、Xbは所望の大きさとならなかった。
【0057】
このため、図12(c)に示すように、W方向において、第1のN型埋め込み層5のうち、厚い酸化膜2の端部の下側に位置する部分5aでの不純物濃度が低くなったり、側面5bがトンネル膜9の端部の近くに位置するので、バンド間リークが発生しやすかった。
【0058】
これに対して、本実施形態では、W方向における入射角ψをcos-1[Xb/(Rp+x)]よりも大きくなるように設定しているので、所定のXj(またはRp、x)に対して、Xbを十分確保できる。すなわち、XbとXjの終点を一致させることができる(Xj=Xbの垂直方向成分)。このため、第1のN型埋め込み層5のトンネル膜9の端から第1のN型埋め込み層5の端までの長さ5cを従来よりも大きくすることができ(図1、図12参照)、厚い酸化膜2の端部の下側における第1のN型埋め込み層5の不純物濃度を従来よりも高濃度にすることができる。この結果、バンド間リークを抑制することができる。
【0059】
また、L方向における入射角は、従来と同様に、7度程度としていることから、L方向において、過剰な不純物拡散が起きるのを抑制でき、第1のN型埋め込み層5のL方向での幅を従来と同じ幅とすることができる。
【0060】
なお、イオン注入角度において、W方向の入射角ψを60度以上としたが、W方向における基板表面に対する垂線と成す角度がL方向における基板表面に対する垂線と成す角度(7〜10度)よりも、大きな角度であれば、W方向の入射角ψを他の角度とすることもできる。
【0061】
また、本実施形態では、図2に示す工程にて形成した酸化膜31を、図5に示す工程にてエッチングすることでトンネル窓領域23を形成していたが、図3に示す工程にてイオン注入した後、酸化膜31を除去し、再度酸化膜を形成しその後、図5に示す工程を行うこともできる。
【0062】
(第2実施形態)
第1実施形態では、図3に示す工程にて、一度のイオン注入を行うことで、第1のN型埋め込み層5を形成する場合を説明したが、二度のイオン注入を行うことで第1のN型埋め込み層5を形成することもできる。
【0063】
具体的には、第1実施形態の図3に示す工程でのイオン注入条件を変更し、ここでは、通常の注入角度での第1のイオン注入を行う。また、図6に示す工程と図7に示す工程との間に、第2のイオン注入を行う工程を追加する。なお、この第2のイオン注入が特許請求の範囲に記載の斜めイオン注入に相当する。
【0064】
図3に示す工程での第1のイオン注入では、形成後の第1のN型埋め込み層5の表面濃度が埋め込み層としての機能を持たせるのに十分なイオン注入条件にて行う。例えば、不純物としてヒ素を用い、加速電圧を120kv、ドーズ量を4×1014cm-2とする。また、L方向及びW方向における注入角度を7度とする(この場合、Rpは0.05μm程度となる)。これにより、不純物注入領域33を形成する。
【0065】
そして、図6に示す工程(トンネル膜9の形成)の後、第1のN型埋め込み層5のW方向における幅を増大させるための第2のイオン注入を行う。ただし、このイオン注入では、第1のイオン注入よりもドーズ量を少なくし、トンネル膜9にダメージを及ぼさない量とする。例えば、不純物としてリンを用い、加速電圧を120kv、ドーズ量を1×1013cm-2とする。また、W方向における注入角度を第1実施形態における図3に示す工程と同様に設定する。例えば、60度以上とする(この場合、Rpは0.05μm程度となる)。また、L方向における注入角度を7度とする。その後、熱拡散処理を行うことで、第1のN型埋め込み層5を形成する。
【0066】
このように、本実施形態においても、W方向における基板表面に対する垂線と成す角度が、L方向における基板表面に対する垂線と成す角度よりも、大きな角度となるようにイオン注入角度を設定して、イオン注入し、第1のN型埋め込み層5を形成しているので、第1実施形態と同様の効果を有する。
【0067】
なお、本実施形態では、第2のイオン注入でのドーズ量を第1のイオン注入よりも少なくし、トンネル膜9に対してダメージを及ぼさない量としている。したがって、このようにトンネル膜9の形成後にイオン注入を行っても、トンネル膜9の信頼性が低下するのを抑制できる。
【0068】
(他の実施形態)
上記した各実施形態では、EEPROMを例として説明したが、トンネル膜を有する他の不揮発性半導体記憶装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるEEPROMを示す図である。(a)は平面図であり、(b)、(c)はそれぞれ(a)中のA−A’線断面図、B−B’線断面図である。
【図2】図1に示すEEPROMの製造工程を説明するための図である。
【図3】図2に続くEEPROMの製造工程を説明するための図である。
【図4】図3に続くEEPROMの製造工程を説明するための図である。
【図5】図4に続くEEPROMの製造工程を説明するための図である。
【図6】図5に続くEEPROMの製造工程を説明するための図である。
【図7】図6に続くEEPROMの製造工程を説明するための図である。
【図8】図7に続くEEPROMの製造工程を説明するための図である。
【図9】イオン注入のときのW方向における注入角度を説明するための断面図である。
【図10】従来におけるEEPROMの製造工程を説明するための図である。(a)は平面図であり、(b)、(c)はそれぞれ(a)中のA−A’線断面図、B−B’線断面図である。
【図11】図10に続くEEPROMの製造工程を説明するための図である。
【図12】図11に続くEEPROMの製造工程を説明するための図である。
【符号の説明】
1…半導体基板、2…厚い酸化膜、3…アクティブ領域、
4…フィールド領域、5…第1のN型埋め込み層、
6…第2のN型埋め込み層、7…ドレイン層、8…ソース層、
9…トンネル膜、10…ゲート酸化膜、11…フローティングゲート、
12…チャネル領域、13…層間絶縁膜、14…コントロールゲート、
15…選択トランジスタのゲート酸化膜、
16…選択トランジスタのゲート電極、
17…選択トランジスタのN+型ソース層、
18…選択トランジスタのN+型ドレイン層、
21、22…マスクの開口部、23…トンネル窓領域、
24…トンネル膜9が形成されている領域、
31…酸化膜、32、35…フォトレジスト、
33、34…不純物注入領域。
Claims (2)
- 半導体基板(1)の表面上にフィールド絶縁膜(2)を形成することで、前記半導体基板(1)にアクティブ領域(3)とフィールド領域(4)とを形成する工程と、
イオン注入及び熱拡散処理により前記アクティブ領域(3)に埋め込み層(5)を形成する工程と、
前記アクティブ領域(3)の上に絶縁膜(31)を成膜する工程と、
前記絶縁膜(31)をエッチングすることで、前記埋め込み層(5)の上に前記フィールド絶縁膜(2)とチャネル幅方向にてオーバーラップさせてトンネル窓領域(23)を形成する工程と、
前記トンネル窓領域(23)にトンネル膜(9)を形成する工程とを有する不揮発性半導体記憶装置の製造方法において、
前記埋め込み層(5)を形成する工程では、前記イオン注入時の注入角度を、チャネル長方向における基板表面に対する垂線との成す角度が10度以下となり、チャネル幅方向における基板表面に対する垂線との成す角度が、前記フィールド絶縁膜の下面(2a)と基板表面に対する垂線との成す角度(φ)よりも大きな角度であって、前記チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定して、斜めイオン注入を行うことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板(1)の表面上にフィールド絶縁膜(2)を形成することで、前記半導体基板(1)にアクティブ領域(3)とフィールド領域(4)とを形成する工程と、
前記アクティブ領域(3)に埋め込み層(5)を形成する工程と、
前記アクティブ領域(3)の上に絶縁膜(31)を成膜する工程と、
前記絶縁膜(31)をエッチングすることで、前記埋め込み層(5)の上に前記フィールド絶縁膜(2)とチャネル幅方向にてオーバーラップさせてトンネル窓領域(23)を形成する工程と、
前記トンネル窓領域(23)にトンネル膜(9)を形成する工程とを有する不揮発性半導体記憶装置の製造方法において、
前記フィールド領域(4)を形成する工程と、前記トンネル窓領域(23)を形成する工程との間にて、前記埋め込み層(5)の形成予定領域にイオン注入を行い、
前記トンネル膜(9)を形成する工程の後に、チャネル長方向における基板表面に対する垂線との成す角度が10度以下となり、チャネル幅方向における基板表面に対する垂線との成す角度が、前記フィールド絶縁膜の下面(2a)と基板表面に対する垂線との成す角度(φ)よりも大きな角度であって、前記チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように注入角度を設定して、前記埋め込み層(5)の形成予定領域に対して、斜めイオン注入を行うことで前記埋め込み層(5)を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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