JPS5834979A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は不揮発性半導体記憶装置およびその製造方法に
係り、特に浮遊ゲート電極を有するスタ、クドゲート型
不揮発性半導体記憶装置およびその製造方法に関する。

近年、浮遊ゲート電極を有するスタックドゲート型不揮
発性半導体記憶装置は、その製造方法の簡単さ、及び保
持特性の良好さなどの利点のために広くオリ用されてい
る。特に最近は、紫外線消去型不揮発性記憶装置（以下
ＥＰ几ＯＭと称す）だけでなく、電気的消去及び書換え
可能な不揮発性記憶装置（以下ＥＥＦＲＯＭと称す）が
出現し始めている。スタックドゲート型のＥＥＰＲＯＭ
は、システム内での情報の書き換えが可能なこと、及び
高価な紫外線透過型ガラスが必要でないことなどの点で
有利である。このスタックドゲート型のＥＥＰＲＯＭに
は、各種の構造が考案されておシ、そのプ四グラム方法
も様々である。しかし、書込時のパワーの少ないこと、
単一電源でプログラミングができること、及び繰シ返し
特性の劣化が少ないことなどから、基板上に形成された
比較的薄い絶縁膜中のＦｏｗｌｅｒ　−Ｎｏｒｄｈｅｉ
ｍ　トンネル現象を利用したものが最も信頼度が高く一
般的で、かつ大容量不揮発性記憶装置に適している。こ
の装置に用いられるメモリートランジスタの構造をｇ１
図に示す。ここで１は半導体基体、２は半導体基体と反
対導電型の拡散層からなるドレイン領域、３は前記ドレ
イン領域と同一導電型の拡散層からなるソース領域、４
はチャンネル領域、５はチャンネル領域上の第１の絶縁
膜、６はドレイン領域上に形成された薄い第２の絶縁膜
、７は浮遊ゲート電極、８は制御ゲート電極、９は浮遊
ゲート電極と制御ゲート電極間の第３の絶縁膜である。

絶縁膜５．６．９には一般に二酸化珪素膜（以下８ｉ０
、膜）が、浮遊ゲート電極７及び制御ゲート電極８には
多結晶シリコン膜が使われることが多いため、以下はこ
れを用いて説明を行う。第１図のメモリートランジスタ
において、浮遊ゲート電極に電子が蓄積された状態を１
消去”、正孔が蓄積された状態を１書込“と定義する。

′消去“時に鉱、ドレイン領域２を接地し、制御ゲート
電極８に消去電圧（以下ＶＧＩ）を印加し、ドレイン電
極２から浮遊ゲート電極７に、薄いＳｉｎ、膜６中のＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネル現象によシミ
子を注入する。また逆に１書込“時には、制御用ゲート
電極８を接地し、ドレイン電極２に書込電圧（以下ｖＤ
Ｗ）を印加し、浮遊ゲート電極７中に蓄積された電子、
及び浮遊ゲート電極７中の自由電子をドレイン電極へ引
き出す。なお半導体基体はゝ書込”　ゝ消去”時ともに
接地されている。このようＫＩＩＥＩ図のメモリートラ
ンジスタのゝ書込“　１消去“は薄いＳ１０．膜６の双
方向トンネル現象によりて行なわれる。したがって、こ
の８ｉ０．膜６中の電界が重要になる。今、第１図のメ
モリートランジスターの電気的な容量結合状態を第２図
（ａ）。

（ｂ）に示す。ここでＶＦは浮遊ゲート電極７の電位、
ＣＩは浮遊ゲート電極と制御ゲート電極９間の容量％Ｃ
８は浮遊ゲート電極７と基板１間の容量、Ｃ０は浮遊ゲ
ート電極８とドレイン電極２間の容量である。今、Ｓｉ
ｎ、膜６の厚さをｄｏとすると単純な容量計算からＳｉ
ｎ、膜６中の書込特電界Ｅｏｗｔ消去時電界Ｅ。。は、
　　　　　゛で表わされる。したがって必要なＥ。Ｗ　
Ｉ　Ｅｏｌを得るためには各容量を適切に選ばねばなら
ない。

今、第２の絶縁膜６の領域（以下トンネル絶縁膜領域）
の面積を８０．チャンネル領域４の面積を８１、第１の
ゲート駿化膜５の厚さをｄｓｔ浮遊ゲート電極７と制御
ゲート電極８０重なる面積をＳＩｔ第３の酸化膜９の厚
さを１鵞とする。一般Ｋ、）ンネル現象を起こすために
はｄ、はｄｌ。

ｄ、に比べてはるかに薄くする必要がある。そのため、
Ｓｏを小さくしなければＣ０が大きくなり、Ｅｏｙ　　
＊　Ｅｏｌ　　はともに小さくなる。逆に、Ｃ！が大き
くなればＥＯｗ　　ｓ　ＥＣＩＥ　　ともに大きくなる
ためｓ　Ｊを大きくすれば有、利になる。また、このよ
うに各領域の面積が書込、消去特性に対して大きな影譬
をもつため、各領域の面積は適切に・、かつ製造上のバ
ラツキを少なくするように設定されなければいけない。

さらに１メモリートランジスタはメモリー容量の大容量
化のためにその面積を必要最小限にしなければならず、
各領域を有効かつ適切な値に製造できる製造方法及び設
計が非常に重要になる。

以下に従来の製造方法及び半導体装置を８１グー）ＭＯ
Ｓ）ランジスタの製造方法に基づいて説明する。第３図
（ａ）〜（ｄ）に製造方法の従来例を示す。

シリコン基板１に周知の方法でチャンネルスト。

パーのイオン注入、フィールド酸化を行い活性領域とフ
ィールド領域１０を形成する。その後基板１と反対導電
型の拡散層３１を不純物のイオン注入及び拡散を用いて
形成する。次に、メモリートランジスタのチャンネル領
域の第１のゲート５ｉＯ１膜５とトンネルリングを起す
領域の薄い第２のＳ　ｉｏ、膜６を形成し第３図（ａ）
を得る。次に浮遊ゲート電極となるべき多結晶８ｉ膜７
ｍを気相成長によシ形成し不純物をドーピングした後周
知のフォトリソグラフィー技術、エツチング技術により
パターンニングを行う。その彼、多結晶５１ｍ７ａを酸
化し第３のゲー）８ｉ０’、膜９を形成する。

さらに第２の多結晶Ｓｉ膜８を気相成長によシ形成し第
１の多結晶Ｓ１と同様の技術により所定の制御ゲート電
極の形にパターンニングを行い第３図（Ｃ）を得る。そ
の後上記の制御ゲート電極パターンをマスクにして第３
のＳｉｎ、膜９及び第１の多結晶８ｉをエツチングし基
板１と反対導電型のドレイン、ソース領域拡散層３２．
３３を形成する。

ドレイン拡散層３２は既に形成されている拡散層３１ａ
と重なシ、電気的に接続される゛。その後配線層間絶縁
膜３４を形成し第３図（ｄ）を得る。第４図は、上記製
造方法によるメモリートランジスタの設計例の構造平面
図である。ＳＩＩ　Ｓｍは浮遊ゲート４５が制御ゲート
４６に自己整合されてパターンニングされるため、及び
ソース・ドレイン拡散層がゲート電極形成後に形成され
るために、第１の多結晶８ｉのパターンと第２の多結晶
８ｉのパターン間の相対的な位置のズレがありてもその
面積は一定にできる。しかしトンネル絶縁膜領域４８の
面積Ｓｏはフィールド領域４１と制御ゲート電極パター
ン４６との位置のズレによシ面積が変わシＳ、は制御ゲ
ート電極パターンのリソグラフィ一時の位置あわせのズ
レにより変化することになる。Ｓ、の変化はその領域の
膜厚ｄ０が薄く容量の変化が大きいこと、及び第２のＳ
ｉｎ、膜６中のトンネル電流量の変化につながることか
ら、書込、消去特性の大きな変化だけでなく第２の８ｉ
ｏ、膜６の耐圧の変化を引き起こす。このようにこの構
造及び製造方法は上記の重大な欠点を有している。第５
図に８０を一定にすることを考慮した従来例を示す。製
造方法は第３図に示した場合と同じである。しかしトン
ネル絶縁膜領域５８上の浮遊ゲート５５は制御ゲート電
極５６のパターンの内部に含まれているため第３図（ｄ
）に示す自己整合エツチングにさらされない。このため
トンネル絶縁膜領域５８の面積は活性領域５７の幅Ｗと
浮遊ゲート５５の幅りによって決定さｆる。従ってフォ
トリソグラフィ一時のパターン間の位置ズレの余裕をも
って、トンネル絶縁膜領域５８を規定するフィールド及
び浮遊ゲートのパターンを設計すれば、Ｓｏは一定にし
て製造することができる。

しかし浮遊ゲート電極５５と制御ゲート電極５６は一部
が自己整合にならず、また、チャンネル領域に対して左
右が対称になっていないために浮遊ゲート電極５５のパ
ターンと制御ゲート電極５６の相対的な位置ズレによっ
てＳ、が変化してしまう。また第６図の６１の領域に制
御ゲート−浮遊ゲート電極の重なシをとることができな
いため、メモリートランジスタ面積に対してＳ、の面積
は６１の面積分だけ小さくなっている。

本発明の目的は上記に述べたような、各パターン間の位
置ズレか・ら起こるＳＯ＝　　Ｓ１ｔ　Ｓ！の面積の変
化をすべて容量的自己整合技術によって無くシ、かつメ
モリートランジスタの大きさを小さくすることが可能な
ＭＯ８型半導体装置の製造方法および電気的書込消去が
可能なＭＯ８型不揮発性半導体装置を提供することであ
る。

本発明のｅｌｍは、−導電型の半導体基体の表面に形成
されたフィールド絶ｒ１膜と、紋半導体基体と反対導電
型のソース、ドレイン領域と、骸ソース、ドレイン領域
に挾まれた前記基体主表面からなるチャンネル領域に接
し該チャンネル領域を覆うごとく設けられた第１の絶縁
膜と、前記ドレイン領域内の一部の領域上に設けられた
第２の絶縁膜と、前記第１及び第２の絶縁膜に接し他の
部分から電気的に絶縁されて設けられた浮遊ゲート電極
と、少なくとも紋浮遊ゲート電極表面を覆うように形成
された第３の絶縁膜と、該第３の絶縁膜に接して設けら
れた制御ゲート電極とを具備してなるスタックトゲ−）
ＭＯ８ｍ不揮発性半導体記憶装置において、前記半導体
基体上に＃半導体基体と反対導電型に形成された不純物
拡散層領域の基体表面を選択的に酸化して形成したフィ
ールド絶縁膜と、該フィールド絶縁膜によって囲まれた
不純物拡散層領域上に形成された第２の絶縁膜を有する
ＭＯ８型半導体装置にある。

さらに、本発明の他のＩ！ＰｉＦｇＬは、−導電型の半
導体基体の所定の領域に該基体と反対導電型の不純物拡
散層領域を形成する工程、上記不純物拡散層領域内の一
部領域と、ソース、ドレインチャンネル形成用領域以外
の基体表面を選択酸化することによシフイールド絶縁膜
を形成する工程、上記フィールド絶縁膜に囲まれた不純
物拡散領域の基体上に１１１に２の絶縁膜を形成する工
程チャンネル形成用領域の基体上に第１の絶縁膜を形成
する工程、該第１の絶縁膜と第２の絶縁膜を覆うように
浮遊ゲート電極となる第１の半導体層を形成する工程、
上記第１の半導体層を覆うように第３の絶縁膜を形成す
る工程、上記第３の絶縁股上及びフィールド絶縁膜上に
制御ゲート電極となる第２の半導体層を形成する工程、
上記第２の半導体層、第３の絶縁膜、第１の半導体層を
選択的にかつ自己整合的に除去する工程、及び前記第２
の半導体層及びフィールド絶縁膜をマスクとして基体主
表面に第２の半導体層に自己整合的に基体と反対導電型
の不純物拡散層領域を設けることによりてソース。

ドレイン領域を形成する工程からなるＭＯ８型半導体装
置の製造方法にある。

以下、本発明な寅施例に基づいて詳細に説明する。ｌＩ
Ｆ７図（ａ）　〜（ｄ）に、本発明をＭＯＳ［８ｉゲー
トトランジスタに適用した場合の製造方法を各工程の断
面図をもって示す。クリコン基板１を彼の不純物拡散層
形成時のマスクになる厚さまで酸化し周知のフォトリソ
グラフィー技術によって不純物拡散層領域のパターンを
あけ上記の８ｉ０＠膜７１をエツチングする。その後の
目合せ技術のために酸化を行い基板上に酸化によってで
きる段差７２ａをつける。次に不純物をイオン注入もし
くは拡散し前記のエツチングであけられた凹部にのみ基
体１と反対導電型の不純物拡散層７３を形成し第７図（
ａ）を得る。その後基体１上の８ｉ０．Ｎ７１．７２を
エツチングし、８ｉ０１膜７４を形成する。その彼窒化
珪素膜７５を５ｉｎｔ膜７４上に気相成長によシ成長さ
せフォトリソグラフィー技術によシ活性領域となるべき
部分をパターンニングし周知のＭＯＳ）ランジスタ製造
技術と同様にチャンネルストッパー７６をイオン注入し
選択酸化を行いフィールド８ｉ０．ｌ［７７を厚く形成
し第７図（ｂ）を得る。このとき第７図（ａ）で形成さ
れた拡散層７３はフィールド酸化時の熱処理によシ押し
込まれていく。フィールド８ｉ０ｔＨ下の拡散層領域７
３ｍは酸化によってその不純物濃度及び接合深さが変化
するが不純物形成後に熱処理、及びフィールド酸化酸化
条件を適当に選べばこの部分の不純物濃度の低下祉問題
にならない。次に窒化珪素膜７５、及び８ｉ０．膜７４
のエツチング後酸化を行い、５ｉＯ１腹を形成する。そ
の彼厚いフィールドＳｉｎ。

膜１０で囲まれたトンネルゲート領域上の８ｉ０゜換だ
けをエツチングし不純物のドーピングされた拡散層７３
ｂｆ：ｊＩ出させる。次にこの領域に双方向トンネリン
グ用の第２の８１０．膜６を厚さｄｏに形成する。この
とき前駅の８ｉ０．膜工、チ／グをうけなかりた８１０
．膜の領域も酸化をうけ厚さｄｌの８ｉ０．膜５が形成
され、この８ｉ０．Ｉｌｌをメモリートランジスタのチ
ャンネル領域の第１の８ｉｏ、膜に使用する。この後、
浮遊ゲート電極となるべき多結晶８ｉ膜７ｍを気相成長
させ不純物をドーピングした後パターン相互間し、さら
に浮遊ゲート電極７−制御ゲート電極８間の第３の８１
０１膜を第１の多結晶Ｓ量膜７ａを酸化して形成する。

さらに、制御ゲート電極となるべ＊ｇｚの多結晶８１膜
を気相成長させ周知のフォトリソグラフィー技術によシ
パターンニングし制御ゲート電極８を形成し第７図（Ｃ
）を得る。その後、制御ゲート電極８のパターンをマス
クにして第３の酸化膜９、第１の多結晶８ｉ膜７ａをエ
ツチングし、基板１と反対導電型の拡散層７９．８０を
形成してソース領域８０．ドレイン領域７９を得る。こ
のとき既に形成されていた拡散層７３ｃとドレイン領域
拡散層７９は同一導電製になるため拡散層７３ａ、ｂに
よってドレイン領域が構成される。

その後配線層間絶縁膜７８を形成し周知の技術によシソ
−スミ極、ドレイン電極（Ｄ）、制御ゲート電極（Ｇ）
を形成し、第７図（ｄ）を得る。第８図は、この製造方
法による設計例でＳ、、Ｓ、、Ｓ。

はすべて第６図の従来例と同面積になるよう設計され、
しかも設計基準は同じである。ここで８１はフィールド
領域、８２はドレイン領域の拡散層、８３はソース領域
の拡散層、８４はメモリートランジスタのチャンネル領
域、８５は浮遊ゲート、８６は制御ゲート、８７はフィ
ールド下の拡散層、８８はトンネル絶縁膜領域でフィー
ルド領域８１によって囲まれている。８９は制御ゲート
電極パターンをマスクとしてエツチングでエツチングさ
れた第１の多結晶８ｉ領域である。

浮遊ゲートとドレイン電極はトンネル絶縁膜領域８８と
、フィールド下の不純物領域と浮遊ゲート領域の重なっ
た部分で容量結合するがフィールド酸化膜厚はｄｏの１
００倍程度であるためフィールド領域部分の容量は無視
でき、結局Ｃ０はトンネル絶縁膜領域８８の面積で決定
さｎる。チャンネル領域８４０面積は浮遊ゲートを制御
゛ゲートによって自己整合してパターンニングした後ソ
ースドレイン領域８２．８３を形成するため活性領域の
幅と制御ゲート電極のチャンネル方向の幅だけによって
決定される。また第１の多結晶Ｓ＾膜、及び制御ゲート
電極はチャンネル領域に対して対称であるため目合せ技
術から生じる第１の多結晶８ｉパターンと制御ゲート電
極パターンの相対的な位置ズレが生じても、浮遊ゲート
電極８５と制御ゲート電極８６との重なる面積は常に一
定である。以上述べたようにこの製造方法によるメモリ
ートランジスタは、容量的に自己整合して製造されるた
め％　ＣＯｔ　Ｃ１＊　Ｃ１の値は所定の絶縁膜厚ｄ６
＊　ｄｌｗ　　ｄｌの値だけで決定でき、パターン相互
間の位置ズレによって変化しない。

またトンネル絶縁膜領域の面積Ｓ６は１回のフォトリン
グラフイーによって決定されるためＳ・の製造上の制御
が容易になる。さらに、トンネル絶縁膜領域の面積は窒
化珪素膜でパターンニングした彼のフィールド酸化によ
って決定されるためよく知られているバーズビークが生
じ実際の８０はフォトリソグラフィーによるパターン面
積よシもバーズビークの面積分だけ小さくできる。その
ためフォトリソグラフィーによるパターンは実際に想定
しているＳｏの面積よりも大きくてよく、マスク製作技
術及びフォトリソグラフィー技術のパターンニング精度
に対する負担を軽くすることができる。

また、制御ゲート電極パターン内に、第６図の６１で示
したような浮遊ゲート電極と制御ゲート電極とが重なら
ない領域が生じないため、Ｓ、を同一メモリ−トランジ
スタ内で可能な最大限の面積に設定することができる。

すなわち本発明を適用すれば、Ｓ、を同じＫして設計す
るとメモリートランジスタ面積は第６図の６１で示され
た領域の面積だけ小さくすることができる。第５図と第
８図のセルはＳＯｖ　５１ｗ５．をすべて同じ面積に設
計しであるにもがかわらずメモリートランジスタの面積
は本発明を適用した第８図は従来のものの９４９６にな
っている。

このように本発ＩＭＫよれば、ドレイン電極に電気的に
接続された基板と反対導電型の拡散層上に形成された薄
い絶縁膜を通したＦｏｗｌｅｒ−Ｎｏｒｄｈｅ−ｉｍ　
）ンネリング現象によシ“書込“　“消去”を行う電気
的書換え可能な不記発性半導体装置を、その容量結合関
係をすべて自己整合的に製造することが可能で、さらに
トンネルゲート領域面積をパターンニング精度よく小さ
くすることが可能で、かつ浮遊ゲート−制御ゲート電極
間の重なる面積を所定のメモリートランジスタ面積内で
最も有効に設定できる。

なお、本実施例においてはト／ネリング用の菖２の絶縁
膜、メモリートランジスタチャンネル部の第１の絶縁膜
、浮遊ゲート電極−制御ゲート電極間の第３の絶縁膜は
すべて二酸化珪素膜を使用して説明を行なったが、これ
はＣＶＤによる窒化珪素膜、直接珪素を熱処理して得ら
れる熱窒化膜でもよく、また酸化珪素膜、窒化珪素膜の
混合使用でもよい。また２つのゲート電極材料は多結晶
Ｓｉ膜を使って説明したがこれはＡ／、ＭＯのような金
属ゲート電極でもよい。

要するに、本発明は特許請求の範囲に記載された基本的
な製造条件を満たすことにあ〕、各部の材料及び各工程
を実行する方法岬は本発明の主旨を逸脱しない範囲で適
当に選択できる。

【図面の簡単な説明】

第１図は従来の不揮発性半導体記憶装置の原理的構造断
面図、第２図（ａ）〜（ｂ）は第１図のメモＩＪ　＋ト
ランジスタの１書込“　１消去”時の容量結合図、第３
図（ａ）〜（ｄ）は従来の製造方法の各工程における断
面図、第４図は第３図の製造方法によるメモリートラン
ジスタの構造平面図、第５図は第４図を改良したメモリ
ートランジスタの構造平面図、第６図は第５図に示した
メモリートランジスタのトンネル領域近傍の拡大図、第
７図（ａ）〜（ｄ）は本発明実施例による製造方法の各
工程における断面図、第８図は第７図の製造方法による
メモリートランジスタの構造平面図、である。 な計図において、ｌ・・・・・・半導体基体、２，３２
゜４２．５２．７９．８２・・・・・・ドレイン領域拡
散層、３．３３，４３，５３，８０．８３・・・・・・
ソース領域拡散層、４．４４．５４．８４・・・・・・
チャンネル領域、５・・・・・・第１のゲート絶縁膜、
６・・・・・・トンネル用の１ＩＸ２の絶縁膜、７．４
５．５５，６３．８５・・・・・・浮遊ゲート電極、８
，４６，５６，６４，８６・・・・・・制御ゲート電極
、９・・・・・・第３のゲート絶縁膜、１０　ｔ４１．
５１．７７．８１・・・・・・フィールド領域、４８．
５８．６５．８８・・・・・・１消去“　１書込”時に
トンネリングを起す領域、３１ａ、４７゜５７＊６２＊
７３ａ＋８７・・・・・・トンネリングを起こす領域と
ドレイン領域を接続する拡散層領域、３１　、７６−−
°−チャンネルストツノく−１７５・・・・・・活性領
域を決定する窒化珪素膜、７８，３４・・・・・・配線
層間絶縁膜、でおる。 Ｇ［ ＳｏＫ　　夫　　　　　　　　　　　　ｔ　逆（の）（
Ｉ）） 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）−導電型の半導体基体の表面に形成されたフィー
   ルド絶縁膜と、該半導体基体と反対導電型のソース、ド
   レイン領域と、該ソース、ドレイン領域に！ＩＩ！まれ
   た前記基体主表面からなるチャンネル領域に接し該チャ
   ンネル領域を覆うごとく設けられた第１の絶縁膜と、前
   記ドレイン領域内の一部の領域上に設けられた第２の絶
   縁膜と、前記第１及び第２の絶縁膜に接し他の部分から
   電気的に絶縁されて設けられた浮遊ゲート電極と、少な
   くとも骸浮遊ゲート電極表面を覆うように形成された第
   ３の絶縁膜と、該第３の絶縁膜に接して設けられた制御
   ゲート電極とを具備してなるスタックドゲート型不揮発
   性半導体記憶装置において、前記半導体基体上に骸半導
   体基体と反対導電型に形成された不純物拡散層領域の基
   体表面を選択的に酸化して形成したフィールド絶縁膜と
   、皺フィールド絶縁膜によりて囲まれた不純物拡散層領
   域上に形成された、第２の絶縁膜を有することを％黴と
   する不揮発性半導体記憶装置。
2. （２）−導電型の半導体基体の所定の領域に該基体と反
   対導電型の不純物拡散層領域を形成する工程、上記不純
   物拡散”層領域内の一部領域と、ソース、ドレインチャ
   ンネル形成用領域以外の基体表面を選択酸化することに
   よシフイールド絶縁膜を形成する工程、上記フィールド
   絶縁膜に囲まれた不純物拡散領域の基体上に第２の絶縁
   膜を形成する工程チャンネル形成用領域の基体上に第１
   の絶縁膜を形成する工程、該第１の絶縁膜と第２の絶縁
   膜を覆うように浮遊ゲート電極となる第１の半導体層を
   形成する工程、上記第１の半導体層を覆うように第３の
   絶縁膜を形成する工程、上記第３の絶縁膜上及びフィー
   ルド絶縁膜上に制御ゲート電極となる第２の半導体層を
   形成する工程、上記第２の半導体層、第３の絶縁膜、第
   １の半導体層を選択的にかつ自己整合的に除去する工程
   、及び前記第２の半導体層及びフィールド絶縁ｉｔマス
   クとして基体主表面に第２の半導体層に自己整合的に基
   体と反対導電型の不純物拡散層領域を設けることによっ
   てソース・ドレイン領域を形成する工程からなる不揮発
   性半導体記憶装置の製造方法。