JPH0587031B2 - - Google Patents

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JPH0587031B2
JPH0587031B2 JP60209042A JP20904285A JPH0587031B2 JP H0587031 B2 JPH0587031 B2 JP H0587031B2 JP 60209042 A JP60209042 A JP 60209042A JP 20904285 A JP20904285 A JP 20904285A JP H0587031 B2 JPH0587031 B2 JP H0587031B2
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oxide
layer
silicon substrate
area
etching
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Rabaguria Andorea
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STMicroelectronics SRL
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ATES Componenti Elettronici SpA
SGS ATES Componenti Elettronici SpA
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • General Physics & Mathematics (AREA)
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は薄い酸化物の区域が極めて小さい持久
記憶セル及びその製造方法に関する。
〔従来技術〕
従来知られている持久記憶セルは、多結晶性シ
リコン制御ゲートと、チヤンネル区域ならびにド
レインおよびソース用の１対のドープ処理区域を
含むその下にある単結晶性シリコン基板との間に
挿入された浮遊多結晶性シリコン・制御ゲートを
備えている。第１の酸化物層が２個のゲートを分
離し、第２の酸化物層がさらに浮遊ゲートと基板
との間に挿入されている。浮遊ゲートの一部は、
薄い酸化物すなわちトンネル酸化物の挿入区域を
形成するために下にあるドープ処理区域に向つて
さらに延びているが、その目的は電子をドープ処
理区域から浮遊ゲートへとまたその逆に転送する
のを容易にして、すぐ後に生じる浮遊ゲートの負
荷をそれぞれ正および負の電位にすることであ
る。
上記の形の持久セルでは、浮遊ゲートの電位は
できるだけ制御ゲートの電位に近くなければなら
ず、このために２個のゲート間の電気キヤパシタ
ンスは浮遊ゲートと基板との間にあるキヤパシタ
ンスより大でなければならないことも知られてい
る。セルを許容寸法内に保持すべき場合、後者の
キヤパシタンスについて、特に大きなキヤパシタ
ンスである薄い酸化物区域のキヤパシタンスを減
少させる必要がある。浮遊ゲート内の電流負荷を
十分なものとするために、薄い酸化物の厚さは一
定の最大値を越えてはならないことを考慮する
と、減少させねばならないのは薄い酸化物区域の
横方向の寸法である。
〔発明の目的〕
本発明の目的は、薄い酸化物の区域が極めて小
さい持久記憶セルの製造を可能とする製造方法を
達成することである。
〔発明の構成〕
本発明により、上記目的は以下の工程より成る
ことを特徴とする製造方法により達成される。
(a) 酸化物層および窒化物層で被覆された単結晶
性シリコン基板を製造する工程、 (b) 上記酸化物層および窒化物層の所定の区域を
腐食させて（エツチングして）、上記区域の下
にあるシリコン基板をドープ処理する工程、 (c) シリコン基板の上記ドープ処理区域の上に厚
い酸化物を成長させる工程、 (d) 上記厚い酸化物の側部の所定寸法部分を腐食
させるとともにシリコン基板のドープ処理区域
の下にある縁の一部が覆いをとられるまで窒化
物層のアンダーエツチングを行なう工程、 (e) 窒化物層を腐食させる工程、 (f) シリコン基板の上記覆いをとられた縁に薄い
酸化物を成長させる工程、及び (g) 上記薄い酸化物の上に浮遊ゲートとなる第１
の多結晶性シリコン層を形成し、その上に酸化
物層を形成し、更にその上に制御ゲートとなる
第２の多結晶性シリコン層を形成する工程。
上記製造方法により得られる持久記憶セルは、
第１および第２の多結晶性シリコン層それぞれか
ら作られた浮遊ゲートと制御ゲートとを有し、ま
た特に、１方向において厚い酸化物腐食区域すな
わち従来の平版印刷の寸法によつて形成され、ま
た他の方向においてはシリコン基板の１つの縁だ
け覆いをとつて平版印刷で得られる開口に比較
し、最高1/10に縮小された開口を与えるようにア
ンダーエツチングすることによつて形成される極
めて小域の薄い酸化物区域を有する。厚い酸化物
の広い区域は基板の残りのドープ処理区域を覆う
状態にあり、それがドレイン区域を形成する。そ
の結果、浮遊ゲートとドレイン・ゲートとの間の
容量性腐食が明らかに減少し、これにより２つの
ゲート間にキヤパシタンスを生じさせることを可
能とし、所定の性能を有しながら一層小寸法のセ
ルを可能とする。
厚い酸化物の区域を減少させることも、歩どま
りに関し厚い酸化物の欠陥度を減少させる。厚い
酸化物は、良質の薄い酸化物をその上に成長させ
ることができる薄くドープ処理されたドレイン区
域の使用を可能にする。
従つて、本発明の製造方法によれば、小型の持
久記憶セルが得られると同時に、高品質かつ高性
能のセルが得られる。
本発明の製造方法の諸工程を例示のため添付図
面に詳細に図示する。
〔実施例〕
添付図面に示される本発明による製造方法は、
シリコン酸化物の層とシリコン窒化物の層とによ
つてまず被覆され、次に活性区域２を隔離するマ
スクを施され、さらに周囲区域にフイールド酸化
物の成長３を施されるシリコン基板１の使用を必
要とする（第１図）。このように、活性区域２は
シリコン酸化物４の層とシリコン窒化物５の層と
によつて被覆される（第２図）。
こうして作られた構造物は次に、保護レジスト
６で囲まれた所定の区域の化学腐食を施され（第
３図）、同区域内でN+ドーピングが基板１に拡散
され、仕上りセルのドレインとして機能を有する
ように設計されたドープ処理区域７（第３図およ
び第４図）を形成する。
第５図に示される通り、ドープ処理区域７の上
には次に、窒化物層５に開かれた「窓」９とほぼ
同じ広さの厚い酸化物層８が成長される。
次に、レジスト１０を利用して、厚い酸化物８
は、第７図で１点鎖線によつて示される「窓」１
１で表わされる側部で化学腐食（エツチング）に
付される。この腐食は、それが窒化物層５の下に
浸透するまで継続され、これによりシリコン基板
内で下にあるドープ処理区域７の縁１２の覆いを
とる結果となるアンダーエツチングが完了する
（第６図）。覆いのとれた縁は第７図において太い
鎖線によつて示されている。
次に、窒化物が、シリコンおよび酸化物に関し
て選択的な化学腐食に付され、次に縁１２には薄
い酸化物すなわちトンネル酸化物１３が成長され
る（第８図）。
その後、製造工程は、従来の製造方法における
ように継続される。すなわち、セルの浮遊ゲート
となるように設計された第１の多結晶性シリコン
層１４のデポジツトされ（第８図）、層１４のマ
スキングが行われ、酸化物１５の成長が行われ、
第２の多結晶性シリコン層１６のデポジツトが行
われ、さらに層１６のマスキングそしてもう１つ
の酸化物の成長物１７の形成が行われる。
こうして得られる最終的なセル構造物は第９図
に示されているが、薄い酸化物１３が厚い酸化物
８に接し、セル・トランジスタ・チヤンネル区域
２２は選択ゲート又は転送ゲート２１を備えて完
成され、また別のN++ドープ区域１８，１９、お
よび２０が形成されて、ゲート２１と下にあるド
ープ処理区域とから成る補助選択素子を具備した
完成品持久記憶セルが示されている。
記憶セルの最終構造は第１０図にも示されてお
り、ここでは厚い酸化物８は斜線で示され、薄い
酸化物１３（例えば厚さ100オングストローム）
は太い線で示されて、それにより特にアンダーエ
ツチングによつて形成された方向に寸法が著しく
減少されていることを明白にしている。メタライ
ズおよびパツシベーシヨンのような従来法による
最終仕上げ処理は未だ行われていない。
第１０図から一層明らかに理解されるように、
以上のように製造されたものは多結晶性シリコン
の自己整合２レベル形のセルである。
浮遊ゲート１４を基板の活性区域２と自己整合
されたものとして製造することも可能である。し
かしこの場合、フイールド酸化物の成長は第１の
多結晶性シリコン層のデポジツト後に生じるよう
にしなければならない。したがつて製造順序は次
の通りでなければならない。
単結晶性シリコン基板を酸化物層および窒化物
層で被覆し； マスキング及びエツチングと、N++ドーピング
の拡散を経て、ドープ処理区域を形成し； このドープ処理区域の上に厚い酸化物を成長さ
せ、その一部をアンダーエツチングにより腐食
し； このアンダーエツチングにより露出したドープ
処理区域の縁に薄い酸化物を成長させ； この薄い酸化物の上に第１の多結晶性シリコン
層をデポジツトし； 窒化物層の酸化とデポジツト； 活性区域をマスキングして、フイールド酸化物
を成長させ； 上記第１の多結晶性シリコン層をマスキング
し； この第１の多結晶性シリコン層の上に酸化物層
を形成し、この酸化物層の上に第２の多結晶性シ
リコン層を形成し、この第２の多結晶性シリコン
層の上に酸化物を形成する工程。
本発明による製造方法（浮遊ゲートが活性基板
区域と自己整合されたものであると否とにかかわ
らず）は、添付図面に示される形の従来の薄い酸
化物を持つ持久セルの製造に利用できるだけでは
なく、いわゆる「合併」セル、すなわち第９図に
参照番号21で示されるような選択ゲートすなわち
転送ゲートとともに一体的に作られた制御ゲート
を有する持久記憶セルの製造にも利用できること
は注目されるべきである。
【図面の簡単な説明】
第１図は、活性区域のマスキングおよび周囲フ
イールド酸化物の成長を既に施された単結晶性シ
リコン基板の平面図、第２図は酸化物の層および
窒化物の層を活性区域に被覆した状態の上記基板
の第１図の−線に沿う断面図、第３図は酸化
物および窒化物の層の所定部位を腐食しかつ同部
位の下にあるシリコン基板をドープ処理した状態
の、第２図と同様な部分の断面図、第４図は、第
３図の平面図、第５図は、基板のドープ処理区域
の上に厚い酸化物を成長させた状態の、第３図に
相当する断面図、第６図は窒化物の層の下まで浸
透するように厚い酸化物の１側部を腐食させ、か
つシリコン基板のドープ処理区域の縁の覆いをと
られた部分までアンダーエツチングを行つた状態
の第５図に相当する断面図、第７図は、第６図の
平面図、第８図は、窒化物の層を腐食させ、基板
の覆いをとられた縁に薄い酸化物を成長させかつ
多結晶性シリコンの第１の層をデポジツトした状
態の、第６図と同様な断面図、第９図は、次のか
つ最終の工程の終了時、すなわち本発明の製造方
法により得られる持久記憶セルの断面図、第１０
図は、最後の仕上げ加工を行う前の持久記憶セル
の最終構造を示す平面図、である。 １……シリコン基板、２……活性区域、３……
フイールド酸化物、４……シリコン酸化物、５…
…シリコン窒化物、６，１０……レジスト、７…
…ドープ処理区域、８……厚い酸化物、９，１１
……窓。

Claims (1)

  1. 【特許請求の範囲】 １ 単結晶性シリコン基板に凹形のドープ処理区
    域を形成し、この凹形のドープ処理区域の上端内
    周の縁に対峙する多結晶性シリコン層から成る浮
    遊ゲートを、前記縁から離間して配し、この縁と
    浮遊ゲートとの間にトンネル酸化物を形成したこ
    とを特徴とする持久記憶セル。 ２ (a) 酸化物層および窒化物層で被覆された単
    結晶性シリコン基板を製造すること、 (b) 上記酸化物層および窒化物層の所定の区域を
    腐食させて、上記区域の下にあるシリコン基板
    をドープ処理すること、 (c) シリコン基板の上記ドープ処理区域の上に厚
    い酸化物を成長させること、 (d) 上記厚い酸化物の側部の所定寸法部分を腐食
    させるとともにシリコン基板のドープ処理区域
    の下にある縁の１部が露出されるまで窒化物層
    の下でアンダーエツチングすること、 (e) 上記窒化物層を腐食させること、 (f) シリコン基板の上記露出された縁に薄い酸化
    物を成長させること、及び (g) 上記薄い酸化物の上に浮遊ゲートとなる第１
    の多結晶性シリコン層を形成し、その上に酸化
    物層を形成し、更にその上に制御ゲートとなる
    第２の多結晶性シリコン層を形成することを特
    徴とする持久記憶セルの製造方法。 ３ 前記単結晶性シリコン基板を、活性区域をマ
    スクしてその活性区域のまわりにフイールド酸化
    物を成長させることにより先ず製造することを特
    徴とする特許請求の範囲第２項に記載の持久記憶
    セルの製造方法。 ４ 単結晶性シリコン層の活性区域をマスクし
    て、第１の多結晶性シリコン層のデポジツト後に
    フイールド酸化物を成長させることを特徴とする
    特許請求の範囲第２項に記載の持久記憶セルの製
    造方法。
JP60209042A 1984-09-25 1985-09-24 持久記憶セル及びその製造方法 Granted JPS61166079A (ja)

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IT22812A/84 1984-09-25
IT8422812A IT1213218B (it) 1984-09-25 1984-09-25 Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto.

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Publication Number Publication Date
JPS61166079A JPS61166079A (ja) 1986-07-26
JPH0587031B2 true JPH0587031B2 (ja) 1993-12-15

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EP (1) EP0177986B1 (ja)
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DE (1) DE3581580D1 (ja)
IT (1) IT1213218B (ja)

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