JPS62261176A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS62261176A JPS62261176A JP61105358A JP10535886A JPS62261176A JP S62261176 A JPS62261176 A JP S62261176A JP 61105358 A JP61105358 A JP 61105358A JP 10535886 A JP10535886 A JP 10535886A JP S62261176 A JPS62261176 A JP S62261176A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に浮遊ゲー
トを有するＭＩＳ？［界効果トランジスタからなシ浮遊
ゲートにファウラー・ノルドハイムートンネリング（Ｆ
ｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ
）による電子注入電子注出をすることで’ｒｌｆ。
トを有するＭＩＳ？［界効果トランジスタからなシ浮遊
ゲートにファウラー・ノルドハイムートンネリング（Ｆ
ｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ
）による電子注入電子注出をすることで’ｒｌｆ。
気的書き込み消去を行な５Ｅ２ＦＲＯＭ （Ｅｌｅｃｔ
ｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌ
ｅ ＫＯＭ ）に関する。
ｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌ
ｅ ＫＯＭ ）に関する。
！ ４図（ａｌ〜（ＣＩＫ従来のファウラー−ノルドハ
イム・トンネリングによる電子注入注出法を用いるｎチ
ャネルＥ２ＰＲＯＭメモリトランジスタの平面図とその
Ａ−Ａ’断面図およびＢ−Ｂ’断面図を示す。第４図（
ａｌ〜（Ｃｌにおいて、１はｐ型半導体基板、５．６は
それぞれｎ型のソース、ドレイン、７は第１ゲート酸化
膜、９は浮遊ゲートで、薄い第２ゲート酸化膜８を介し
てドレイン６間で電子が注入注出される。１０は第３ゲ
ート酸化膜、１１は制御ゲートである。各電極は第５図
の等価回路図に示す様釦容量結合している。Ｃ３は浮遊
ゲート９−制御ゲート１０間容量ｔｃ２は浮遊ゲート９
−ドレイン６間の約１００λ程度の薄い第２ゲート酸化
膜８の容’ｉｓ ＣｔＤは浮遊ゲート９− ドレイン６
間の０２以外のオーバーラツプ容量、ｃｌ は浮遊ゲー
ト９−半導体基板１間の容量、ＣＦＳ は浮遊ゲート
９−ソース５間のオーバーラツプ容量を示す。
イム・トンネリングによる電子注入注出法を用いるｎチ
ャネルＥ２ＰＲＯＭメモリトランジスタの平面図とその
Ａ−Ａ’断面図およびＢ−Ｂ’断面図を示す。第４図（
ａｌ〜（Ｃｌにおいて、１はｐ型半導体基板、５．６は
それぞれｎ型のソース、ドレイン、７は第１ゲート酸化
膜、９は浮遊ゲートで、薄い第２ゲート酸化膜８を介し
てドレイン６間で電子が注入注出される。１０は第３ゲ
ート酸化膜、１１は制御ゲートである。各電極は第５図
の等価回路図に示す様釦容量結合している。Ｃ３は浮遊
ゲート９−制御ゲート１０間容量ｔｃ２は浮遊ゲート９
−ドレイン６間の約１００λ程度の薄い第２ゲート酸化
膜８の容’ｉｓ ＣｔＤは浮遊ゲート９− ドレイン６
間の０２以外のオーバーラツプ容量、ｃｌ は浮遊ゲー
ト９−半導体基板１間の容量、ＣＦＳ は浮遊ゲート
９−ソース５間のオーバーラツプ容量を示す。
書き込み動作は制御ゲート１１．ソース５．半導体基板
１を接地しドレイン６に正の高電圧（例えば約２０■）
を印加することにより前述した容量結合から薄い第２ゲ
ート酸化膜８に電界を集中させ、ファウラーｅノルドハ
イムｅトンネリングによりミ子が浮遊ゲート９からドレ
イン６に注出されることによってなされる。電子の注出
は結果的に浮遊ゲート９に正の電荷を蓄積させメモリト
ランジスタのしきい値は低下しいわゆるデプレッション
動作する。消去動作はドレイン６、ソース５、半導体基
板１を接地し、制御ゲートに正の高電圧（例えば約２０
■）を印加することにより容量結合から薄い第２ゲート
酸化［８Ｖｃ電界を集中させる。この場合電界の向きは
書き込み動作と逆方向で電子はドレイン６から浮遊グー
）９に注入される。その結果浮遊ゲート９は負の電荷が
蓄積されメモリトランジスタのしきい値は高くなる。
１を接地しドレイン６に正の高電圧（例えば約２０■）
を印加することにより前述した容量結合から薄い第２ゲ
ート酸化膜８に電界を集中させ、ファウラーｅノルドハ
イムｅトンネリングによりミ子が浮遊ゲート９からドレ
イン６に注出されることによってなされる。電子の注出
は結果的に浮遊ゲート９に正の電荷を蓄積させメモリト
ランジスタのしきい値は低下しいわゆるデプレッション
動作する。消去動作はドレイン６、ソース５、半導体基
板１を接地し、制御ゲートに正の高電圧（例えば約２０
■）を印加することにより容量結合から薄い第２ゲート
酸化［８Ｖｃ電界を集中させる。この場合電界の向きは
書き込み動作と逆方向で電子はドレイン６から浮遊グー
）９に注入される。その結果浮遊ゲート９は負の電荷が
蓄積されメモリトランジスタのしきい値は高くなる。
書き込み情報の読み出しは読み出し時の制御ゲート電圧
を適当に設定し、メモリトランジスタのオン（（ＪＮ）
、オフ（ＯＦＦ）を判断することでなされる。
を適当に設定し、メモリトランジスタのオン（（ＪＮ）
、オフ（ＯＦＦ）を判断することでなされる。
メモリトランジスタの書き込み消去特性は前述した様に
薄い第２ゲート酸化膜に効率よく安定に電界を集中する
ことにより電荷移動が速く安定し友特性が得られる。書
き込み動作は浮遊ゲート９中の電荷ＱＦが負の状態から
電子を注出しＱＦ を正の状態にし、消去動作は逆に
正の状態から浮遊ゲートに電子を注入してＱＰを負の状
態にする。
薄い第２ゲート酸化膜に効率よく安定に電界を集中する
ことにより電荷移動が速く安定し友特性が得られる。書
き込み動作は浮遊ゲート９中の電荷ＱＦが負の状態から
電子を注出しＱＦ を正の状態にし、消去動作は逆に
正の状態から浮遊ゲートに電子を注入してＱＰを負の状
態にする。
書き込んだ状態と消去し友状態との遷移状態であるＱｐ
が零近傍で薄い第２ゲート酸化膜８にかかる電界Ｅｗは
曹き込み時には で表わされる。ここで１２は薄い第２ゲート酸化膜８の
膜厚％ＶＤはドレイン６に印加する正の高１１１圧であ
る。消去時に薄い第２ゲート酸化膜８にかかる電界ＥＥ
は で表わされる。ここでＶＣａは制御ゲート１１に印加す
る正の高電圧である。書き込み、消去速度を速めるには
ＥＷ 、 ＥＥ を大きくすることにより実現でき書
き込み消去特性の安定性はＥＷＩＥＥ のバラツキを
おさえることで実現できる。（１） 、 （２）式から
れかる様にＣ２，ＣＦＤはＥＷ、ＥＥ を悪く（小さ
く）する要素として寄与する。しかしながらＣ２は曹き
込み、消去のファウラーφノルドハイム・トンネリング
によるトンネル電流が流れる約１００〜１５０人の薄い
酸化膜の容量であるから無視できない十分に大きい値で
ある。またＣＦＤ は以下に述べる様な目ズレマージ
ンのタメする程度大きくならざるを得ない。絶縁分離用
フィールド酸化膜と活性領域の境界はホワイトリボン（
ナイトライドリボン）やシリコン面の突形状（ノツチ）
等その部位に形成した薄い酸化膜の特性を悪くする要素
が多くしたがって第２の薄いゲート酸化膜が絶縁分離用
フィールド酸化膜と活性領域との境界にかからない様目
ズレマージンをとる必要がある。ま土弟２の薄いゲート
酸化膜部面積が変動しない様第２の薄いゲート酸化膜部
とドレイン−チャネル部境界及び浮遊ゲート端とには各
々目ズレマージンが必要である。この様にＣ２及びＣＦ
Ｄはある程度大きな値となってしまうことは避けられな
い。しｆｃがってそのＥｗ、ＥｇＫ４える悪影響を極力
小さくするためにＣ′３を十分に大きく設定することに
よ＃）Ｃ２，ＣＦＤの影響を補償する。第４図ｆａｔ〜
（Ｃ１は従来技術によるメモリセルの平面及び断面図を
示すが、従来Ｃ３を十分に大きくする念めに浮遊ゲート
９の絶縁分離用フィールド酸化膜４上への突き出し長ｊ
ｏｙを大きく設定することにより浮遊ゲート９と制御ゲ
ー）１１０対向面積を広くし十分に大きなＣ３を得てい
友。しかしながらＩｏｖを大きく設定するためにはメモ
リセルサイズが犬きぐならざるを得す、メモリ容量の大
容量化及びセルサイズ小型化チップブイズ小型化による
コストダウン等において大きな障害となっていた。
が零近傍で薄い第２ゲート酸化膜８にかかる電界Ｅｗは
曹き込み時には で表わされる。ここで１２は薄い第２ゲート酸化膜８の
膜厚％ＶＤはドレイン６に印加する正の高１１１圧であ
る。消去時に薄い第２ゲート酸化膜８にかかる電界ＥＥ
は で表わされる。ここでＶＣａは制御ゲート１１に印加す
る正の高電圧である。書き込み、消去速度を速めるには
ＥＷ 、 ＥＥ を大きくすることにより実現でき書
き込み消去特性の安定性はＥＷＩＥＥ のバラツキを
おさえることで実現できる。（１） 、 （２）式から
れかる様にＣ２，ＣＦＤはＥＷ、ＥＥ を悪く（小さ
く）する要素として寄与する。しかしながらＣ２は曹き
込み、消去のファウラーφノルドハイム・トンネリング
によるトンネル電流が流れる約１００〜１５０人の薄い
酸化膜の容量であるから無視できない十分に大きい値で
ある。またＣＦＤ は以下に述べる様な目ズレマージ
ンのタメする程度大きくならざるを得ない。絶縁分離用
フィールド酸化膜と活性領域の境界はホワイトリボン（
ナイトライドリボン）やシリコン面の突形状（ノツチ）
等その部位に形成した薄い酸化膜の特性を悪くする要素
が多くしたがって第２の薄いゲート酸化膜が絶縁分離用
フィールド酸化膜と活性領域との境界にかからない様目
ズレマージンをとる必要がある。ま土弟２の薄いゲート
酸化膜部面積が変動しない様第２の薄いゲート酸化膜部
とドレイン−チャネル部境界及び浮遊ゲート端とには各
々目ズレマージンが必要である。この様にＣ２及びＣＦ
Ｄはある程度大きな値となってしまうことは避けられな
い。しｆｃがってそのＥｗ、ＥｇＫ４える悪影響を極力
小さくするためにＣ′３を十分に大きく設定することに
よ＃）Ｃ２，ＣＦＤの影響を補償する。第４図ｆａｔ〜
（Ｃ１は従来技術によるメモリセルの平面及び断面図を
示すが、従来Ｃ３を十分に大きくする念めに浮遊ゲート
９の絶縁分離用フィールド酸化膜４上への突き出し長ｊ
ｏｙを大きく設定することにより浮遊ゲート９と制御ゲ
ー）１１０対向面積を広くし十分に大きなＣ３を得てい
友。しかしながらＩｏｖを大きく設定するためにはメモ
リセルサイズが犬きぐならざるを得す、メモリ容量の大
容量化及びセルサイズ小型化チップブイズ小型化による
コストダウン等において大きな障害となっていた。
本発明の目的は、浮遊ゲートと制御ゲート間容量を簡略
かつ安定性の良い製造方法で大きくすることが出来、よ
り高速安定な曹き込み消去特性が得られ、かつセルサイ
ズを小さくでき、大容量化。
かつ安定性の良い製造方法で大きくすることが出来、よ
り高速安定な曹き込み消去特性が得られ、かつセルサイ
ズを小さくでき、大容量化。
チップサイズ縮小によるコストダウン等が可能な不揮発
性半導体記憶装置を提供することにある。
性半導体記憶装置を提供することにある。
本発明の不揮発性半導体記憶装置は浮遊ゲートと制御ゲ
ートの対向面積を増大させることによプＣ３を大きくす
る目的で、絶縁分離用フィールド酸化膜に設けられ九幅
員がすくなくとも浮遊ゲートの膜厚の２倍以上の凹領域
の段差部でも、浮遊ゲートと制御ゲートを第３のゲート
酸化膜を介して対向させた構造を有している。
ートの対向面積を増大させることによプＣ３を大きくす
る目的で、絶縁分離用フィールド酸化膜に設けられ九幅
員がすくなくとも浮遊ゲートの膜厚の２倍以上の凹領域
の段差部でも、浮遊ゲートと制御ゲートを第３のゲート
酸化膜を介して対向させた構造を有している。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａｌ〜ｔｃ＋は本発明の一実施例の平面図と
Ａ−Ａ’ｉ及びＢ −Ｂ’ 、［４の断面図である。
。第１図（ａｌ〜ｔｃ＋は本発明の一実施例の平面図と
Ａ−Ａ’ｉ及びＢ −Ｂ’ 、［４の断面図である。
１はｐ型半導体基板、５はソース、６はドレイン、４は
絶縁分離用フィールド酸化膜で約１．０μの膜厚を有し
上面に深さｄ（約０．６μｍ）１幅員Ｗ（約０．６μｍ
以上）の凹領域を有している。９は多結晶シリコン層か
らなる浮遊ゲートでソース５−ドレイン６間のチャネル
部で約５００人のｇｌのゲート酸化膜７を介してチャネ
ル部半導体基板をおおい、ドレイン６上の一部の領域で
約１００〜１５０人と薄い第２のゲート酸化膜８を介し
てドレインと対向し、フィールド酸化膜４の凹領域をお
おっている。この凹領域の幅員Ｗは浮遊ゲート９を形成
する多結晶シリコン層の膜厚的０．３μｍのすくなくと
も２倍以上となっているため、浮遊ゲート多結晶シリコ
ン層の表面はフィールド酸化膜同様深さｄの凹領域を有
し表面積は凹領域の段差部すなわち側面分だけ増す。１
０は約５００人の第３のゲート酸化膜で浮遊ゲート９表
面を熱酸化することにより得られる。１１は多結晶シリ
コンからなる制御ゲートで浮遊ゲート９の凹領域の段差
部（１１１１面部）においても約５００人の第３のゲー
ト酸化［１０を介して浮遊ゲートと対向している。その
結果従来技術でのＩｏｖ （フィールド酸化膜上への浮
遊ゲートの突き出し）は本発明によυ実質１ｏｖ十２ｄ
となプＣ３を大きくできよ）高速かつ安定な書き込み消
去特性が得られる。このことは逆に従来技術のＩｏｖを
０３を減少させることなく１υＶ−２ｄに縮少すること
ができすなわち特性をそこなうことなくセルサイズの縮
少ができ大容量化。
絶縁分離用フィールド酸化膜で約１．０μの膜厚を有し
上面に深さｄ（約０．６μｍ）１幅員Ｗ（約０．６μｍ
以上）の凹領域を有している。９は多結晶シリコン層か
らなる浮遊ゲートでソース５−ドレイン６間のチャネル
部で約５００人のｇｌのゲート酸化膜７を介してチャネ
ル部半導体基板をおおい、ドレイン６上の一部の領域で
約１００〜１５０人と薄い第２のゲート酸化膜８を介し
てドレインと対向し、フィールド酸化膜４の凹領域をお
おっている。この凹領域の幅員Ｗは浮遊ゲート９を形成
する多結晶シリコン層の膜厚的０．３μｍのすくなくと
も２倍以上となっているため、浮遊ゲート多結晶シリコ
ン層の表面はフィールド酸化膜同様深さｄの凹領域を有
し表面積は凹領域の段差部すなわち側面分だけ増す。１
０は約５００人の第３のゲート酸化膜で浮遊ゲート９表
面を熱酸化することにより得られる。１１は多結晶シリ
コンからなる制御ゲートで浮遊ゲート９の凹領域の段差
部（１１１１面部）においても約５００人の第３のゲー
ト酸化［１０を介して浮遊ゲートと対向している。その
結果従来技術でのＩｏｖ （フィールド酸化膜上への浮
遊ゲートの突き出し）は本発明によυ実質１ｏｖ十２ｄ
となプＣ３を大きくできよ）高速かつ安定な書き込み消
去特性が得られる。このことは逆に従来技術のＩｏｖを
０３を減少させることなく１υＶ−２ｄに縮少すること
ができすなわち特性をそこなうことなくセルサイズの縮
少ができ大容量化。
チップサイズ縮少等によるコストダウンが実現できる。
第２図（ａｌ〜Ｔｅｌは本発明の別の実施例を説明する
平面図とＡ−Ａ’線及びＢ−Ｂ’線の断面図である。
平面図とＡ−Ａ’線及びＢ−Ｂ’線の断面図である。
Ｃ３の増大効果は第１図ｆａｔ〜（ＣＩと同じであるが
凹領域内で浮遊ゲートをパターンニングする定め凹領域
の幅員は広く製造しやすくなっている。
凹領域内で浮遊ゲートをパターンニングする定め凹領域
の幅員は広く製造しやすくなっている。
次に本発明を実現するための製造プロセス７０−の一例
を第３図ｉａｌ〜（ｆ）に従って説明する。第３図（ａ
ｌ〜（ｆ）は第２図ｔａｌのＢ −Ｂ’ 線の各プロセ
ス工程での断面図を示すものである。まず、第３図ｔａ
＋に示すように、ｐ型半導体基板１上にパッド酸化膜２
を形成しＬＰＣＶＤ法により窒化膜３を成長させ活性領
域以外の領域すなわち絶縁分離用フィールドとなる領域
の窒化膜を除去する。次に、第３図（ｂ）に示すように
、熱酸化法により約１．０μｍのフィールド酸化膜を形
成する。次に、第３図（ＣＩＫ示すように１窒化膜を除
去し几後ソース５．ドレイン６を形成し熱酸化法により
約５００人の第１のゲート酸化膜７を形成する。次に、
第３図（ｄ）に示すように、ＰＲ工程によりトレイン６
上の薄いゲート酸化膜を形成する予定領域の第１のゲー
ト酸化膜と、フィールド酸化膜の凹領域となる予定領域
のフィールド酸化膜を深さｄが約０．６μｍとなる様に
エツチング除去する。次に、第３図ｉｅ）に示すように
、ｎ型にドープした多結晶シリコン層をＬＰＣＶＤ法に
より成長させパターンニングして浮遊ゲート９を形成す
る。この時多結晶シリコン層はフィールド酸化膜凹領域
の段差部（０１１１面）にも平面と同様の厚さ約０．３
μｍで成長する。したがって凹領域の幅員がすくなくと
も多結晶シリコン層の膜厚の２倍以上あれば多結晶シリ
コン層表面にも深さｄの凹領域ができる。なお凹領域内
の浮遊ゲート９下のフィールド膜厚は約０．４μｍあり
十分厚いのでこの部分での浮遊ゲート９−半導体基板１
間容量は無視できるほど小さい。次に、第３図（ｆｌに
示すように、熱酸化法によ）第３のゲート酸化膜１０を
形成した後ｎ型にドープし次長結晶シリコン層からなる
制御ゲート１１を形成する。
を第３図ｉａｌ〜（ｆ）に従って説明する。第３図（ａ
ｌ〜（ｆ）は第２図ｔａｌのＢ −Ｂ’ 線の各プロセ
ス工程での断面図を示すものである。まず、第３図ｔａ
＋に示すように、ｐ型半導体基板１上にパッド酸化膜２
を形成しＬＰＣＶＤ法により窒化膜３を成長させ活性領
域以外の領域すなわち絶縁分離用フィールドとなる領域
の窒化膜を除去する。次に、第３図（ｂ）に示すように
、熱酸化法により約１．０μｍのフィールド酸化膜を形
成する。次に、第３図（ＣＩＫ示すように１窒化膜を除
去し几後ソース５．ドレイン６を形成し熱酸化法により
約５００人の第１のゲート酸化膜７を形成する。次に、
第３図（ｄ）に示すように、ＰＲ工程によりトレイン６
上の薄いゲート酸化膜を形成する予定領域の第１のゲー
ト酸化膜と、フィールド酸化膜の凹領域となる予定領域
のフィールド酸化膜を深さｄが約０．６μｍとなる様に
エツチング除去する。次に、第３図ｉｅ）に示すように
、ｎ型にドープした多結晶シリコン層をＬＰＣＶＤ法に
より成長させパターンニングして浮遊ゲート９を形成す
る。この時多結晶シリコン層はフィールド酸化膜凹領域
の段差部（０１１１面）にも平面と同様の厚さ約０．３
μｍで成長する。したがって凹領域の幅員がすくなくと
も多結晶シリコン層の膜厚の２倍以上あれば多結晶シリ
コン層表面にも深さｄの凹領域ができる。なお凹領域内
の浮遊ゲート９下のフィールド膜厚は約０．４μｍあり
十分厚いのでこの部分での浮遊ゲート９−半導体基板１
間容量は無視できるほど小さい。次に、第３図（ｆｌに
示すように、熱酸化法によ）第３のゲート酸化膜１０を
形成した後ｎ型にドープし次長結晶シリコン層からなる
制御ゲート１１を形成する。
デ壜４壜印曇４この時制御ゲート１１は凹領域段部（側
面）においても浮遊ゲート９と第３のゲート酸化膜ｌＯ
を介して対向する。この場合熱酸化法による第３のゲー
ト酸化膜形成のかわシにＬＰＣＶＤ法により窒化膜を形
成しても同様の結果が得られる。以上説明したプロセス
フローにより本発明のフィールド酸化膜の凹領域段部に
おいても浮遊ゲートと制御ゲートを第３のゲート酸化膜
を介して対向させる構造が得られる。
面）においても浮遊ゲート９と第３のゲート酸化膜ｌＯ
を介して対向する。この場合熱酸化法による第３のゲー
ト酸化膜形成のかわシにＬＰＣＶＤ法により窒化膜を形
成しても同様の結果が得られる。以上説明したプロセス
フローにより本発明のフィールド酸化膜の凹領域段部に
おいても浮遊ゲートと制御ゲートを第３のゲート酸化膜
を介して対向させる構造が得られる。
以上説明したように本発明は、絶縁分離用フィールド酸
化膜に設けられた幅員がすくなくとも浮遊ゲートの膜厚
の２倍以上の凹領域の段差部でも浮遊ゲートと制御ゲー
トを第３のゲート酸化膜を介して対向させることにより
、対向面積を簡略かつ安定性の良い製造方法で大きくす
ることができ、大きなＣ３を得ることができる。その結
果より高速安定な書き込み消去特性が得られる。
化膜に設けられた幅員がすくなくとも浮遊ゲートの膜厚
の２倍以上の凹領域の段差部でも浮遊ゲートと制御ゲー
トを第３のゲート酸化膜を介して対向させることにより
、対向面積を簡略かつ安定性の良い製造方法で大きくす
ることができ、大きなＣ３を得ることができる。その結
果より高速安定な書き込み消去特性が得られる。
さらに本発明により浮遊ゲートのフィールド酸化膜上へ
の突き出しを小さくすることができるためセルサイズを
小さくでき大容量化、チップサイズ縮小によるコストダ
ウン等が実現できる。
の突き出しを小さくすることができるためセルサイズを
小さくでき大容量化、チップサイズ縮小によるコストダ
ウン等が実現できる。
第１図（ａ）〜（Ｃ１は本発明の一実施例の平面図およ
びそれぞれ第１図（ａ）のＡ −Ａ’ 線断面図並び
にＢ−Ｂ’ 線断面図、第２図（ａｌ〜ｆｃｌは本発明
の別の実施例の平面−およびそれぞれ第２図ｉｎ）のＡ
−Ａ’線断面図並びにＢ−Ｂ’ 線断面図、第３図（ａ
ｌ〜げ）は第２図１８１のＡ−Ａ’線の製造プロセスフ
ローに従った各工程での断面図、第４図（ａｌ〜ＩｃＩ
は従来技術によるＥ２）’ｌ（０Ｍメモリセルの平面図
およびそれぞれ第４図１８１のＡ −Ａ’線断面図並び
にＨ−Ｂ’線断面図、第５図は各電極間の容量結合を示
す等価回路図である。 １・・・・・・ｐ型半導体基板、２・・・・・・バンド
酸化膜、３・・・・・・窒化膜、４・・・・・・絶縁分
離用フィールド酸化膜、５・・・・・・ソース、６・・
・・・・ドレイン、７・・・・・・ｍｌのゲート酸化膜
、８・・・・・・第２の薄いゲート酸化膜、９・・・・
・・浮遊ゲート、１０・・・・・・第３のゲート酸化膜
、１１・・・・・・制御ゲート、Ｃ１・・・・・・浮遊
ゲート−半導体基板間容量、Ｃｒ２・・・・・・浮遊ゲ
ート−ソース間容量、Ｃ３・・・・・・浮遊ゲート−制
御ゲート間容量、Ｃ２・・・・・・浮遊ゲート−ドレイ
ン間の第２のゲート酸化膜部容量、ＣＦＤ・・・・・・
浮遊ゲート−ドレイン−間のＣ２以外の容量。 Ｍ 、’Ｊ’ −” 代理人 弁理士 内 原 日 茅１図 半Ｚ回 ￥づ辺 滲汐回
びそれぞれ第１図（ａ）のＡ −Ａ’ 線断面図並び
にＢ−Ｂ’ 線断面図、第２図（ａｌ〜ｆｃｌは本発明
の別の実施例の平面−およびそれぞれ第２図ｉｎ）のＡ
−Ａ’線断面図並びにＢ−Ｂ’ 線断面図、第３図（ａ
ｌ〜げ）は第２図１８１のＡ−Ａ’線の製造プロセスフ
ローに従った各工程での断面図、第４図（ａｌ〜ＩｃＩ
は従来技術によるＥ２）’ｌ（０Ｍメモリセルの平面図
およびそれぞれ第４図１８１のＡ −Ａ’線断面図並び
にＨ−Ｂ’線断面図、第５図は各電極間の容量結合を示
す等価回路図である。 １・・・・・・ｐ型半導体基板、２・・・・・・バンド
酸化膜、３・・・・・・窒化膜、４・・・・・・絶縁分
離用フィールド酸化膜、５・・・・・・ソース、６・・
・・・・ドレイン、７・・・・・・ｍｌのゲート酸化膜
、８・・・・・・第２の薄いゲート酸化膜、９・・・・
・・浮遊ゲート、１０・・・・・・第３のゲート酸化膜
、１１・・・・・・制御ゲート、Ｃ１・・・・・・浮遊
ゲート−半導体基板間容量、Ｃｒ２・・・・・・浮遊ゲ
ート−ソース間容量、Ｃ３・・・・・・浮遊ゲート−制
御ゲート間容量、Ｃ２・・・・・・浮遊ゲート−ドレイ
ン間の第２のゲート酸化膜部容量、ＣＦＤ・・・・・・
浮遊ゲート−ドレイン−間のＣ２以外の容量。 Ｍ 、’Ｊ’ −” 代理人 弁理士 内 原 日 茅１図 半Ｚ回 ￥づ辺 滲汐回
Claims (1)
- 一導電型半導体基板の主平面上に設けられた絶縁分離用
フィールド絶縁膜領域と、前記半導体基板の主平面近傍
に設けられた該半導体基板と逆導電型のソース及びドレ
イン領域と、該両領域間半導体基板上に第１のゲート絶
縁膜を介して形成され、かつ前記ドレイン領域のすくな
くとも一部の領域で薄い第２のゲート絶縁膜を介して該
ドレイン領域と対向するが如く形成され、かつ前記絶縁
分離用フィールド絶縁膜上に延在するが如く形成された
多結晶シリコン層からなる浮遊ゲートと、該浮遊ゲート
上に第３のゲート絶縁膜を介して形成された多結晶シリ
コン層からなる制御ゲートとを含んで構成される不揮発
性半導体記憶装置において、前記絶縁分離用フィールド
絶縁膜領域が第１の膜厚からなる第１のフィールド絶縁
膜領域と、該第１のフィールド絶縁膜領域の膜厚より薄
い第２の膜厚からなり領域の幅員がすくなくとも前記浮
遊ゲートの膜厚の２倍以上である第２のフィールド絶縁
膜領域とからなり、該両フィールド絶縁膜領域間境界の
段差部に前記浮遊ゲートがすくなくとも該段差部の１辺
をこえて前記第１のフィールド絶縁膜領域と第２のフィ
ールド絶縁膜領域にまたがるが如く延在し、かつ前記制
御ゲートが前記段差部においても前記第３のゲート絶縁
膜を介して前記浮遊ゲートと対向していることを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105358A JPS62261176A (ja) | 1986-05-07 | 1986-05-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105358A JPS62261176A (ja) | 1986-05-07 | 1986-05-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261176A true JPS62261176A (ja) | 1987-11-13 |
Family
ID=14405502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105358A Pending JPS62261176A (ja) | 1986-05-07 | 1986-05-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261176A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834979A (ja) * | 1981-08-27 | 1983-03-01 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPS60167376A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-05-07 JP JP61105358A patent/JPS62261176A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834979A (ja) * | 1981-08-27 | 1983-03-01 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPS60167376A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体装置 |
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