JPH08293560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08293560A JPH08293560A JP7098178A JP9817895A JPH08293560A JP H08293560 A JPH08293560 A JP H08293560A JP 7098178 A JP7098178 A JP 7098178A JP 9817895 A JP9817895 A JP 9817895A JP H08293560 A JPH08293560 A JP H08293560A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置、特にＳＲＡＭ（STATIC RANDOM
ACCESS MEMORY）において、メモリセルの構造を、配線
抵抗を小さくし、読み出し動作を安定化させ、寄生トラ
ンジスタによる誤動作が少なく、かつ形成が容易である
フィールドパターンを持つものとする。 【構成】 接地配線を半導体基板の一平面から最も近い
位置にある導電性配線とし、かつ接地配線とワード線が
重畳しないように配置したので、接地配線下の凹凸が小
さくなり、実効的な配線長を短くして抵抗を下げること
ができ、従って読み出し動作が安定化する。さらに、接
地配線を半導体基板に近い配線層によって形成したこと
によって、従来よりも接地配線と負荷素子の間の距離を
大きくしたため、接地配線が寄生トランジスタのゲート
電極として働き、誤動作することを抑制でき、また、フ
ィールドパターンの形状を簡潔にすることが可能であ
る。
ACCESS MEMORY）において、メモリセルの構造を、配線
抵抗を小さくし、読み出し動作を安定化させ、寄生トラ
ンジスタによる誤動作が少なく、かつ形成が容易である
フィールドパターンを持つものとする。 【構成】 接地配線を半導体基板の一平面から最も近い
位置にある導電性配線とし、かつ接地配線とワード線が
重畳しないように配置したので、接地配線下の凹凸が小
さくなり、実効的な配線長を短くして抵抗を下げること
ができ、従って読み出し動作が安定化する。さらに、接
地配線を半導体基板に近い配線層によって形成したこと
によって、従来よりも接地配線と負荷素子の間の距離を
大きくしたため、接地配線が寄生トランジスタのゲート
電極として働き、誤動作することを抑制でき、また、フ
ィールドパターンの形状を簡潔にすることが可能であ
る。
Description
【０００１】
【産業上の利用分野】この発明は、大規模集積回路（Ｌ
ＳＩ）等の半導体装置、特にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する
半導体装置に関するものである。
ＳＩ）等の半導体装置、特にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する
半導体装置に関するものである。
【０００２】
【従来の技術】ＳＲＡＭは、揮発性半導体記憶装置であ
り、マトリックス（行列）状に配置された相補型データ
線（ビット線）とワード線との交差部にメモリセルを配
置したものである。一般的に、このメモリセル１は、回
路図で示すと図２４（ａ）のように、二つのドライバト
ランジスタ３ａ、３ｂがそれぞれ記憶ノード４ａ、４ｂ
を介して負荷素子５ａ、５ｂに接続されたフリップフロ
ップ回路２と、フリップフロップ回路２内の記憶ノード
４ａ、４ｂにそれぞれ接続されたアクセストランジスタ
６ａ、６ｂで構成されおり、このアクセストランジスタ
６ａ、６ｂのゲート電極にワード線７から電位が供給さ
れ、このトランジスタの導通、非導通が制御され、ま
た、同アクセストランジスタ６ａ、６ｂのソース／ドレ
イン電極にビット線８ａ、８ｂがそれぞれ接続され、上
記ビット線８ａ、８ｂはアクセストランジスタ６ａ、６
ｂのソース／ドレイン電極にそれぞれ電位を供給するも
のである。負荷素子５ａ、５ｂの記憶ノード４ａ、４ｂ
と接続されていない側の電極は電源線（Ｖｃｃ線）９と
接続され、アクセストランジスタ３ａ、３ｂの記憶ノー
ドと接続されていない側の電極は接地配線（Ｖｅｅ線）
１０と接続された構造となっている。このようなフリッ
プフロップ回路２は別の表現を用いると図２４（ｂ）に
示すようなインバータ回路を二つ組み合わせ、互いに一
方のインバータ回路の出力情報を他方のインバータ回路
の出力情報に接続する構成となっている。また、上記の
ようなメモリセル１のフリップフロップ回路２により、
クロスカップリングされた２つの記憶ノード４ａ、４ｂ
は“Ｈｉｇｈ”“Ｌｏｗ”若しくは、“Ｌｏｗ”“Ｈｉ
ｇｈ”の双安定状態を有し、フリップフロップ回路２内
の電源線９及び接地配線１０に所定の電位が与えられて
いる限り双安定状態を保持し続けるという特徴を持って
いる。
り、マトリックス（行列）状に配置された相補型データ
線（ビット線）とワード線との交差部にメモリセルを配
置したものである。一般的に、このメモリセル１は、回
路図で示すと図２４（ａ）のように、二つのドライバト
ランジスタ３ａ、３ｂがそれぞれ記憶ノード４ａ、４ｂ
を介して負荷素子５ａ、５ｂに接続されたフリップフロ
ップ回路２と、フリップフロップ回路２内の記憶ノード
４ａ、４ｂにそれぞれ接続されたアクセストランジスタ
６ａ、６ｂで構成されおり、このアクセストランジスタ
６ａ、６ｂのゲート電極にワード線７から電位が供給さ
れ、このトランジスタの導通、非導通が制御され、ま
た、同アクセストランジスタ６ａ、６ｂのソース／ドレ
イン電極にビット線８ａ、８ｂがそれぞれ接続され、上
記ビット線８ａ、８ｂはアクセストランジスタ６ａ、６
ｂのソース／ドレイン電極にそれぞれ電位を供給するも
のである。負荷素子５ａ、５ｂの記憶ノード４ａ、４ｂ
と接続されていない側の電極は電源線（Ｖｃｃ線）９と
接続され、アクセストランジスタ３ａ、３ｂの記憶ノー
ドと接続されていない側の電極は接地配線（Ｖｅｅ線）
１０と接続された構造となっている。このようなフリッ
プフロップ回路２は別の表現を用いると図２４（ｂ）に
示すようなインバータ回路を二つ組み合わせ、互いに一
方のインバータ回路の出力情報を他方のインバータ回路
の出力情報に接続する構成となっている。また、上記の
ようなメモリセル１のフリップフロップ回路２により、
クロスカップリングされた２つの記憶ノード４ａ、４ｂ
は“Ｈｉｇｈ”“Ｌｏｗ”若しくは、“Ｌｏｗ”“Ｈｉ
ｇｈ”の双安定状態を有し、フリップフロップ回路２内
の電源線９及び接地配線１０に所定の電位が与えられて
いる限り双安定状態を保持し続けるという特徴を持って
いる。
【０００３】次に、データ書き込み、データ読み出しの
動作について説明する。まず、図２４に示したメモリセ
ル１にデータを書き込む場合は、ワード線７を選択して
活性化することにより、アクセストランジスタ６ａ、６
ｂを導通状態とし、所望の論理値に応じてビット線対８
ａ、８ｂを強制的に電圧印加することによって、フリッ
プフロップ回路２の双安定状態を“Ｈｉｇｈ”、“Ｌｏ
ｗ”若しくは、“Ｌｏｗ”、“Ｈｉｇｈ”のいずれかに
設定する。一方、データを読み出す時はアクセストラン
ジスタ６ａ、６ｂを導通状態とし、記憶ノード４ａ、４
ｂの電位をアクセストランジスタ６ａ、６ｂを介してビ
ット線８ａ、８ｂに伝達し、この伝達された電位をセン
スアンプによって読み取る。このようなＳＲＡＭメモリ
セル１において、データ読み出しの際には、アクセスト
ランジスタ６ａ、６ｂを導通状態とするのであるが、ワ
ード線７が活性化した場合、ビット線８ａ、８ｂ、アク
セストランジスタ、“Ｌｏｗ”側の記憶ノード、ドライ
バトランジスタ、接地配線１０を介してカラム電流と呼
ばれる電流が流れ、その結果、接地配線１０の電位が所
定電位よりも上昇し、“Ｌｏｗ”側の記憶ノードが“Ｈ
ｉｇｈ”の電位に近づき、保持しているデータの破壊が
生じることが一般的に知られている。従って、接地配線
の低抵抗化を図ることが重要である。また、特にＳＲＡ
Ｍのメモリセル１におけるフリップフロップ回路２の構
成要素である各インバータ回路の特性の対称性がメモリ
セルのデータ保持のために重要であり、これを改善する
ために、例えば、ＩＥＤＭ９１、Ｐ４７７〜４８０に記
載されている、ワード線を分割した上記対称性のすぐれ
たスプリットワード線型のメモリセルが考案され、実用
に供されてきている。このようなメモリセルにおいて、
接地配線はワード線よりも上層の導電膜で形成されてい
る。
動作について説明する。まず、図２４に示したメモリセ
ル１にデータを書き込む場合は、ワード線７を選択して
活性化することにより、アクセストランジスタ６ａ、６
ｂを導通状態とし、所望の論理値に応じてビット線対８
ａ、８ｂを強制的に電圧印加することによって、フリッ
プフロップ回路２の双安定状態を“Ｈｉｇｈ”、“Ｌｏ
ｗ”若しくは、“Ｌｏｗ”、“Ｈｉｇｈ”のいずれかに
設定する。一方、データを読み出す時はアクセストラン
ジスタ６ａ、６ｂを導通状態とし、記憶ノード４ａ、４
ｂの電位をアクセストランジスタ６ａ、６ｂを介してビ
ット線８ａ、８ｂに伝達し、この伝達された電位をセン
スアンプによって読み取る。このようなＳＲＡＭメモリ
セル１において、データ読み出しの際には、アクセスト
ランジスタ６ａ、６ｂを導通状態とするのであるが、ワ
ード線７が活性化した場合、ビット線８ａ、８ｂ、アク
セストランジスタ、“Ｌｏｗ”側の記憶ノード、ドライ
バトランジスタ、接地配線１０を介してカラム電流と呼
ばれる電流が流れ、その結果、接地配線１０の電位が所
定電位よりも上昇し、“Ｌｏｗ”側の記憶ノードが“Ｈ
ｉｇｈ”の電位に近づき、保持しているデータの破壊が
生じることが一般的に知られている。従って、接地配線
の低抵抗化を図ることが重要である。また、特にＳＲＡ
Ｍのメモリセル１におけるフリップフロップ回路２の構
成要素である各インバータ回路の特性の対称性がメモリ
セルのデータ保持のために重要であり、これを改善する
ために、例えば、ＩＥＤＭ９１、Ｐ４７７〜４８０に記
載されている、ワード線を分割した上記対称性のすぐれ
たスプリットワード線型のメモリセルが考案され、実用
に供されてきている。このようなメモリセルにおいて、
接地配線はワード線よりも上層の導電膜で形成されてい
る。
【０００４】図２５（ａ）は、従来のＳＲＡＭ１個のメ
モリセルの平面図であり、図２４（ａ）、図２４（ｂ）
と同様の回路構成となっている。また、図２５（ｂ）は
図２５（ａ）に示された従来の半導体装置のＳＲＡＭの
メモリセルの平面図のＹ−Ｙ線に沿う要部断面図であ
る。さらに、図２６、図２７に示す図は、図２５の製造
過程における構造を示している。この図２６、図２７に
ついても図２５と同様に図（ａ）はメモリセルの平面
図、図（ｂ）は同メモリセルの要部断面図を示してい
る。図２５（ｂ）において、１１はＰ型不純物を含む半
導体基板、１２は上記半導体基板１１内部に形成された
Ｎ型ウェル領域、１３は半導体基板１１の表面に形成さ
れたフィールド酸化膜（平面図（ａ）においては不活性
領域を示す）、１４は多結晶シリコン膜１４ｂと金属シ
リサイド膜１４ａの２層構造の配線であり、アクセスト
ランジスタのゲート電極となるワード線、１５は上記ワ
ード線１４と半導体基板１１の表面とに介在して形成さ
れたゲート酸化膜、１６ａないし１６ｄは半導体基板１
１の表面に形成されたＭＯＳトランジスタ（アクセスト
ランジスタ）のソース／ドレイン領域の構成要素であ
り、このうち１６ａ、１６ｂは低濃度不純物領域、１６
ｃ、１６ｄは高濃度不純物領域であり、これらの形成に
よってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のソース／ドレイン領域となっている。また、
１７は上記ワード線１４と同時に形成された、多結晶シ
リコン膜１７ｂと金属シリサイド膜１７ａからなるドラ
イバトランジスタのゲート電極、１８は上記ドライバト
ランジスタと一部重なるように上層に配置され、メモリ
セルの中央を斜め方向に走るように形成された接地配
線、１９ａはドライバトランジスタのゲート電極１７と
接するように形成された負荷素子（Ｐチャネル型ＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））のゲ
ート電極となる導電膜、１９ｂは他方のドライバトラン
ジスタのゲート電極と接するように形成された負荷素子
のゲート電極となる導電膜、２０ａはワード線１４より
も上層に絶縁膜を介して形成され、１９ａをゲート電極
とするＰチャネル型ＴＦＴ（負荷素子）のソース／ドレ
イン領域となり得る導電膜、２０ｂは１９ｂをゲート電
極とするＰチャネル型ＴＦＴのソース／ドレイン領域と
なり得る導電膜、２８ａ、２８ｂ、２８ｃは二酸化シリ
コンからなる絶縁膜を示している。さらに、図２５
（ａ）において、２１はフィールド酸化膜によって覆わ
れた不活性領域、２２ａ、２２ｂは活性領域、２３ａ、
２３ｂは接地配線１８とその下方に形成された活性領域
２２ａ、２２ｂとを接続するコンタクト、２４ａ、２４
ｂは負荷素子とドライバトランジスタのソース／ドレイ
ン領域を接続するコンタクトをそれぞれ示している。ま
た、回路図（図２４（ａ）、図２４（ｂ））において示
されたビット線８ａ、８ｂは、図２５（ｂ）に示された
積層構造のいずれの配線よりもさらに上層に形成されて
いるために、この図においては説明を省略する。
モリセルの平面図であり、図２４（ａ）、図２４（ｂ）
と同様の回路構成となっている。また、図２５（ｂ）は
図２５（ａ）に示された従来の半導体装置のＳＲＡＭの
メモリセルの平面図のＹ−Ｙ線に沿う要部断面図であ
る。さらに、図２６、図２７に示す図は、図２５の製造
過程における構造を示している。この図２６、図２７に
ついても図２５と同様に図（ａ）はメモリセルの平面
図、図（ｂ）は同メモリセルの要部断面図を示してい
る。図２５（ｂ）において、１１はＰ型不純物を含む半
導体基板、１２は上記半導体基板１１内部に形成された
Ｎ型ウェル領域、１３は半導体基板１１の表面に形成さ
れたフィールド酸化膜（平面図（ａ）においては不活性
領域を示す）、１４は多結晶シリコン膜１４ｂと金属シ
リサイド膜１４ａの２層構造の配線であり、アクセスト
ランジスタのゲート電極となるワード線、１５は上記ワ
ード線１４と半導体基板１１の表面とに介在して形成さ
れたゲート酸化膜、１６ａないし１６ｄは半導体基板１
１の表面に形成されたＭＯＳトランジスタ（アクセスト
ランジスタ）のソース／ドレイン領域の構成要素であ
り、このうち１６ａ、１６ｂは低濃度不純物領域、１６
ｃ、１６ｄは高濃度不純物領域であり、これらの形成に
よってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のソース／ドレイン領域となっている。また、
１７は上記ワード線１４と同時に形成された、多結晶シ
リコン膜１７ｂと金属シリサイド膜１７ａからなるドラ
イバトランジスタのゲート電極、１８は上記ドライバト
ランジスタと一部重なるように上層に配置され、メモリ
セルの中央を斜め方向に走るように形成された接地配
線、１９ａはドライバトランジスタのゲート電極１７と
接するように形成された負荷素子（Ｐチャネル型ＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））のゲ
ート電極となる導電膜、１９ｂは他方のドライバトラン
ジスタのゲート電極と接するように形成された負荷素子
のゲート電極となる導電膜、２０ａはワード線１４より
も上層に絶縁膜を介して形成され、１９ａをゲート電極
とするＰチャネル型ＴＦＴ（負荷素子）のソース／ドレ
イン領域となり得る導電膜、２０ｂは１９ｂをゲート電
極とするＰチャネル型ＴＦＴのソース／ドレイン領域と
なり得る導電膜、２８ａ、２８ｂ、２８ｃは二酸化シリ
コンからなる絶縁膜を示している。さらに、図２５
（ａ）において、２１はフィールド酸化膜によって覆わ
れた不活性領域、２２ａ、２２ｂは活性領域、２３ａ、
２３ｂは接地配線１８とその下方に形成された活性領域
２２ａ、２２ｂとを接続するコンタクト、２４ａ、２４
ｂは負荷素子とドライバトランジスタのソース／ドレイ
ン領域を接続するコンタクトをそれぞれ示している。ま
た、回路図（図２４（ａ）、図２４（ｂ））において示
されたビット線８ａ、８ｂは、図２５（ｂ）に示された
積層構造のいずれの配線よりもさらに上層に形成されて
いるために、この図においては説明を省略する。
【０００５】次に図２５に示した半導体装置の製造工程
について説明する。従来では図２６に示すように、Ｐ型
不純物を含む半導体基板１１の表面にＮ型不純物領域１
２を形成し、その後、活性領域２２ａ、２２ｂとなる領
域に窒化シリコン膜等からなる耐酸化性マスクを形成す
るなどしてフィールド酸化を行い、不活性領域２１とな
る領域に二酸化シリコンからなるフィールド酸化膜１３
を形成する。その後、マスクとして用いていた膜を除去
し、ゲート酸化膜１５を形成し、コンタクト２５となる
部分等のゲート酸化膜１５を選択的に除去する。その
後、半導体基板の表面全面にＮ型不純物を含む多結晶シ
リコン膜１４ｂ、金属シリサイド膜１４ａを順次積層す
る。その後、二酸化シリコンからなる絶縁膜２６を積層
する。次に、上記絶縁膜２６上に、ドライバトランジス
タのゲート電極１７及びアクセストランジスタのゲート
電極となるワード線１４の形状のレジストパターンを形
成し、これをマスクとして下層の絶縁膜２６、金属シリ
サイド膜１４ａ及び１７ａ、多結晶シリコン膜１４ｂ及
び１７ｂを順次エッチングし、図２６（ａ）、（ｂ）の
ような構造を得る。
について説明する。従来では図２６に示すように、Ｐ型
不純物を含む半導体基板１１の表面にＮ型不純物領域１
２を形成し、その後、活性領域２２ａ、２２ｂとなる領
域に窒化シリコン膜等からなる耐酸化性マスクを形成す
るなどしてフィールド酸化を行い、不活性領域２１とな
る領域に二酸化シリコンからなるフィールド酸化膜１３
を形成する。その後、マスクとして用いていた膜を除去
し、ゲート酸化膜１５を形成し、コンタクト２５となる
部分等のゲート酸化膜１５を選択的に除去する。その
後、半導体基板の表面全面にＮ型不純物を含む多結晶シ
リコン膜１４ｂ、金属シリサイド膜１４ａを順次積層す
る。その後、二酸化シリコンからなる絶縁膜２６を積層
する。次に、上記絶縁膜２６上に、ドライバトランジス
タのゲート電極１７及びアクセストランジスタのゲート
電極となるワード線１４の形状のレジストパターンを形
成し、これをマスクとして下層の絶縁膜２６、金属シリ
サイド膜１４ａ及び１７ａ、多結晶シリコン膜１４ｂ及
び１７ｂを順次エッチングし、図２６（ａ）、（ｂ）の
ような構造を得る。
【０００６】その後、図２７（ａ）、図２７（ｂ）に示
すようにメモリセル形成領域の表面全面にＣＶＤ技術に
よってシリコン酸化膜等の絶縁膜を積層し、次に異方性
エッチングを行うことで、ゲート電極１７及びワード線
１４の配線層の断面に付着させてサイドウォール２７を
形成する。次に、同様にメモリセル形成領域の表面全面
にＣＶＤ技術によって二酸化シリコン等からなる絶縁膜
２８ａを形成する。その後、ドライバトランジスタのソ
ース／ドレイン領域の一方が表出するようにこの絶縁膜
を選択的に除去し、コンタクトホールを形成する。次
に、メモリセル形成領域の表面全面にＣＶＤ技術によっ
て導電物質を積層し、これをパターニングすることで上
記コンタクトホール内に埋設された導電物質からなるコ
ンタクト２３ａ、２３ｂによって、ドライバトランジス
タの一方の電極と接続された状態の接地配線１８を形成
する。このとき形成される接地配線１８は、平面図で見
た場合、下層に存在する２層構造のドライバトランジス
タのゲート電極１７と重なるように形成されていること
が分かるが、断面図（ｂ）にも示されているように、ワ
ード線１４及びゲート電極１７は通常の多結晶シリコン
層の配線ではなく、多結晶シリコン配線と金属配線を張
り合わせた２層構造であるため、ワード線１４及びゲー
ト電極１７の配線層表面と半導体基板表面との段差（凹
凸）が非常に大きく、この段差の影響を受けて、この配
線上に形成される接地配線１８の配線長は大きくなって
いた。
すようにメモリセル形成領域の表面全面にＣＶＤ技術に
よってシリコン酸化膜等の絶縁膜を積層し、次に異方性
エッチングを行うことで、ゲート電極１７及びワード線
１４の配線層の断面に付着させてサイドウォール２７を
形成する。次に、同様にメモリセル形成領域の表面全面
にＣＶＤ技術によって二酸化シリコン等からなる絶縁膜
２８ａを形成する。その後、ドライバトランジスタのソ
ース／ドレイン領域の一方が表出するようにこの絶縁膜
を選択的に除去し、コンタクトホールを形成する。次
に、メモリセル形成領域の表面全面にＣＶＤ技術によっ
て導電物質を積層し、これをパターニングすることで上
記コンタクトホール内に埋設された導電物質からなるコ
ンタクト２３ａ、２３ｂによって、ドライバトランジス
タの一方の電極と接続された状態の接地配線１８を形成
する。このとき形成される接地配線１８は、平面図で見
た場合、下層に存在する２層構造のドライバトランジス
タのゲート電極１７と重なるように形成されていること
が分かるが、断面図（ｂ）にも示されているように、ワ
ード線１４及びゲート電極１７は通常の多結晶シリコン
層の配線ではなく、多結晶シリコン配線と金属配線を張
り合わせた２層構造であるため、ワード線１４及びゲー
ト電極１７の配線層表面と半導体基板表面との段差（凹
凸）が非常に大きく、この段差の影響を受けて、この配
線上に形成される接地配線１８の配線長は大きくなって
いた。
【０００７】その後、ドライバトランジスタのゲート電
極１７に接するように、負荷素子であるＰチャネル型Ｔ
ＦＴのゲート電極となる導電膜１９ａ、１９ｂをそれぞ
れコンタクト２４ａ、２４ｂを介して形成し、また負荷
素子であるＰチャネル型ＴＦＴのソース／ドレイン領域
となる導電膜２０ａ、２０ｂを順次形成することによっ
て図２５に示した半導体装置を得ることができた。従来
では、上記のように、接地配線１８の下層に厚い層から
なる配線を形成していたため、接地配線１８の配線長が
大きくなることに伴って、この配線抵抗が大きくなり、
データ読み出しの際の誤動作の原因となっていた。さら
に、図２５（ｂ）に示されているように、負荷素子であ
るＰチャネル型ＴＦＴと近い位置にあるために、接地配
線１８がゲート電極のように働き、負荷素子を誤動作さ
せ、導通状態とさせてしまう等の問題もあった。加え
て、負荷素子のゲート電極と一方のソース／ドレイン領
域とドライバトランジスタのゲート電極とを接続するコ
ンタクト２４ａ、２４ｂがドライバトランジスタの直上
に形成されていたために、従来では接地配線１８を屈曲
した形に形成しなくてはならず、これによっても配線長
が大きくなっていた。
極１７に接するように、負荷素子であるＰチャネル型Ｔ
ＦＴのゲート電極となる導電膜１９ａ、１９ｂをそれぞ
れコンタクト２４ａ、２４ｂを介して形成し、また負荷
素子であるＰチャネル型ＴＦＴのソース／ドレイン領域
となる導電膜２０ａ、２０ｂを順次形成することによっ
て図２５に示した半導体装置を得ることができた。従来
では、上記のように、接地配線１８の下層に厚い層から
なる配線を形成していたため、接地配線１８の配線長が
大きくなることに伴って、この配線抵抗が大きくなり、
データ読み出しの際の誤動作の原因となっていた。さら
に、図２５（ｂ）に示されているように、負荷素子であ
るＰチャネル型ＴＦＴと近い位置にあるために、接地配
線１８がゲート電極のように働き、負荷素子を誤動作さ
せ、導通状態とさせてしまう等の問題もあった。加え
て、負荷素子のゲート電極と一方のソース／ドレイン領
域とドライバトランジスタのゲート電極とを接続するコ
ンタクト２４ａ、２４ｂがドライバトランジスタの直上
に形成されていたために、従来では接地配線１８を屈曲
した形に形成しなくてはならず、これによっても配線長
が大きくなっていた。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、接地配線が半導体基板
うえに形成されたドライバトランジスタよりも上層に形
成されていたため、下層に形成された配線の凹凸が大き
くなってしまい、これによって実効的な配線長が増加す
るという問題があった。この配線抵抗が増加すると、例
えば読み出し動作時においてカラム電流が接地配線に流
れた場合に、接地電位の変動（上昇）が生じ、メモリセ
ルの読み出しの誤動作を引き起こす原因となる。また、
配線の上下方向の凹凸が非常に大きい場合には断線が生
じる等の問題もある。
上のように構成されているので、接地配線が半導体基板
うえに形成されたドライバトランジスタよりも上層に形
成されていたため、下層に形成された配線の凹凸が大き
くなってしまい、これによって実効的な配線長が増加す
るという問題があった。この配線抵抗が増加すると、例
えば読み出し動作時においてカラム電流が接地配線に流
れた場合に、接地電位の変動（上昇）が生じ、メモリセ
ルの読み出しの誤動作を引き起こす原因となる。また、
配線の上下方向の凹凸が非常に大きい場合には断線が生
じる等の問題もある。
【０００９】また、従来の半導体装置においては、メモ
リセル内の２つの記憶ノードを分離するために、記憶ノ
ード間に介在するようにフィールド酸化膜を形成してい
たが、フィールド酸化膜を形成した場合に、この酸化膜
の膜厚が大きいために、その表面には段差が生じ、この
影響を受けて、さらに上層に形成される接地配線も段差
が生じた構造となり、接地配線の実効的な配線長が大き
くなるとともに配線抵抗が増加するという問題が生じて
おり、さらにフィールド酸化膜のパターンが複雑化する
ため、パターニングが困難になるという問題もあった。
リセル内の２つの記憶ノードを分離するために、記憶ノ
ード間に介在するようにフィールド酸化膜を形成してい
たが、フィールド酸化膜を形成した場合に、この酸化膜
の膜厚が大きいために、その表面には段差が生じ、この
影響を受けて、さらに上層に形成される接地配線も段差
が生じた構造となり、接地配線の実効的な配線長が大き
くなるとともに配線抵抗が増加するという問題が生じて
おり、さらにフィールド酸化膜のパターンが複雑化する
ため、パターニングが困難になるという問題もあった。
【００１０】さらに、従来の半導体装置においては、記
憶ノードと負荷素子を接続するコンタクトホールをドラ
イバトランジスタの直上に形成した構造となっていたた
めに、このコンタクトホールを回避するように接地配線
を形成しなくてはならず、このために接地配線の配線幅
が小さくなり、配線抵抗が大きくなってしまうという問
題があった。
憶ノードと負荷素子を接続するコンタクトホールをドラ
イバトランジスタの直上に形成した構造となっていたた
めに、このコンタクトホールを回避するように接地配線
を形成しなくてはならず、このために接地配線の配線幅
が小さくなり、配線抵抗が大きくなってしまうという問
題があった。
【００１１】また、従来の半導体装置においては、一般
的にワード線の構造は、ワード線の伝達遅延を少なくす
るため、低抵抗配線構造、例えば多結晶シリコン膜と金
属シリサイド膜からなる２層構造いわゆるポリサイド
（Ｐｏｌｙｃｉｄｅ）構造の配線を形成していた。この
ような構造とすることで多結晶シリコン膜のみで同じ厚
さの配線層を形成した場合と比べて低抵抗化することが
可能となったが、２層構造のポリサイド構造の配線層を
形成する際のプロセスステップ数の増加、及びエッチン
グ回数の増加等により、製造工程が繁雑になるという問
題があった。
的にワード線の構造は、ワード線の伝達遅延を少なくす
るため、低抵抗配線構造、例えば多結晶シリコン膜と金
属シリサイド膜からなる２層構造いわゆるポリサイド
（Ｐｏｌｙｃｉｄｅ）構造の配線を形成していた。この
ような構造とすることで多結晶シリコン膜のみで同じ厚
さの配線層を形成した場合と比べて低抵抗化することが
可能となったが、２層構造のポリサイド構造の配線層を
形成する際のプロセスステップ数の増加、及びエッチン
グ回数の増加等により、製造工程が繁雑になるという問
題があった。
【００１２】さらに、接地配線にも接地電位の安定化を
図るため多結晶シリコン膜と金属シリサイド膜の２層か
らなる構造の配線層を形成する必要が有るが、配線層自
体の抵抗率は低下するものの、特に下層にワード線が形
成されてる部分、またはフィールド酸化膜等の凹凸があ
る部分に実効的な配線長が大きくなり、抵抗が増加する
という問題があった。
図るため多結晶シリコン膜と金属シリサイド膜の２層か
らなる構造の配線層を形成する必要が有るが、配線層自
体の抵抗率は低下するものの、特に下層にワード線が形
成されてる部分、またはフィールド酸化膜等の凹凸があ
る部分に実効的な配線長が大きくなり、抵抗が増加する
という問題があった。
【００１３】さらに、従来の半導体装置においてメモリ
セル内のフリップフロップ回路の負荷素子としてＰチャ
ネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ）を接続した場合、そのチャネル領域上部または下
部に接地配線を配置しなければならず、この接地配線が
寄生ゲート電極として作用し、誤動作を起こす原因とな
るという問題があった。この発明は、以上のような問題
点を鑑みてなされたものであり、半導体装置、特にＳＲ
ＡＭにおいて、接地配線の凹凸を緩和し、実効的な配線
長を小さくすることで配線抵抗を低減するとともに、フ
ィールド酸化膜の形状を簡略化して、パターニングを容
易にし、フィールド酸化膜上に形成される配線層の配線
長が大きくなることを抑制し、さらに、負荷素子として
Ｐチャネル型ＴＦＴを形成する場合に接地配線が寄生ゲ
ート電極として作用し、これによって生じる誤動作を抑
制し、また、低抵抗化のための配線構造として用いられ
ている多結晶シリコン膜と金属シリサイド膜からなる２
層構造の導電膜の形成を工程数削減の観点からできるだ
け抑制するためになされたものである。
セル内のフリップフロップ回路の負荷素子としてＰチャ
ネル型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ）を接続した場合、そのチャネル領域上部または下
部に接地配線を配置しなければならず、この接地配線が
寄生ゲート電極として作用し、誤動作を起こす原因とな
るという問題があった。この発明は、以上のような問題
点を鑑みてなされたものであり、半導体装置、特にＳＲ
ＡＭにおいて、接地配線の凹凸を緩和し、実効的な配線
長を小さくすることで配線抵抗を低減するとともに、フ
ィールド酸化膜の形状を簡略化して、パターニングを容
易にし、フィールド酸化膜上に形成される配線層の配線
長が大きくなることを抑制し、さらに、負荷素子として
Ｐチャネル型ＴＦＴを形成する場合に接地配線が寄生ゲ
ート電極として作用し、これによって生じる誤動作を抑
制し、また、低抵抗化のための配線構造として用いられ
ている多結晶シリコン膜と金属シリサイド膜からなる２
層構造の導電膜の形成を工程数削減の観点からできるだ
け抑制するためになされたものである。
【００１４】
【課題を解決するための手段】この発明に係るＳＲＡＭ
メモリセルを含む半導体装置は、少なくともメモリセル
内に形成されるワード線と接地配線が半導体基板の一平
面から最も近い距離にある導電性配線であり、かつ半導
体基板の一平面に平行な方向に互いに交差することなく
離隔して形成された構成とする。
メモリセルを含む半導体装置は、少なくともメモリセル
内に形成されるワード線と接地配線が半導体基板の一平
面から最も近い距離にある導電性配線であり、かつ半導
体基板の一平面に平行な方向に互いに交差することなく
離隔して形成された構成とする。
【００１５】また、この発明に係る半導体装置は、その
メモリセルの構成を、少なくともメモリセル内のワード
線と接地配線が半導体基板の一平面から最も近い距離に
ある導電性配線とし、かつ半導体基板の一平面に平行な
方向に互いに離隔してワード線と接地配線を形成し、さ
らに上記ワード線と接地配線は同一の導電層によって形
成されたものとする。
メモリセルの構成を、少なくともメモリセル内のワード
線と接地配線が半導体基板の一平面から最も近い距離に
ある導電性配線とし、かつ半導体基板の一平面に平行な
方向に互いに離隔してワード線と接地配線を形成し、さ
らに上記ワード線と接地配線は同一の導電層によって形
成されたものとする。
【００１６】また、この発明に係る半導体装置は、メモ
リセル内の活性領域上に絶縁膜を介して形成された接地
配線を、接地配線直下の活性領域をチャネル領域とする
エンハンスメント型トランジスタのゲート電極として用
いるものとする。
リセル内の活性領域上に絶縁膜を介して形成された接地
配線を、接地配線直下の活性領域をチャネル領域とする
エンハンスメント型トランジスタのゲート電極として用
いるものとする。
【００１７】さらに、この発明に係る半導体装置の製造
方法は、半導体基板上に絶縁膜を形成する第一の工程
と、この絶縁膜上にワード線及び接地配線となる導電膜
を形成する第二の工程と、上記絶縁膜をエッチングスト
ッパーとしてワード線と接地配線が交差しない状態とし
て形成されるように導電膜をエッチングする第三の工程
を含むものとする。
方法は、半導体基板上に絶縁膜を形成する第一の工程
と、この絶縁膜上にワード線及び接地配線となる導電膜
を形成する第二の工程と、上記絶縁膜をエッチングスト
ッパーとしてワード線と接地配線が交差しない状態とし
て形成されるように導電膜をエッチングする第三の工程
を含むものとする。
【００１８】
【作用】この発明における半導体装置は、ワード線及び
接地配線を半導体基板の一平面に沿ってはぼ平行に形成
することができ、ワード線、接地配線等の配線の凹凸を
少なくすることが可能となったため、配線長を小さくす
ることが可能である。
接地配線を半導体基板の一平面に沿ってはぼ平行に形成
することができ、ワード線、接地配線等の配線の凹凸を
少なくすることが可能となったため、配線長を小さくす
ることが可能である。
【００１９】また、この発明における半導体装置はワー
ド線、接地配線を同一の物質によって形成するため、同
一工程によって同時に両配線層を形成することが可能で
ある。
ド線、接地配線を同一の物質によって形成するため、同
一工程によって同時に両配線層を形成することが可能で
ある。
【００２０】さらに、この発明における半導体装置はメ
モリセル内に形成する活性領域を、接地配線をゲート電
極とするエンハンスメント型トランジスタによって電気
的に分離することが可能となる。
モリセル内に形成する活性領域を、接地配線をゲート電
極とするエンハンスメント型トランジスタによって電気
的に分離することが可能となる。
【００２１】また、この発明における半導体装置の製造
方法によれば、ワード線と接地配線とが重畳しないよう
な配置とし、同一物質で形成するようにしたためにワー
ド線と接地配線を同時に形成することができる。
方法によれば、ワード線と接地配線とが重畳しないよう
な配置とし、同一物質で形成するようにしたためにワー
ド線と接地配線を同時に形成することができる。
【００２２】
実施例１．以下、この発明の一実施例について図１ない
し図１１を用いて説明する。図１において、２９は半導
体基板上に形成されたメモリセルアレイの一部、３０は
メモリセルアレイ２９に整列して配置された一つのメモ
リセル、３１はフィールド酸化膜によって形成された不
活性領域、３２は上記不活性領域以外の領域である活性
領域をそれぞれ示している。活性領域３２の形状には３
２ａないし３２ｄの４つのパターンがあり、この図に示
すように、メモリセルの活性領域はこの４つのパターン
の組み合わせを繰り返し配列することによって形成され
ている。次に、図２ないし図１１に、上記の一個のＳＲ
ＡＭメモリセル３０に着目し、その構造、及び製造方法
について説明する。それぞれの図面において、（ａ）図
はメモリセル３０を上から見た平面図、（ｂ）図は
（ａ）図のＹ−Ｙ線に沿った位置の断面に対応する要部
断面図を示している。図２は、この発明の実施例１の半
導体装置の完成図であり、断面図（ｂ）に示されるよう
に、従来と異なり、接地配線４２がアクセストランジス
タのゲート電極となるワード線４３ａ、４３ｂと同じ層
によって形成されており、接地配線４２の下層に金属シ
リサイド膜、多結晶シリコン膜等の導電膜が形成されて
いないために凹凸が少なく接地配線４２の実効的な配線
長は小さくなっており、また、この接地配線４２と負荷
素子であるＰチャネルＴＦＴの導電領域との位置を大き
く離した構造としている。その他、この半導体装置の詳
細な構造については以下の製造工程の説明において記述
する。
し図１１を用いて説明する。図１において、２９は半導
体基板上に形成されたメモリセルアレイの一部、３０は
メモリセルアレイ２９に整列して配置された一つのメモ
リセル、３１はフィールド酸化膜によって形成された不
活性領域、３２は上記不活性領域以外の領域である活性
領域をそれぞれ示している。活性領域３２の形状には３
２ａないし３２ｄの４つのパターンがあり、この図に示
すように、メモリセルの活性領域はこの４つのパターン
の組み合わせを繰り返し配列することによって形成され
ている。次に、図２ないし図１１に、上記の一個のＳＲ
ＡＭメモリセル３０に着目し、その構造、及び製造方法
について説明する。それぞれの図面において、（ａ）図
はメモリセル３０を上から見た平面図、（ｂ）図は
（ａ）図のＹ−Ｙ線に沿った位置の断面に対応する要部
断面図を示している。図２は、この発明の実施例１の半
導体装置の完成図であり、断面図（ｂ）に示されるよう
に、従来と異なり、接地配線４２がアクセストランジス
タのゲート電極となるワード線４３ａ、４３ｂと同じ層
によって形成されており、接地配線４２の下層に金属シ
リサイド膜、多結晶シリコン膜等の導電膜が形成されて
いないために凹凸が少なく接地配線４２の実効的な配線
長は小さくなっており、また、この接地配線４２と負荷
素子であるＰチャネルＴＦＴの導電領域との位置を大き
く離した構造としている。その他、この半導体装置の詳
細な構造については以下の製造工程の説明において記述
する。
【００２３】次に、上記のメモリセルの製造方法を説明
する。まず、図３（ａ）及び図３（ｂ）に示すように、
Ｎ型不純物を含む半導体基板３３上に、例えば二酸化シ
リコン膜等の絶縁膜をパッド膜とし、その上に堆積され
た窒化シリコン膜を耐酸化性マスクとして用いる選択的
熱酸化（例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）を用いて二酸化シ
リコンからなる厚さ約４０００オングストローム程度の
フィールド酸化膜３４を形成し、これによって不活性領
域３１（図１参照）を形成する。その後、上記選択的熱
酸化に用いたパッド膜である二酸化シリコン膜及び窒化
シリコン膜を除去して、上記半導体基板３３上に活性領
域３２を露出させる。そして、半導体基板３３の主面全
面に、例えばボロン（Ｂ）等のＰ型不純物を例えば２０
０〜７００ｋｅＶで１．０Ｅ１２〜１．０Ｅ１３ｃｍ-2
程度の条件でイオン注入を行いＰ型ウェル領域３５を形
成する。さらに、ボロン等のＰ型不純物を、例えば５０
ｋｅＶで３．０Ｅ１２ｃｍ-2程度の条件でイオン注入を
行い、後工程で形成するアクセストランジスタ及びドラ
イバトランジスタのしきい値の設定を行なう。
する。まず、図３（ａ）及び図３（ｂ）に示すように、
Ｎ型不純物を含む半導体基板３３上に、例えば二酸化シ
リコン膜等の絶縁膜をパッド膜とし、その上に堆積され
た窒化シリコン膜を耐酸化性マスクとして用いる選択的
熱酸化（例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）を用いて二酸化シ
リコンからなる厚さ約４０００オングストローム程度の
フィールド酸化膜３４を形成し、これによって不活性領
域３１（図１参照）を形成する。その後、上記選択的熱
酸化に用いたパッド膜である二酸化シリコン膜及び窒化
シリコン膜を除去して、上記半導体基板３３上に活性領
域３２を露出させる。そして、半導体基板３３の主面全
面に、例えばボロン（Ｂ）等のＰ型不純物を例えば２０
０〜７００ｋｅＶで１．０Ｅ１２〜１．０Ｅ１３ｃｍ-2
程度の条件でイオン注入を行いＰ型ウェル領域３５を形
成する。さらに、ボロン等のＰ型不純物を、例えば５０
ｋｅＶで３．０Ｅ１２ｃｍ-2程度の条件でイオン注入を
行い、後工程で形成するアクセストランジスタ及びドラ
イバトランジスタのしきい値の設定を行なう。
【００２４】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、フォトリソグラフィ技術を用いて、フォトレジス
ト３６を所定の箇所のみ表出するようにパターニングし
て形成し、これをマスクとしてボロン等のＰ型不純物を
例えばイオンの打ち込み強度５０ｋｅＶでドーズ量２．
０Ｅ１３ｃｍ-2程度の条件で注入し、半導体基板３３内
に形成されたＰ型ウェル領域３５よりも濃度が大きなＰ
型低濃度不純物領域３７を形成する。このように、不純
物を追加注入することで、このＰ型低濃度不純物領域３
７を含む領域にＭＯＳトランジスタを設けた場合、しき
い値を同一セル内に形成するアクセストランジスタ及び
ドライバトランジスタよりも高く、すなわち電源電圧以
上に設定することが可能となる。
うに、フォトリソグラフィ技術を用いて、フォトレジス
ト３６を所定の箇所のみ表出するようにパターニングし
て形成し、これをマスクとしてボロン等のＰ型不純物を
例えばイオンの打ち込み強度５０ｋｅＶでドーズ量２．
０Ｅ１３ｃｍ-2程度の条件で注入し、半導体基板３３内
に形成されたＰ型ウェル領域３５よりも濃度が大きなＰ
型低濃度不純物領域３７を形成する。このように、不純
物を追加注入することで、このＰ型低濃度不純物領域３
７を含む領域にＭＯＳトランジスタを設けた場合、しき
い値を同一セル内に形成するアクセストランジスタ及び
ドライバトランジスタよりも高く、すなわち電源電圧以
上に設定することが可能となる。
【００２５】次に、図５（ａ）ないし図５（ｂ）に示す
ように、メモリセル形成領域の表面全面に例えば熱酸化
により、二酸化シリコンからなる、厚さ約１００オング
ストローム程度のゲート酸化膜３８を形成する。この
後、フォトリソグラフィ技術を用いて、所定の位置にフ
ォトレジスト開口部を設け、例えばフッ酸（ＨＦ）を用
いて上記レジスト開口部底の上記ゲート絶縁膜３８を選
択的に除去してコンタクトホール３９ｂを形成する。
ように、メモリセル形成領域の表面全面に例えば熱酸化
により、二酸化シリコンからなる、厚さ約１００オング
ストローム程度のゲート酸化膜３８を形成する。この
後、フォトリソグラフィ技術を用いて、所定の位置にフ
ォトレジスト開口部を設け、例えばフッ酸（ＨＦ）を用
いて上記レジスト開口部底の上記ゲート絶縁膜３８を選
択的に除去してコンタクトホール３９ｂを形成する。
【００２６】次に、図５（ｃ）に示すように、ＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えば
ホスフィン等のガスを混入することで、厚さ約１０００
オングストローム、リン濃度約１.０〜８.０Ｅ２０ｃｍ
-3程度のリンドープト多結晶シリコン膜を堆積し、その
後、さらに例えば厚さ約１０００オングストロームのタ
ングステンシリサイド等からなる金属シリサイド膜４０
を連続して堆積し、上記多結晶シリコン膜３９と合わせ
て２層構造の第１の導電膜３９ａを形成する。そしてさ
らに、ＬＰＣＶＤ法を用いて厚さ約１５００オングスト
ロームの二酸化シリコン膜４１を堆積する。
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えば
ホスフィン等のガスを混入することで、厚さ約１０００
オングストローム、リン濃度約１.０〜８.０Ｅ２０ｃｍ
-3程度のリンドープト多結晶シリコン膜を堆積し、その
後、さらに例えば厚さ約１０００オングストロームのタ
ングステンシリサイド等からなる金属シリサイド膜４０
を連続して堆積し、上記多結晶シリコン膜３９と合わせ
て２層構造の第１の導電膜３９ａを形成する。そしてさ
らに、ＬＰＣＶＤ法を用いて厚さ約１５００オングスト
ロームの二酸化シリコン膜４１を堆積する。
【００２７】次に、図６（ａ）及び図６（ｂ）に示すよ
うに、フォトリソグラフィ技術を用いて所定の形状にフ
ォトレジストをパターニングし、これをマスクとして例
えば反応性イオンエッチングＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法を適用して、上記二酸化
シリコン膜４１及び第１の導電膜３９ａを順次パターニ
ングして接地配線４２及びワード線４３ａ及び４３ｂを
形成する。このワード線４３ａ及び４３ｂはアクセスト
ランジスタのゲート電極となる。そして、メモリセル形
成領域の表面全面にＬＰＣＶＤ法を用いて厚さ約１００
０オングストロームの二酸化シリコン膜を堆積した後、
例えばＲＩＥにより、上記接地配線４２及びワード線４
３ａ及び４３ｂの側断面にサイドウオール４４を形成す
る。
うに、フォトリソグラフィ技術を用いて所定の形状にフ
ォトレジストをパターニングし、これをマスクとして例
えば反応性イオンエッチングＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法を適用して、上記二酸化
シリコン膜４１及び第１の導電膜３９ａを順次パターニ
ングして接地配線４２及びワード線４３ａ及び４３ｂを
形成する。このワード線４３ａ及び４３ｂはアクセスト
ランジスタのゲート電極となる。そして、メモリセル形
成領域の表面全面にＬＰＣＶＤ法を用いて厚さ約１００
０オングストロームの二酸化シリコン膜を堆積した後、
例えばＲＩＥにより、上記接地配線４２及びワード線４
３ａ及び４３ｂの側断面にサイドウオール４４を形成す
る。
【００２８】次に、図７（ａ）及び図７（ｂ）に示すよ
うに、メモリセルの表面全面に例えば熱酸化により、二
酸化シリコンからなる、厚さ約１００オングストローム
のゲート酸化膜４５を形成する。この後、フォトリソグ
ラフィ技術を用いて、所定の位置にフォトレジスト開口
部を形成し、例えばフッ酸（ＨＦ）を用いて上記レジス
ト開口部底の上記ゲート酸化膜４５を選択的に除去し、
コンタクトホール４６を形成する。
うに、メモリセルの表面全面に例えば熱酸化により、二
酸化シリコンからなる、厚さ約１００オングストローム
のゲート酸化膜４５を形成する。この後、フォトリソグ
ラフィ技術を用いて、所定の位置にフォトレジスト開口
部を形成し、例えばフッ酸（ＨＦ）を用いて上記レジス
ト開口部底の上記ゲート酸化膜４５を選択的に除去し、
コンタクトホール４６を形成する。
【００２９】次に、図８（ａ）及び図８（ｂ）に示すよ
うに、ＬＰＣＶＤ法を用いて厚さ約１５００オングスト
ロームの、リン濃度約１.０〜８.０Ｅ２０ｃｍ-3程度の
リンドープト多結晶シリコン膜を堆積し、第２の導電膜
を形成する。そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記第２の導電膜をパターニングしてドライバトランジス
タのゲート電極４７を形成する。従来ではこのドライバ
トランジスタのゲート電極はワード線の形成と同時に形
成していたためにポリサイド構造であったが、このゲー
ト電極は読み出し動作時におけるカラム電流の経路では
ないこと等からポリサイド構造にて低抵抗化を図る必要
がないため、単にリンドープトポリシリコンの単層で形
成している。これによって従来よりも製造工程を簡略に
することができる。そして、上記フォトレジストをマス
クにして例えばリンを５０ｋｅＶで１.０〜５.０Ｅ１３
ｃｍ-2のド−ズ量で注入し、リン濃度が約１０17〜１０
18／ｃｍ3程度のＮ型低濃度不純物領域であるソ−ス／
ドレイン領域４８ａ、４８ｂを形成する。
うに、ＬＰＣＶＤ法を用いて厚さ約１５００オングスト
ロームの、リン濃度約１.０〜８.０Ｅ２０ｃｍ-3程度の
リンドープト多結晶シリコン膜を堆積し、第２の導電膜
を形成する。そして、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、これを
マスクとして例えばＲＩＥ法を適用することにより、上
記第２の導電膜をパターニングしてドライバトランジス
タのゲート電極４７を形成する。従来ではこのドライバ
トランジスタのゲート電極はワード線の形成と同時に形
成していたためにポリサイド構造であったが、このゲー
ト電極は読み出し動作時におけるカラム電流の経路では
ないこと等からポリサイド構造にて低抵抗化を図る必要
がないため、単にリンドープトポリシリコンの単層で形
成している。これによって従来よりも製造工程を簡略に
することができる。そして、上記フォトレジストをマス
クにして例えばリンを５０ｋｅＶで１.０〜５.０Ｅ１３
ｃｍ-2のド−ズ量で注入し、リン濃度が約１０17〜１０
18／ｃｍ3程度のＮ型低濃度不純物領域であるソ−ス／
ドレイン領域４８ａ、４８ｂを形成する。
【００３０】次に、図８（ｃ）に示すように、上記フォ
トレジスト膜を除去した後、メモリセルの表面全面にＬ
ＰＣＶＤ法を用いて厚さ約１５００オングストロームの
二酸化シリコン膜を堆積した後、例えばＲＩＥにより、
上記ゲ−ト電極４７の側断面にサイドウォール４９を形
成する。そして、全面に例えばヒ素（Ａｓ）を５０ｋｅ
Ｖで１.０〜５.０Ｅ１５ｃｍ-2のド−ズ量で注入し、約
１０20／ｃｍ3程度の不純物濃度を有するソ−ス／ドレ
イン領域５０ａ、５０ｂを形成する。このＮ型低濃度不
純物領域であるソ−ス／ドレイン領域４８ａ、４８ｂ及
びＮ型高濃度不純物領域であるソ−ス／ドレイン領域５
０ａ、５０ｂを形成したことにより、ドレイン領域近傍
の電界を緩和した、いわゆるＬＤＤ構造のソース／ドレ
イン領域を形成することができる。
トレジスト膜を除去した後、メモリセルの表面全面にＬ
ＰＣＶＤ法を用いて厚さ約１５００オングストロームの
二酸化シリコン膜を堆積した後、例えばＲＩＥにより、
上記ゲ−ト電極４７の側断面にサイドウォール４９を形
成する。そして、全面に例えばヒ素（Ａｓ）を５０ｋｅ
Ｖで１.０〜５.０Ｅ１５ｃｍ-2のド−ズ量で注入し、約
１０20／ｃｍ3程度の不純物濃度を有するソ−ス／ドレ
イン領域５０ａ、５０ｂを形成する。このＮ型低濃度不
純物領域であるソ−ス／ドレイン領域４８ａ、４８ｂ及
びＮ型高濃度不純物領域であるソ−ス／ドレイン領域５
０ａ、５０ｂを形成したことにより、ドレイン領域近傍
の電界を緩和した、いわゆるＬＤＤ構造のソース／ドレ
イン領域を形成することができる。
【００３１】この後、例えば８５０°Ｃの温度で約３０
分間熱処理を加えて、上記Ｎ型高濃度不純物領域である
ソ−ス／ドレイン領域５０ａ、５０ｂ中の不純物の活性
化を行なう。この時、ドライバトランジスタのゲート電
極４７からコンタクトホール４６を介してゲート電極４
７に含まれるリンの一部がＰ型ウエル領域３５中に拡散
し、Ｎ型高濃度不純物拡散層５１を形成する。その結
果、上記Ｎ型高濃度不純物拡散層５１及び上記Ｎ型低濃
度不純物領域であるソ−ス／ドレイン領域４８ｂを介し
て、ドライバトランジスタのゲート電極４７とＮ型高濃
度不純物領域であるソ−ス／ドレイン領域５０ｂが接続
される。
分間熱処理を加えて、上記Ｎ型高濃度不純物領域である
ソ−ス／ドレイン領域５０ａ、５０ｂ中の不純物の活性
化を行なう。この時、ドライバトランジスタのゲート電
極４７からコンタクトホール４６を介してゲート電極４
７に含まれるリンの一部がＰ型ウエル領域３５中に拡散
し、Ｎ型高濃度不純物拡散層５１を形成する。その結
果、上記Ｎ型高濃度不純物拡散層５１及び上記Ｎ型低濃
度不純物領域であるソ−ス／ドレイン領域４８ｂを介し
て、ドライバトランジスタのゲート電極４７とＮ型高濃
度不純物領域であるソ−ス／ドレイン領域５０ｂが接続
される。
【００３２】次に、図９（ａ）及び図９（ｂ）に示すよ
うに、メモリセル形成領域の表面全面にＬＰＣＶＤ法を
用いて厚さ約１５００オングストロームの二酸化シリコ
ン膜を堆積した後、フォトリソグラフィ技術を用いて所
定の形状にフォトレジストをパターニングし、これをマ
スクとして、例えばＲＩＥ法を適用することにより、上
記二酸化シリコン膜を選択的に除去して、上記ドライバ
トランジスタのゲート電極４７の一部が表出するような
コンタクトホール５２を形成する。
うに、メモリセル形成領域の表面全面にＬＰＣＶＤ法を
用いて厚さ約１５００オングストロームの二酸化シリコ
ン膜を堆積した後、フォトリソグラフィ技術を用いて所
定の形状にフォトレジストをパターニングし、これをマ
スクとして、例えばＲＩＥ法を適用することにより、上
記二酸化シリコン膜を選択的に除去して、上記ドライバ
トランジスタのゲート電極４７の一部が表出するような
コンタクトホール５２を形成する。
【００３３】次に、図１０（ａ）及び図１０（ｂ）に示
すように、メモリセル形成領域の表面全面にＬＰＣＶＤ
法を用いて厚さ約１０００オングストローム、リン濃度
約１.０〜８.０Ｅ２０ｃｍ-3程度のリンドープト多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ技
術を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記リンドープト多結晶シリコン膜をパターニ
ングしてＰチャネル型ＴＦＴのゲート電極５３ａ、５３
ｂを形成する。
すように、メモリセル形成領域の表面全面にＬＰＣＶＤ
法を用いて厚さ約１０００オングストローム、リン濃度
約１.０〜８.０Ｅ２０ｃｍ-3程度のリンドープト多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ技
術を用いて所定の形状にフォトレジストをパターニング
し、これをマスクとして例えばＲＩＥ法を適用すること
により、上記リンドープト多結晶シリコン膜をパターニ
ングしてＰチャネル型ＴＦＴのゲート電極５３ａ、５３
ｂを形成する。
【００３４】次に、図１１（ａ）及び図１１（ｂ）に示
すように、メモリセル形成領域の表面全面にＬＰＣＶＤ
法を用いて厚さ約３００オングストロームの二酸化シリ
コンからなる絶縁膜５４を堆積した後、フォトリソグラ
フィ技術を用いて所定の形状にフォトレジストをパター
ニングし、これをマスクとして例えばＲＩＥ法を適用す
ることにより、上記絶縁膜５４を選択的に除去して、上
記Ｐチャネル型ＴＦＴのゲート電極５３ａ、５３ｂの一
部が表出するようなコンタクトホール５４ａ、５４ｂを
設ける。
すように、メモリセル形成領域の表面全面にＬＰＣＶＤ
法を用いて厚さ約３００オングストロームの二酸化シリ
コンからなる絶縁膜５４を堆積した後、フォトリソグラ
フィ技術を用いて所定の形状にフォトレジストをパター
ニングし、これをマスクとして例えばＲＩＥ法を適用す
ることにより、上記絶縁膜５４を選択的に除去して、上
記Ｐチャネル型ＴＦＴのゲート電極５３ａ、５３ｂの一
部が表出するようなコンタクトホール５４ａ、５４ｂを
設ける。
【００３５】さらに、図２（ａ）及び図２（ｂ）に示す
ようにＬＰＣＶＤ法を用いてメモリセル形成領域の表面
全面に厚さ約５００オングストロームの多結晶シリコン
膜を堆積する。そして、フォトリソグラフィ技術を用い
て所定の形状にフォトレジストをパターニングし、これ
をマスクとして例えばＲＩＥ法を適用することにより、
上記多結晶シリコン膜をパターニングしてＰチャネル型
ＴＦＴのソース／ドレイン領域及びチャネル領域となる
導電領域５５ａ、５５ｂを形成する。そして、フォトリ
ソグラフィ技術を用いて所定の形状にフォトレジストを
パターニングし、これをマスクとして上記Ｐチャネル型
ＴＦＴの導電領域５５ａ、５５ｂの所定領域にＰ型高濃
度不純物領域からなるソース／ドレイン領域５５ｃない
し５５ｆを形成する。この後、通常のＬＳＩと同様に活
性領域３２（この実施例の場合ではソース／ドレイン領
域４８ａ、５０ａ）に当接するようにコンタクトを形成
し、このコンタクトに接するようにアルミニウム配線
（ビット線）を形成する等の工程があるが、簡単のため
に、ここではその説明を省略する。上記のような工程に
よって、図２に示したＳＲＡＭのメモリセルを形成する
ことができる。
ようにＬＰＣＶＤ法を用いてメモリセル形成領域の表面
全面に厚さ約５００オングストロームの多結晶シリコン
膜を堆積する。そして、フォトリソグラフィ技術を用い
て所定の形状にフォトレジストをパターニングし、これ
をマスクとして例えばＲＩＥ法を適用することにより、
上記多結晶シリコン膜をパターニングしてＰチャネル型
ＴＦＴのソース／ドレイン領域及びチャネル領域となる
導電領域５５ａ、５５ｂを形成する。そして、フォトリ
ソグラフィ技術を用いて所定の形状にフォトレジストを
パターニングし、これをマスクとして上記Ｐチャネル型
ＴＦＴの導電領域５５ａ、５５ｂの所定領域にＰ型高濃
度不純物領域からなるソース／ドレイン領域５５ｃない
し５５ｆを形成する。この後、通常のＬＳＩと同様に活
性領域３２（この実施例の場合ではソース／ドレイン領
域４８ａ、５０ａ）に当接するようにコンタクトを形成
し、このコンタクトに接するようにアルミニウム配線
（ビット線）を形成する等の工程があるが、簡単のため
に、ここではその説明を省略する。上記のような工程に
よって、図２に示したＳＲＡＭのメモリセルを形成する
ことができる。
【００３６】このように形成された半導体装置のメモリ
セルにおいて、そのレイアウトを、接地配線４２とワー
ド線４３ａ、４３ｂが半導体基板３３の一平面に沿って
平行に、且つ半導体基板３３の平面から所定距離離れた
位置に形成したことによって、従来、別々の層に形成し
ていた接地配線４２とワード線４３ａ、４３ｂを同時
に、同じ導電膜（第一の導電膜３９ａ）によって形成で
きるために、工程数を増加させることなく金属シリサイ
ド膜と多結晶シリコン膜からなる低抵抗な配線を形成す
ることが可能となる。また、接地配線４２と半導体基板
３３の間に形成されているのは約１００オングストロー
ム程度の厚さのゲート酸化膜３８であって、この酸化膜
の表面は半導体基板３３の表面と同様に平らな面である
ために、その上部に形成した接地配線の配線長が大きく
なることを抑制できる。そして、この配線長の低減にと
もなって配線抵抗を小さくすることができ、例えば読み
出し動作の際に問題となっていた、接地配線の抵抗が大
きかった場合に接地配線の電位が所定の電位から上昇す
ることによる誤動作を抑制することが可能となる。加え
て、負荷素子としてＰチャネル型ＴＦＴを形成する場
合、従来では接地配線とＴＦＴのチャネル領域が距離的
に近かった為に誤動作するという問題があったが、本実
施例のようにＴＦＴのチャネル領域と接地配線の距離を
大きくしたために寄生ゲート電極による誤動作の問題が
なくなった。
セルにおいて、そのレイアウトを、接地配線４２とワー
ド線４３ａ、４３ｂが半導体基板３３の一平面に沿って
平行に、且つ半導体基板３３の平面から所定距離離れた
位置に形成したことによって、従来、別々の層に形成し
ていた接地配線４２とワード線４３ａ、４３ｂを同時
に、同じ導電膜（第一の導電膜３９ａ）によって形成で
きるために、工程数を増加させることなく金属シリサイ
ド膜と多結晶シリコン膜からなる低抵抗な配線を形成す
ることが可能となる。また、接地配線４２と半導体基板
３３の間に形成されているのは約１００オングストロー
ム程度の厚さのゲート酸化膜３８であって、この酸化膜
の表面は半導体基板３３の表面と同様に平らな面である
ために、その上部に形成した接地配線の配線長が大きく
なることを抑制できる。そして、この配線長の低減にと
もなって配線抵抗を小さくすることができ、例えば読み
出し動作の際に問題となっていた、接地配線の抵抗が大
きかった場合に接地配線の電位が所定の電位から上昇す
ることによる誤動作を抑制することが可能となる。加え
て、負荷素子としてＰチャネル型ＴＦＴを形成する場
合、従来では接地配線とＴＦＴのチャネル領域が距離的
に近かった為に誤動作するという問題があったが、本実
施例のようにＴＦＴのチャネル領域と接地配線の距離を
大きくしたために寄生ゲート電極による誤動作の問題が
なくなった。
【００３７】さらに、接地配線４２を最下層の導電膜で
ある第一の導電膜３９ａから形成したことによって、従
来のようにコンタクトを迂回した、屈曲した形状の配線
としなくてもよいために、接地配線４２の配線幅が狭く
なって配線抵抗が大きくなってしまうことを抑制でき
る。また、従来では同時に形成していたワード線４３
ａ、４３ｂとドライバトランジスタのゲート電極４７
を、別々の導電層膜で異なるタイミングで形成すること
により、一部ワード線とゲート電極が絶縁膜を介して上
下に重畳するように形成することができ、メモリセルの
サイズをドライバトランジスタのゲート電極のゲート幅
方向に縮小することが可能となり、集積度を向上させる
ことができる。また、接地配線４２の下部の半導体基板
の内部にＰ型低濃度不純物領域を形成したことで接地配
線４２をゲート電極とする導通しないＮチャネルＭＯＳ
トランジスタを形成することが可能となり、これによっ
て一続きの活性領域３２を二つの領域に分離することが
可能となる。よって従来のように活性領域を分離するた
めのフィールド酸化膜が不要になり、活性領域のパター
ニングが容易になるという効果がある。
ある第一の導電膜３９ａから形成したことによって、従
来のようにコンタクトを迂回した、屈曲した形状の配線
としなくてもよいために、接地配線４２の配線幅が狭く
なって配線抵抗が大きくなってしまうことを抑制でき
る。また、従来では同時に形成していたワード線４３
ａ、４３ｂとドライバトランジスタのゲート電極４７
を、別々の導電層膜で異なるタイミングで形成すること
により、一部ワード線とゲート電極が絶縁膜を介して上
下に重畳するように形成することができ、メモリセルの
サイズをドライバトランジスタのゲート電極のゲート幅
方向に縮小することが可能となり、集積度を向上させる
ことができる。また、接地配線４２の下部の半導体基板
の内部にＰ型低濃度不純物領域を形成したことで接地配
線４２をゲート電極とする導通しないＮチャネルＭＯＳ
トランジスタを形成することが可能となり、これによっ
て一続きの活性領域３２を二つの領域に分離することが
可能となる。よって従来のように活性領域を分離するた
めのフィールド酸化膜が不要になり、活性領域のパター
ニングが容易になるという効果がある。
【００３８】実施例２．以下、この発明のその他の実施
例について図１２ないし図１６に基づいて説明する。図
１２（ａ）及び図１２（ｂ）は第二の実施例である半導
体装置の完成図である。この図において実施例１で用い
た符号と同一符号は同一、若しくは相当部分を示すもの
である。この発明と実施例１の相違点は、実施例１では
接地配線の形成と同時にワード線の形成を行っていた
が、この発明では、まず接地配線５６のみを形成し、そ
の後多結晶シリコンからなる単層のワード線５９ａ、５
９ｂを形成するという点である。その他、この半導体装
置の詳細な構造については、以下の製造工程の説明にお
いて記述する。
例について図１２ないし図１６に基づいて説明する。図
１２（ａ）及び図１２（ｂ）は第二の実施例である半導
体装置の完成図である。この図において実施例１で用い
た符号と同一符号は同一、若しくは相当部分を示すもの
である。この発明と実施例１の相違点は、実施例１では
接地配線の形成と同時にワード線の形成を行っていた
が、この発明では、まず接地配線５６のみを形成し、そ
の後多結晶シリコンからなる単層のワード線５９ａ、５
９ｂを形成するという点である。その他、この半導体装
置の詳細な構造については、以下の製造工程の説明にお
いて記述する。
【００３９】次に、図１３ないし図１６を用いて実施例
２による半導体装置の製造方法を工程を追って説明す
る。まず、図１３（ａ）、図１３（ｂ）に示すように、
実施例１と同様にＮ型不純物を含む半導体基板１上に、
厚さ約４０００オングストローム程度のフィールド酸化
膜からなる不活性領域３４を形成し、順次、Ｐ型ウェル
領域３７、ゲート酸化膜３８を形成した後、フォトリソ
グラフィ技術を用いて、所定の位置にフォトレジスト開
口部を設け、このレジスト開口部底の上記ゲート酸化膜
３８を選択的に除去してコンタクトホール３９ｂを形成
する。その後、実施例１と同様に、まず多結晶シリコン
膜からなる導電膜５６ｂ、金属シリサイド膜からなる導
電膜５６ａの２層の導電膜からなる接地配線５６を形成
する。
２による半導体装置の製造方法を工程を追って説明す
る。まず、図１３（ａ）、図１３（ｂ）に示すように、
実施例１と同様にＮ型不純物を含む半導体基板１上に、
厚さ約４０００オングストローム程度のフィールド酸化
膜からなる不活性領域３４を形成し、順次、Ｐ型ウェル
領域３７、ゲート酸化膜３８を形成した後、フォトリソ
グラフィ技術を用いて、所定の位置にフォトレジスト開
口部を設け、このレジスト開口部底の上記ゲート酸化膜
３８を選択的に除去してコンタクトホール３９ｂを形成
する。その後、実施例１と同様に、まず多結晶シリコン
膜からなる導電膜５６ｂ、金属シリサイド膜からなる導
電膜５６ａの２層の導電膜からなる接地配線５６を形成
する。
【００４０】次に、図１４（ａ）、図１４（ｂ）に示す
ように、全面に例えば熱酸化法により、二酸化シリコン
からなる厚さ約１００オングストロームのゲート酸化膜
５７ａ、５７ｂを形成した後、フォトリソグラフィ技術
を用いて、所定の位置にフォトレジスト開口部を形成
し、例えば、フッ酸を用いて上記レジスト開口部底の上
記ゲート酸化膜５７ａ、５７ｂを選択的に除去してコン
タクトホール４６を形成する。
ように、全面に例えば熱酸化法により、二酸化シリコン
からなる厚さ約１００オングストロームのゲート酸化膜
５７ａ、５７ｂを形成した後、フォトリソグラフィ技術
を用いて、所定の位置にフォトレジスト開口部を形成
し、例えば、フッ酸を用いて上記レジスト開口部底の上
記ゲート酸化膜５７ａ、５７ｂを選択的に除去してコン
タクトホール４６を形成する。
【００４１】次に、図１５（ａ）、図１５（ｂ）に示す
ように、ＬＰＣＶＤ法を用いて厚さ約１５００オングス
トロームのリン濃度約１．０〜８．０Ｅ２０ｃｍ-3程度
のリンドープト多結晶シリコン膜を積層した後、パター
ニングし、ワード線５９ａ、５９ｂ及びドライバトラン
ジスタのゲート電極５８を形成する。その後、上記フォ
トレジストをマスクにして例えばリン（Ｐ）を５０ｋｅ
Ｖで１．０〜５．０Ｅ１３ｃｍ-3程度のドーズ量で注入
し、Ｎ型低濃度不純物領域のリン濃度約１０17〜１０18
／ｃｍ3程度のソース／ドレイン領域４８ａ、４８ｂを
形成する。この結果、図１５（ａ）を見て分かるよう
に、ワード線５９ａ、５９ｂと接地配線５６は実施例１
と同様に半導体基板３３の一平面に平行に、互いの配線
が重畳することがないような配置となる。
ように、ＬＰＣＶＤ法を用いて厚さ約１５００オングス
トロームのリン濃度約１．０〜８．０Ｅ２０ｃｍ-3程度
のリンドープト多結晶シリコン膜を積層した後、パター
ニングし、ワード線５９ａ、５９ｂ及びドライバトラン
ジスタのゲート電極５８を形成する。その後、上記フォ
トレジストをマスクにして例えばリン（Ｐ）を５０ｋｅ
Ｖで１．０〜５．０Ｅ１３ｃｍ-3程度のドーズ量で注入
し、Ｎ型低濃度不純物領域のリン濃度約１０17〜１０18
／ｃｍ3程度のソース／ドレイン領域４８ａ、４８ｂを
形成する。この結果、図１５（ａ）を見て分かるよう
に、ワード線５９ａ、５９ｂと接地配線５６は実施例１
と同様に半導体基板３３の一平面に平行に、互いの配線
が重畳することがないような配置となる。
【００４２】次に、図１６（ａ）、図１６（ｂ）に示す
ように、上記フォトレジスト膜を除去した後、メモリセ
ル形成領域の全面にＬＰＣＶＤ法を用いて厚さ約１５０
０オングストローム程度の二酸化シリコン膜を積層し、
その後、ＲＩＥ法によって、上記ゲート電極５９ａ、５
９ｂの配線層断面にサイドウォールを残した状態にエッ
チングを行う。その後、例えば、ヒ素（Ａｓ）を５０ｋ
ｅＶの強度で、１．０〜５．０Ｅ１５ｃｍ-2のドーズ量
で注入し、ヒ素濃度が約１０20/ｃｍ3程度のＮ型高濃度
不純物領域であるソース／ドレイン領域５０ａ、５０ｂ
を形成する。このＮ型高濃度不純物領域５０ａ、５０
ｂ、Ｎ型低濃度不純物領域４８ａ、４８ｂによりドレイ
ン領域近傍の電界を緩和することが可能なＬＤＤ構造の
ソース／ドレイン領域を形成することができる。
ように、上記フォトレジスト膜を除去した後、メモリセ
ル形成領域の全面にＬＰＣＶＤ法を用いて厚さ約１５０
０オングストローム程度の二酸化シリコン膜を積層し、
その後、ＲＩＥ法によって、上記ゲート電極５９ａ、５
９ｂの配線層断面にサイドウォールを残した状態にエッ
チングを行う。その後、例えば、ヒ素（Ａｓ）を５０ｋ
ｅＶの強度で、１．０〜５．０Ｅ１５ｃｍ-2のドーズ量
で注入し、ヒ素濃度が約１０20/ｃｍ3程度のＮ型高濃度
不純物領域であるソース／ドレイン領域５０ａ、５０ｂ
を形成する。このＮ型高濃度不純物領域５０ａ、５０
ｂ、Ｎ型低濃度不純物領域４８ａ、４８ｂによりドレイ
ン領域近傍の電界を緩和することが可能なＬＤＤ構造の
ソース／ドレイン領域を形成することができる。
【００４３】その後、例えば８５０°Ｃの温度で約３０
分間程度の熱処理を加えることによって上記Ｎ型高濃度
不純物領域からなるソース／ドレイン領域５０ａ、５０
ｂに含まれる不純物の活性化を行う。この時、ドライバ
トランジスタのゲート電極５８に含まれる不純物が、コ
ンタクトホール４６を介して半導体基板３３の表面に拡
散し、Ｎ型高濃度不純物領域５１を形成する。このよう
に、上記Ｎ型高濃度不純物領域５１を形成することでド
ライバトランジスタのゲート電極５８とアクセストラン
ジスタのソース／ドレイン領域のＮ型高濃度不純物領域
５０ｂがＮ型低濃度不純物領域４８ｂを介して接続され
る。次に、実施例１と同様にメモリセル形成領域全面に
ＬＰＣＶＤ法を用いて厚さ約１５００オングストローム
程度の二酸化シリコン膜を積層し、その後、フォトリソ
グラフィ技術を用いて所定の形状にフォトレジストをパ
ターニングし、これをマスクとして例えばＲＩＥ法を用
いて、上記二酸化シリコン膜を選択的に除去し、ドライ
バトランジスタのゲート電極５８の一部が表出するよう
にコンタクトホール５８ａを形成する。さらに、その後
ＬＰＣＶＤ法を用いて厚さ約１０００オングストロー
ム、リン濃度約１．０〜８．０Ｅ２０ｃｍ-3程度のリン
ドープト多結晶シリコン膜をパターニングしてＰチャネ
ル型ＴＦＴのゲート電極５３ａ、５３ｂを形成する。
分間程度の熱処理を加えることによって上記Ｎ型高濃度
不純物領域からなるソース／ドレイン領域５０ａ、５０
ｂに含まれる不純物の活性化を行う。この時、ドライバ
トランジスタのゲート電極５８に含まれる不純物が、コ
ンタクトホール４６を介して半導体基板３３の表面に拡
散し、Ｎ型高濃度不純物領域５１を形成する。このよう
に、上記Ｎ型高濃度不純物領域５１を形成することでド
ライバトランジスタのゲート電極５８とアクセストラン
ジスタのソース／ドレイン領域のＮ型高濃度不純物領域
５０ｂがＮ型低濃度不純物領域４８ｂを介して接続され
る。次に、実施例１と同様にメモリセル形成領域全面に
ＬＰＣＶＤ法を用いて厚さ約１５００オングストローム
程度の二酸化シリコン膜を積層し、その後、フォトリソ
グラフィ技術を用いて所定の形状にフォトレジストをパ
ターニングし、これをマスクとして例えばＲＩＥ法を用
いて、上記二酸化シリコン膜を選択的に除去し、ドライ
バトランジスタのゲート電極５８の一部が表出するよう
にコンタクトホール５８ａを形成する。さらに、その後
ＬＰＣＶＤ法を用いて厚さ約１０００オングストロー
ム、リン濃度約１．０〜８．０Ｅ２０ｃｍ-3程度のリン
ドープト多結晶シリコン膜をパターニングしてＰチャネ
ル型ＴＦＴのゲート電極５３ａ、５３ｂを形成する。
【００４４】次に、図１２（ａ）、図１２（ｂ）に示す
ようにメモリセル形成領域全面にＬＰＣＶＤ法を用いて
厚さ約３００オングストローム程度の二酸化シリコン膜
を積層し、その後、フォトリソグラフィ技術を用いて所
定の形状にフォトレジストをパターニングし、これをマ
スクとして、例えばＲＩＥ法を適用することにより、上
記二酸化シリコン膜を選択的に除去して負荷素子である
Ｐチャネル型ＴＦＴのゲート電極５３ａ及び５３ｂの一
部が表出するようにコンタクトホール５４ａ、５４ｂを
形成する。さらにＬＰＣＶＤ法を用いて厚さ約５００オ
ングストロームの多結晶シリコン膜を積層し、その後フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングする。パターニングした上記フォト
レジストをマスクとしてＲＩＥ法を用いて上記多結晶シ
リコン膜をパターニングしてＰチャネル型ＴＦＴのチャ
ネル領域、ソース／ドレイン領域となる導電領域５５
ａ、５５ｂを形成する。その後、フォトリソグラフィ技
術を用いて所定の形状にフォトレジスト膜をパターニン
グし、これをマスクとして上記Ｐチャネル型ＴＦＴの導
電領域５５ａ、５５ｂの所定領域にＰ型高濃度不純物領
域である導電領域５５ｃないし５５ｆを形成する。ま
た、これに伴って、ソース／ドレイン領域５５ｃ、５５
ｄ間の導電層はチャネル領域５５ｇとなり、同様に、ソ
ース／ドレイン領域５５ｅ、５５ｆ間の導電層はチャネ
ル領域５５ｈとなる。その後、通常のメモリセルと同様
に、層間絶縁膜及びコンタクトホールアルミ配線（ビッ
ト線）の形成等を行うが、その工程については従来と同
様の方法によって行うことが可能であり、ここでの説明
は省略する。
ようにメモリセル形成領域全面にＬＰＣＶＤ法を用いて
厚さ約３００オングストローム程度の二酸化シリコン膜
を積層し、その後、フォトリソグラフィ技術を用いて所
定の形状にフォトレジストをパターニングし、これをマ
スクとして、例えばＲＩＥ法を適用することにより、上
記二酸化シリコン膜を選択的に除去して負荷素子である
Ｐチャネル型ＴＦＴのゲート電極５３ａ及び５３ｂの一
部が表出するようにコンタクトホール５４ａ、５４ｂを
形成する。さらにＬＰＣＶＤ法を用いて厚さ約５００オ
ングストロームの多結晶シリコン膜を積層し、その後フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングする。パターニングした上記フォト
レジストをマスクとしてＲＩＥ法を用いて上記多結晶シ
リコン膜をパターニングしてＰチャネル型ＴＦＴのチャ
ネル領域、ソース／ドレイン領域となる導電領域５５
ａ、５５ｂを形成する。その後、フォトリソグラフィ技
術を用いて所定の形状にフォトレジスト膜をパターニン
グし、これをマスクとして上記Ｐチャネル型ＴＦＴの導
電領域５５ａ、５５ｂの所定領域にＰ型高濃度不純物領
域である導電領域５５ｃないし５５ｆを形成する。ま
た、これに伴って、ソース／ドレイン領域５５ｃ、５５
ｄ間の導電層はチャネル領域５５ｇとなり、同様に、ソ
ース／ドレイン領域５５ｅ、５５ｆ間の導電層はチャネ
ル領域５５ｈとなる。その後、通常のメモリセルと同様
に、層間絶縁膜及びコンタクトホールアルミ配線（ビッ
ト線）の形成等を行うが、その工程については従来と同
様の方法によって行うことが可能であり、ここでの説明
は省略する。
【００４５】このように、実施例２では、図１５に示す
ように、第二層に形成する導電層によってワード線５９
ａ、５９ｂとドライバトランジスタのゲート電極５８を
同時に形成している。このようにメモリセルを形成した
場合においても、接地配線５６の下層の凹凸がほとんど
ないために、実施例１と同様に接地配線５６の配線長を
低減でき、これに伴って配線抵抗を従来よりも小さくす
ることができるという効果が得られる。その他、接地配
線５６と負荷素子であるＰチャネル型ＴＦＴのソース／
ドレイン領域及びチャネル領域となる導電領域５５ａ、
５５ｂとの距離を従来よりも大きくしたために、接地配
線５６が寄生ゲート電極として働き、トランジスタが誤
動作して導通することを抑制できるという効果がある。
ように、第二層に形成する導電層によってワード線５９
ａ、５９ｂとドライバトランジスタのゲート電極５８を
同時に形成している。このようにメモリセルを形成した
場合においても、接地配線５６の下層の凹凸がほとんど
ないために、実施例１と同様に接地配線５６の配線長を
低減でき、これに伴って配線抵抗を従来よりも小さくす
ることができるという効果が得られる。その他、接地配
線５６と負荷素子であるＰチャネル型ＴＦＴのソース／
ドレイン領域及びチャネル領域となる導電領域５５ａ、
５５ｂとの距離を従来よりも大きくしたために、接地配
線５６が寄生ゲート電極として働き、トランジスタが誤
動作して導通することを抑制できるという効果がある。
【００４６】実施例３．以下、この発明の他の実施例に
ついて図１７ないし図２３を用いて説明する。図１７
（ａ）及び図１７（ｂ）は第三の実施例である半導体装
置の完成図であり、この図において実施例１及び実施例
２で用いた符号と同一符号は同一、若しくは相当部分を
示すものである。この発明と実施例１との相違点は、実
施例１では図８（ａ）に示すように、ドライバトランジ
スタのゲート電極４７を接地配線４２及びワード線４３
ａ、４３ｂの伸びる方向と直行する方向に配置していた
が、本実施例ではドライバトランジスタのゲート電極６
９をワード線４２及び接地配線４３ａ、４３ｂが伸びる
方向に沿ってほぼ平行な方向となるように配置したとい
う点である。
ついて図１７ないし図２３を用いて説明する。図１７
（ａ）及び図１７（ｂ）は第三の実施例である半導体装
置の完成図であり、この図において実施例１及び実施例
２で用いた符号と同一符号は同一、若しくは相当部分を
示すものである。この発明と実施例１との相違点は、実
施例１では図８（ａ）に示すように、ドライバトランジ
スタのゲート電極４７を接地配線４２及びワード線４３
ａ、４３ｂの伸びる方向と直行する方向に配置していた
が、本実施例ではドライバトランジスタのゲート電極６
９をワード線４２及び接地配線４３ａ、４３ｂが伸びる
方向に沿ってほぼ平行な方向となるように配置したとい
う点である。
【００４７】次に、図１７に示した半導体装置の製造方
法について説明する。まず、図１８（ａ）、図１８
（ｂ）に示すように、実施例１と同様に、Ｎ型不純物を
含む半導体基板１上に厚さ約４０００オングストローム
程度のフィールド酸化膜３４を形成し、不活性領域３４
を形成する。次に、メモリセル形成領域全面にイオン注
入を行いＰ型ウェル領域３５を形成し、さらにゲート酸
化膜３８を形成した後、フォトリソグラフィ技術を用い
て所定の位置にフォトレジスト開口部を設け、フッ酸を
用いるなどして上記レジスト開口部底の上記ゲート酸化
膜３８を選択的に除去してコンタクトホール６０を形成
し、フォトレジストを除去する。
法について説明する。まず、図１８（ａ）、図１８
（ｂ）に示すように、実施例１と同様に、Ｎ型不純物を
含む半導体基板１上に厚さ約４０００オングストローム
程度のフィールド酸化膜３４を形成し、不活性領域３４
を形成する。次に、メモリセル形成領域全面にイオン注
入を行いＰ型ウェル領域３５を形成し、さらにゲート酸
化膜３８を形成した後、フォトリソグラフィ技術を用い
て所定の位置にフォトレジスト開口部を設け、フッ酸を
用いるなどして上記レジスト開口部底の上記ゲート酸化
膜３８を選択的に除去してコンタクトホール６０を形成
し、フォトレジストを除去する。
【００４８】次に、図１９（ａ）、図１９（ｂ）に示す
ように、実施例１と同様に多結晶シリコン膜４２ｂと金
属シリサイド層４２ａからなる接地配線４２を形成する
とともに、多結晶シリコン膜４３ｄ、４３ｆ及び金属シ
リサイド層４３ｃ、４３ｅからなるワード線４３ａ、４
３ｂを同時に形成し、実施例１と同様に、二酸化シリコ
ン膜からなる絶縁膜４１及び他の配線４２、４３ａ、４
３ｂの断面にサイドウォール４４を形成する。次に、図
２０（ａ）、図２０（ｂ）に示すように、メモリセル形
成領域全面に熱酸化法等により厚さ約１００オングスト
ローム程度の二酸化シリコンからなるゲート酸化膜６１
を形成する。その後、ＬＰＣＶＤ方を用いて厚さ約１５
００オングストローム程度の、リン濃度約１．０〜８．
０Ｅ２０ｃｍ-3程度のリンドープト多結晶シリコン膜を
積層した後、パターニングを行い、ワード線４３ａ、４
３ｂ及び接地配線４２の配線の伸びる方向に対し、平行
に位置するようにドライバトランジスタのゲート電極６
２ａ、６２ｂを形成する。その後、さらに配線層のパタ
ーニングに用いたフォトレジスト膜をマスクとして例え
ばリンをイオン注入強度５０ｋｅＶで１．０〜５．０Ｅ
１３ｃｍ-2のドーズ量で注入し、リン濃度約１０17〜１
０18／ｃｍ3程度のＮ型低濃度不純物領域からなるソー
ス／ドレイン領域６３ａ、６３ｂ、６３ｃを形成し、上
記フォトレジストを除去する。
ように、実施例１と同様に多結晶シリコン膜４２ｂと金
属シリサイド層４２ａからなる接地配線４２を形成する
とともに、多結晶シリコン膜４３ｄ、４３ｆ及び金属シ
リサイド層４３ｃ、４３ｅからなるワード線４３ａ、４
３ｂを同時に形成し、実施例１と同様に、二酸化シリコ
ン膜からなる絶縁膜４１及び他の配線４２、４３ａ、４
３ｂの断面にサイドウォール４４を形成する。次に、図
２０（ａ）、図２０（ｂ）に示すように、メモリセル形
成領域全面に熱酸化法等により厚さ約１００オングスト
ローム程度の二酸化シリコンからなるゲート酸化膜６１
を形成する。その後、ＬＰＣＶＤ方を用いて厚さ約１５
００オングストローム程度の、リン濃度約１．０〜８．
０Ｅ２０ｃｍ-3程度のリンドープト多結晶シリコン膜を
積層した後、パターニングを行い、ワード線４３ａ、４
３ｂ及び接地配線４２の配線の伸びる方向に対し、平行
に位置するようにドライバトランジスタのゲート電極６
２ａ、６２ｂを形成する。その後、さらに配線層のパタ
ーニングに用いたフォトレジスト膜をマスクとして例え
ばリンをイオン注入強度５０ｋｅＶで１．０〜５．０Ｅ
１３ｃｍ-2のドーズ量で注入し、リン濃度約１０17〜１
０18／ｃｍ3程度のＮ型低濃度不純物領域からなるソー
ス／ドレイン領域６３ａ、６３ｂ、６３ｃを形成し、上
記フォトレジストを除去する。
【００４９】次に、図２１に示すように、メモリセル形
成領域全面にＬＰＣＶＤ法を用いて厚さ約１５００オン
グストローム程度の二酸化シリコン膜を積層した後、例
えばＲＩＥ法により、エッチングを行い、上記ドライバ
トランジスタのゲート電極６２ａ、６２ｂの配線断面に
サイドウォール６４を形成する。次に、メモリセル形成
領域全面にヒ素をイオン注入強度５０ｋｅＶで注入し、
不純物濃度約１０20／ｃｍ3程度のＮ型高濃度不純物領
域からなるソース／ドレイン領域６５ａ、６５ｂ、６５
ｃを形成する。これによってＬＤＤ構造のソース／ドレ
イン領域の形成ができる。その後、例えば８５０°Ｃの
温度で約３０分間熱処理を加えることによって上記Ｎ型
不純物を含むソース／ドレイン領域６５ａ、６５ｂ、６
５ｃの活性化を行う。その後、さらに全面にＬＰＣＶＤ
法を用いてメモリセル形成領域全面に厚さ約１５００オ
ングストローム程度の二酸化シリコンからなる絶縁膜６
６を積層し、その後、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、このフ
ォトレジストをマスクとして例えばＲＩＥ法を適用する
ことにより、上記絶縁膜を選択的に除去して、ドライバ
トランジスタのゲート電極６２ａ、６２ｂの一部が表出
するようにコンタクトホール６７を形成し、同様にＮ型
ソース／ドレイン領域６５ｂの一部が表出するようにコ
ンタクトホール６８を形成する。
成領域全面にＬＰＣＶＤ法を用いて厚さ約１５００オン
グストローム程度の二酸化シリコン膜を積層した後、例
えばＲＩＥ法により、エッチングを行い、上記ドライバ
トランジスタのゲート電極６２ａ、６２ｂの配線断面に
サイドウォール６４を形成する。次に、メモリセル形成
領域全面にヒ素をイオン注入強度５０ｋｅＶで注入し、
不純物濃度約１０20／ｃｍ3程度のＮ型高濃度不純物領
域からなるソース／ドレイン領域６５ａ、６５ｂ、６５
ｃを形成する。これによってＬＤＤ構造のソース／ドレ
イン領域の形成ができる。その後、例えば８５０°Ｃの
温度で約３０分間熱処理を加えることによって上記Ｎ型
不純物を含むソース／ドレイン領域６５ａ、６５ｂ、６
５ｃの活性化を行う。その後、さらに全面にＬＰＣＶＤ
法を用いてメモリセル形成領域全面に厚さ約１５００オ
ングストローム程度の二酸化シリコンからなる絶縁膜６
６を積層し、その後、フォトリソグラフィ技術を用いて
所定の形状にフォトレジストをパターニングし、このフ
ォトレジストをマスクとして例えばＲＩＥ法を適用する
ことにより、上記絶縁膜を選択的に除去して、ドライバ
トランジスタのゲート電極６２ａ、６２ｂの一部が表出
するようにコンタクトホール６７を形成し、同様にＮ型
ソース／ドレイン領域６５ｂの一部が表出するようにコ
ンタクトホール６８を形成する。
【００５０】次に、図２２（ａ）、図２２（ｂ）に示す
ように、ＬＰＣＶＤ法を用いて厚さ約１０００オングス
トローム程度、かつリン濃度約１．０〜８．０Ｅ２０ｃ
ｍ-3程度のリンドープト多結晶シリコン膜を積層し、こ
の導電層をパターニングすることで負荷素子として形成
するＰチャネル型ＴＦＴのゲート電極６９を形成する。
その後、図２３（ａ）、図２３（ｂ）に示すように、Ｌ
ＰＣＶＤ法を用いて厚さ約３００オングストロームの二
酸化シリコンからなる絶縁膜７０を積層し、その後、フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングし、これをマスクとしてＲＩＥ法に
よって上記絶縁膜７０を選択的に除去し、下層に形成さ
れたＰチャネル型ＴＦＴのゲート電極６９の一部が表出
するようにコンタクトホール７１を形成する。
ように、ＬＰＣＶＤ法を用いて厚さ約１０００オングス
トローム程度、かつリン濃度約１．０〜８．０Ｅ２０ｃ
ｍ-3程度のリンドープト多結晶シリコン膜を積層し、こ
の導電層をパターニングすることで負荷素子として形成
するＰチャネル型ＴＦＴのゲート電極６９を形成する。
その後、図２３（ａ）、図２３（ｂ）に示すように、Ｌ
ＰＣＶＤ法を用いて厚さ約３００オングストロームの二
酸化シリコンからなる絶縁膜７０を積層し、その後、フ
ォトリソグラフィ技術を用いて所定の形状にフォトレジ
ストをパターニングし、これをマスクとしてＲＩＥ法に
よって上記絶縁膜７０を選択的に除去し、下層に形成さ
れたＰチャネル型ＴＦＴのゲート電極６９の一部が表出
するようにコンタクトホール７１を形成する。
【００５１】その後、さらにＬＰＣＶＤ法を用いて厚さ
約５００オングストローム程度の多結晶シリコン膜を積
層し、フォトリソグラフィ技術を用いて所定の形状にフ
ォトレジストをパターニングし、これをマスクとして、
ＲＩＥ法を用いて上記多結晶シリコン膜をパターニング
してＰチャネル型ＴＦＴのソース／ドレイン領域及びチ
ャネル領域となる導電膜７２ａ、７２ｂを形成する。そ
の後、このＰチャネル型ＴＦＴのソース／ドレイン領域
となる領域に対し、Ｐ型不純物の注入を行うことによっ
てソース／ドレイン領域７２ｅ、７２ｆ、７２ｇ、７２
ｈを形成する。また、これと同時にＴＦＴのチャネル領
域７２ｃ、７２ｄが形成される。このような工程を経る
ことによって図１７に示す半導体装置が得られる。その
後、通常のメモリセルと同様に、層間絶縁膜、コンタク
トホール、アルミ配線（ビット線）の形成等を行うが、
その工程については従来と同様の方法によって行うこと
が可能であり、ここでの説明は省略する。
約５００オングストローム程度の多結晶シリコン膜を積
層し、フォトリソグラフィ技術を用いて所定の形状にフ
ォトレジストをパターニングし、これをマスクとして、
ＲＩＥ法を用いて上記多結晶シリコン膜をパターニング
してＰチャネル型ＴＦＴのソース／ドレイン領域及びチ
ャネル領域となる導電膜７２ａ、７２ｂを形成する。そ
の後、このＰチャネル型ＴＦＴのソース／ドレイン領域
となる領域に対し、Ｐ型不純物の注入を行うことによっ
てソース／ドレイン領域７２ｅ、７２ｆ、７２ｇ、７２
ｈを形成する。また、これと同時にＴＦＴのチャネル領
域７２ｃ、７２ｄが形成される。このような工程を経る
ことによって図１７に示す半導体装置が得られる。その
後、通常のメモリセルと同様に、層間絶縁膜、コンタク
トホール、アルミ配線（ビット線）の形成等を行うが、
その工程については従来と同様の方法によって行うこと
が可能であり、ここでの説明は省略する。
【００５２】上記のように、ドライバトランジスタのゲ
ート電極６２ａ、６２ｂをワード線４３ａ、４３ｂ、接
地配線４２が伸びる方向に対して平行に配置することも
可能であり、この場合も実施例１と同様に接地配線４２
の下層の凹凸がほとんどないために、接地配線４２の配
線抵抗を従来よりも小さくすることができるという効果
が得られる。その他、接地配線４２と負荷素子であるＰ
チャネル型ＴＦＴのソース／ドレイン領域及びチャネル
領域となる導電層７２ａ、７２ｂとの距離を従来よりも
大きくしたために、接地配線４２が寄生ゲート電極とし
て働くことを抑制でき、トランジスタが誤動作すること
がなくなるという効果がある。
ート電極６２ａ、６２ｂをワード線４３ａ、４３ｂ、接
地配線４２が伸びる方向に対して平行に配置することも
可能であり、この場合も実施例１と同様に接地配線４２
の下層の凹凸がほとんどないために、接地配線４２の配
線抵抗を従来よりも小さくすることができるという効果
が得られる。その他、接地配線４２と負荷素子であるＰ
チャネル型ＴＦＴのソース／ドレイン領域及びチャネル
領域となる導電層７２ａ、７２ｂとの距離を従来よりも
大きくしたために、接地配線４２が寄生ゲート電極とし
て働くことを抑制でき、トランジスタが誤動作すること
がなくなるという効果がある。
【００５３】
【発明の効果】以上のように、この発明によればワード
線と接地配線を、多結晶シリコンと金属シリサイド層の
２層構造からなる導電層とし、ワード線と接地配線が重
畳しないように配置し、さらに接地配線の下層に凹凸が
生じないように構成したので、接地配線の配線長を短く
することができ、これに伴って配線抵抗を低減でき、さ
らにメモリセルの誤動作を抑制することが可能となると
いう効果がある。
線と接地配線を、多結晶シリコンと金属シリサイド層の
２層構造からなる導電層とし、ワード線と接地配線が重
畳しないように配置し、さらに接地配線の下層に凹凸が
生じないように構成したので、接地配線の配線長を短く
することができ、これに伴って配線抵抗を低減でき、さ
らにメモリセルの誤動作を抑制することが可能となると
いう効果がある。
【００５４】また、この発明によればワード線と接地配
線を同じ導電膜から形成することによって半導体装置の
メモリセルの製造工程の簡略化と配線抵抗の低減に伴う
高性能化ができるという効果がある。
線を同じ導電膜から形成することによって半導体装置の
メモリセルの製造工程の簡略化と配線抵抗の低減に伴う
高性能化ができるという効果がある。
【００５５】さらに、この発明によれば一つのメモリセ
ルに形成された活性領域を電気的に二つの領域に分離す
るために接地配線をゲート電極とする導通しにくいＭＯ
Ｓトランジスタを形成したために、従来のように表面に
凹凸が生じるフィールド酸化膜を形成する必要がない。
従って活性領域の電気的分離領域上に形成する配線の配
線長を低減することができ、これに伴って高性能な半導
体装置を形成できるという効果がある。
ルに形成された活性領域を電気的に二つの領域に分離す
るために接地配線をゲート電極とする導通しにくいＭＯ
Ｓトランジスタを形成したために、従来のように表面に
凹凸が生じるフィールド酸化膜を形成する必要がない。
従って活性領域の電気的分離領域上に形成する配線の配
線長を低減することができ、これに伴って高性能な半導
体装置を形成できるという効果がある。
【００５６】また、この発明によれば２層構造のワード
線と接地配線を同一の導電層から同時に形成することに
よって、少ない工程数で低抵抗な配線を形成でき、これ
に伴って精度の高い半導体装置を得ることができるとい
う効果がある。
線と接地配線を同一の導電層から同時に形成することに
よって、少ない工程数で低抵抗な配線を形成でき、これ
に伴って精度の高い半導体装置を得ることができるとい
う効果がある。
【図１】 この発明の一実施例による半導体装置を示す
図。
図。
【図２】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図３】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図４】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図５】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図６】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図７】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図８】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図９】 この発明の一実施例の半導体装置の製造工程
図。
図。
【図１０】 この発明の一実施例の半導体装置の製造工
程図。
程図。
【図１１】 この発明の一実施例の半導体装置の製造工
程図。
程図。
【図１２】 この発明の第二の実施例の半導体装置を示
す図。
す図。
【図１３】 この発明の第二の実施例の半導体装置の製
造工程図。
造工程図。
【図１４】 この発明の第二の実施例の半導体装置の製
造工程図。
造工程図。
【図１５】 この発明の第二の実施例の半導体装置の製
造工程図。
造工程図。
【図１６】 この発明の第二の実施例の半導体装置の製
造工程図。
造工程図。
【図１７】 この発明の第三の実施例の半導体装置を示
す図。
す図。
【図１８】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図１９】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図２０】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図２１】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図２２】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図２３】 この発明の第三の実施例の半導体装置の製
造工程図。
造工程図。
【図２４】 従来の技術を説明するために必要な回路
図。
図。
【図２５】 従来の技術による半導体装置を示す図。
【図２６】 従来の技術による半導体装置の製造方法を
示す図。
示す図。
【図２７】 従来の技術による半導体装置の製造方法を
示す図。
示す図。
４２．接地配線 ４３ａ、４３ｂ．ワード線 ５２ａ．ドライバトランジスタのゲート電極 ５３ａ、５３ｂ．Ｐチャネル型ＴＦＴのゲート電極 ５５ａ、５５ｂ．Ｐチャネル型ＴＦＴの導電領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】この発明に係るＳＲＡＭ
メモリセルを含む半導体装置は、少なくともメモリセル
内に接地配線が半導体基板の一平面から最も近い位置に
ある導電性物質であり、かつ半導体基板の一平面に平行
な方向に、ワード線と交差することなく離隔して形成さ
れたものである。また、メモリセル内に形成されるワー
ド線と接地配線が半導体基板の一平面から最も近い距離
にある導電性配線であり、かつ半導体基板の一平面に平
行な方向に互いに交差することなく離隔して形成された
構成とする。
メモリセルを含む半導体装置は、少なくともメモリセル
内に接地配線が半導体基板の一平面から最も近い位置に
ある導電性物質であり、かつ半導体基板の一平面に平行
な方向に、ワード線と交差することなく離隔して形成さ
れたものである。また、メモリセル内に形成されるワー
ド線と接地配線が半導体基板の一平面から最も近い距離
にある導電性配線であり、かつ半導体基板の一平面に平
行な方向に互いに交差することなく離隔して形成された
構成とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、この発明に係る半導体装置は、その
メモリセル構造を、少なくともメモリセル内のワード線
と接地配線が半導体基板の一平面から最も近い距離にあ
る導電性配線とし、かつ半導体基板の一平面に平行な方
向に互いに離隔してワード線と接地配線を形成し、さら
にワード線と接地配線は同一の導電膜によって形成され
たものとする。
メモリセル構造を、少なくともメモリセル内のワード線
と接地配線が半導体基板の一平面から最も近い距離にあ
る導電性配線とし、かつ半導体基板の一平面に平行な方
向に互いに離隔してワード線と接地配線を形成し、さら
にワード線と接地配線は同一の導電膜によって形成され
たものとする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】このように、実施例２では、図１５に示す
ように、第二層に形成する導電層によってワード線５９
ａ、５９ｂとドライバトランジスタのゲート電極５８を
同時に形成している。このようにメモリセルを形成した
場合においても、接地配線５６の下層の凹凸がほとんど
ないために、実施例１と同様に接地配線５６の配線長を
低減でき、これに伴って配線抵抗を従来よりも小さくす
ることができるという効果が得られる。その他、接地配
線５６と負荷素子であるＰチャネル型ＴＦＴのソース／
ドレイン領域及びチャネル領域となる導電領域５５ａ、
５５ｂとの距離を従来よりも大きくしたために、接地配
線５６が寄生ゲート電極として働き、トランジスタが誤
動作して導通することを抑制できるという効果がある。
さらに、図１２に示すように、この実施例２による半導
体装置の構造では、ワード線５９ａ、５９ｂが接地配線
５６と重畳していないためワード線の凹凸もほとんど無
く、下層の接地配線と重畳した場合よりもワード線の配
線抵抗が小さくなり、ワード線の伝達遅延を抑えられる
という効果も得られる。
ように、第二層に形成する導電層によってワード線５９
ａ、５９ｂとドライバトランジスタのゲート電極５８を
同時に形成している。このようにメモリセルを形成した
場合においても、接地配線５６の下層の凹凸がほとんど
ないために、実施例１と同様に接地配線５６の配線長を
低減でき、これに伴って配線抵抗を従来よりも小さくす
ることができるという効果が得られる。その他、接地配
線５６と負荷素子であるＰチャネル型ＴＦＴのソース／
ドレイン領域及びチャネル領域となる導電領域５５ａ、
５５ｂとの距離を従来よりも大きくしたために、接地配
線５６が寄生ゲート電極として働き、トランジスタが誤
動作して導通することを抑制できるという効果がある。
さらに、図１２に示すように、この実施例２による半導
体装置の構造では、ワード線５９ａ、５９ｂが接地配線
５６と重畳していないためワード線の凹凸もほとんど無
く、下層の接地配線と重畳した場合よりもワード線の配
線抵抗が小さくなり、ワード線の伝達遅延を抑えられる
という効果も得られる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】以上のように、この発明によれば接地配線
を多結晶シリコンと金属シリサイド層の２層構造からな
る導電層とし、またはワード線と接地配線を多結晶シリ
コンと金属シリサイド層の２層構造からなる導電層と
し、ワード線と接地配線が重畳しないように配置し、さ
らに接地配線の下層に凹凸が生じないように構成したの
で、接地配線の配線長を短くすることができ、これに伴
って配線抵抗を低減でき、さらにメモリセルの誤動作を
抑制することが可能となるという効果がある。
を多結晶シリコンと金属シリサイド層の２層構造からな
る導電層とし、またはワード線と接地配線を多結晶シリ
コンと金属シリサイド層の２層構造からなる導電層と
し、ワード線と接地配線が重畳しないように配置し、さ
らに接地配線の下層に凹凸が生じないように構成したの
で、接地配線の配線長を短くすることができ、これに伴
って配線抵抗を低減でき、さらにメモリセルの誤動作を
抑制することが可能となるという効果がある。
Claims (4)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
たワード線と接地配線を含むスタティックランダムアク
セスメモリを有する半導体装置において、少なくともメ
モリセル内の上記ワード線と接地配線が半導体基板の一
平面から最も近い位置にある導電性配線であり、かつ半
導体基板の一平面に平行な方向に互いに交差することな
く離隔して形成されたことを特徴とする半導体装置。 - 【請求項２】 ワード線と接地配線は同一材料の導電層
によって形成されたものであることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 半導体基板内に形成された活性領域、上
記活性領域上に絶縁膜を介して形成された接地配線を備
え、上記接地配線は、接地配線直下の活性領域をチャネ
ル領域とするエンハンスメント型トランジスタのゲート
電極となることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項４】 半導体基板上に絶縁膜を形成する第一の
工程、上記絶縁膜上にワード線及び接地配線となる導電
膜を形成する第二の工程、上記絶縁膜をエッチングスト
ッパーとしてワード線と接地配線が交差しない状態とな
るように上記導電膜をエッチングする第三の工程を含む
ことを特徴とするスタティックランダムアクセスメモリ
を有する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098178A JPH08293560A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置及びその製造方法 |
| US08/560,099 US5731618A (en) | 1995-04-24 | 1995-11-17 | Semiconductor device and method of manufacturing thereof |
| KR1019950052631A KR100199274B1 (ko) | 1995-04-24 | 1995-12-20 | 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098178A JPH08293560A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293560A true JPH08293560A (ja) | 1996-11-05 |
Family
ID=14212784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7098178A Pending JPH08293560A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5731618A (ja) |
| JP (1) | JPH08293560A (ja) |
| KR (1) | KR100199274B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544126B2 (ja) | 1998-10-15 | 2004-07-21 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP4308990B2 (ja) | 1999-09-27 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570331A (en) * | 1984-01-26 | 1986-02-18 | Inmos Corporation | Thick oxide field-shield CMOS process |
| JPS62293670A (ja) * | 1986-10-29 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPH01119058A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | メモリ装置 |
| US5243219A (en) * | 1990-07-05 | 1993-09-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having impurity diffusion region formed in substrate beneath interlayer contact hole |
| US5396100A (en) * | 1991-04-05 | 1995-03-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a compact arrangement of SRAM cells |
| JPH0697392A (ja) * | 1992-09-11 | 1994-04-08 | Nec Kyushu Ltd | 半導体記憶装置 |
| US5422499A (en) * | 1993-02-22 | 1995-06-06 | Micron Semiconductor, Inc. | Sixteen megabit static random access memory (SRAM) cell |
| US5354704A (en) * | 1993-07-28 | 1994-10-11 | United Microelectronics Corporation | Symmetric SRAM cell with buried N+ local interconnection line |
-
1995
- 1995-04-24 JP JP7098178A patent/JPH08293560A/ja active Pending
- 1995-11-17 US US08/560,099 patent/US5731618A/en not_active Expired - Fee Related
- 1995-12-20 KR KR1019950052631A patent/KR100199274B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039363A (ko) | 1996-11-25 |
| US5731618A (en) | 1998-03-24 |
| KR100199274B1 (ko) | 1999-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040907 |