KR20000056970A

KR20000056970A - 반도체 장치

Info

Publication number: KR20000056970A
Application number: KR1019990034895A
Authority: KR
Inventors: 수기마찌다쓰야
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-02-05
Filing date: 1999-08-23
Publication date: 2000-09-15
Also published as: TW451462B; US6239500B1; JP2000228509A; CN1262525A

Abstract

본 발명은 집적도를 높일 수 있는 반도체 집적 회로 장치에 관한 것이며, 복수의 트랜지스터의 어느 것에도 직접 액세스할 수 있고, 또한 집적도를 높일 수 있는 반도체 장치를 제공한다.

반도체 기판의 표면에 2차원적으로 규칙성을 갖고 배치된 복수의 활성 영역을 필드 절연막이 획정하며, 각 활성 영역은 1개의 비트 콘택트 영역과, 상기 비트 콘택트 영역으로부터 4방향으로 연장된 서브 활성 영역을 포함한다. 전체적으로 제1 방향을 따라 연재(extend)하는 복수의 제1 워드 라인과, 전체적으로 제1 방향에 교차하는 제2 방향을 따라 연재하는 복수의 제2 워드 라인을 형성한다. 2개의 서브 활성 영역은 상기 제1 워드 라인과 교차하고, 나머지 2개의 서브 활성 영역은 상기 제2 워드 라인과 교차한다. 전체적으로, 제1 및 제2 방향에 교차하여 연재하는 복수의 비트 라인을 형성한다. 각 비트 콘택트 영역은 대응하는 1개의 비트 라인에 접속되어 있다. 제1 워드 라인, 제2 워드 라인, 비트 라인은 층간 절연 영역에 의해 서로 절연된다.

Description

반도체 장치{Semiconductor Device}

본 발명은 반도체 장치에 관한 것이며, 특히 집적도를 높일 수 있는 반도체 집적 회로 장치에 관한 것이다.

이하, 제한적인 의미가 아닌 주로 불휘발성 메모리를 예로써 설명한다.

반도체 집적 회로 장치에서 집적도를 높이는 것은 항상 하나의 목표이다. 이것은 EEPROM, 플래시 EEPROM, 마스크 EEPROM과 같은 불휘발성 메모리에서도 마찬가지다.

도 6b에 NAND형 플래시 EEPRAM, NOR형 플래시 EEPROM의 회로 구성을 등가회로도로 나타낸다. NAND형 회로에서는 예컨대 좌단의 열에 8비트분의 복수의 메모리 트랜지스터(T11, T21, …, T81)가 인접 트랜지스터의 소스 및 드레인을 공통으로 하여 직렬로 접속되며, 그 양단에 선택 트랜지스터(SA1, SB1)가 접속되어 있다.

이와 마찬가지로, 우측의 열에는 다른 8비트분의 메모리 트랜지스터(T12, T22, …, T82)가 직렬로 접속되며, 그 양단에 선택 트랜지스터(SA2, SB2)가 접속되어 있다. 비트 라인(BL1, BL2)은 하나의 선택 트랜지스터(SA1, SA2)의 외측에 접속되며, 각 메모리 트랜지스터는 비트 콘택트를 갖지 않는다.

메모리 트랜지스터는 부유 게이트 및 콘트롤 게이트를 포함하는 스택(stack)형 게이트 전극을 가지며, 선택 트랜지스터는 통상의 싱글 게이트 전극을 갖는다. 8개의 워드 라인(WL1, WL2, …, WL8)이 각각 1행에서 8행의 메모리 트랜지스터의 콘트롤 게이트에 접속되며, 선택 트랜지스터의 게이트에는 선택 라인(SG1, SG2)이 접속되어 있다.

각 메모리 트랜지스터의 기입/소거는 터널링에 의한 전자의 출입에 의해 실시된다. 판독 동작은 직렬로 접속된 8개의 메모리 트랜지스터를 1단위로 하여 실시된다. 이 때문에, 액세스 속도는 NOR형과 비교하여 떨어지지만, 비트 콘택트가 적어지기 때문에, 집적도는 높일 수 있다.

도 6b에 나타낸 NOR형 EEPROM은 NAND형과 같이 복수의 트랜지스터(T11, T21, …)가 직렬로 접속되지만, 메모리 트랜지스터의 드레인이 1비트마다 비트 라인(BL)에 콘택트되어 있으며, 소스 라인은 공통으로 접속되어 있다.

기입은 드레인 측에 고전계를 인가하고 전자의 핫 일렉트론 주입에 의해 부유 게이트에 전자를 기입함으로써 실시한다. 소거는 터널링에 의해 소스 라인에 전자를 드레인함으로써 실시한다.

NOR형 EEPROM은 각 비트에 직접 액세스할 수 있으며, 액세스 시간이 짧은 이점을 갖는다. 그러나, 2개의 메모리 트랜지스터 당 1개의 비트 콘택트를 취할 필요가 있기 때문에, 필요 면적이 크게 되며, 집적도의 면에서는 NAND형에 미치지 못한다. 동일 셀 용량의 경우, 일반적으로는 NAND형보다도 NOR형의 면적이 약 20% 크게 된다고 한다.

메모리 트랜지스터의 채널 영역의 임계치를 선택적으로 변경하고 스택 게이트 전극을 싱글 게이트 전극으로 하면 마스크 ROM으로 된다. EEPROM과 마찬가지로, NAND형과 NOR형이 가능하다.

복수의 트랜지스터로부터 선택한 1개의 트랜지스터에 직접 액세스 가능하게 하는 형식은 필요한 기판 면적이 크게 되며 집적도를 높게 하기 어려웠다.

본 발명의 목적은 복수의 트랜지스터의 어느 것에도 직접 액세스할 수 있으며, 또한 집적도를 높일 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 신규한 평면 패턴을 갖는 반도체 집적 회로 장치를 제공하는 것이다.

도 1은 본 발명의 실시예에 의한 플래시 EEPROM의 제조 공정을 설명하는 개략 평면도 및 개략 단면도.

도 2는 본 발명의 실시예에 의한 플래시 EEPROM의 제조 공정을 설명하는 개략 평면도 및 개략 단면도.

도 3은 도 1, 도 2의 공정에 의해 제조된 반도체 장치의 등가 회로도.

도 4는 도 1, 도 2의 공정에 의해 제조된 반도체 장치의 면적 이용률을 종래 기술의 반도체 장치와 비교하여 나타낸 개략 평면도.

도 5는 본 발명의 다른 실시예를 설명하기 위한 개략 평면도.

도 6은 종래 기술에 의한 NAND형 플래시 EEPROM 장치 및 NOR형 플래시 EEPROM 장치의 등가 회로도.

도 7은 본 발명의 다른 실시예에 의한 비트 라인의 배치를 나타내는 개략 평면도.

도 8은 본 발명의 다른 실시예에 의한 반도체 장치의 구성을 개략적으로 나타내는 평면도 및 단면도.

부호의 설명

1: 반도체 기판 2: 필드 산화막(필드 절연막)

3: 터널 산화막 4: 부유 게이트 전극

5a: 드레인 영역 5b: 소스 영역

6: ONO 막 7: (한쪽의) 워드 라인(콘트롤 게이트)

9: (다른 쪽의) 워드 라인(콘트롤 게이트)

14, 15: 플러그 W1(16, 17): 제1 비트 배선층

24, 25: 플러그 W2(26, 27): 제2 비트 배선층

WL: 워드 라인 BL: 비트 라인

D: 드레인 S: 소스

G: 게이트 SE: 축적 전극

CE: 공통 전극 DE: 커패시터 유전체막

본 발명의 하나의 관점에 의하면, 제1 도전형의 표면 영역을 갖는 반도체 기판; 상기 반도체 기판의 표면에 2차원적으로 규칙성을 갖고 배치된 복수의 활성 영역을 획정하는 필드 절연막에서 각 활성 영역은 1개의 비트 콘택트 영역과 상기 비트 콘택트 영역으로부터 4방향으로 연장된 서브 활성 영역을 포함하는 필드 절연막; 전체적으로 상기 반도체 기판 상에서 제1 방향을 따라 연재하는 복수의 제1 워드 라인과, 전체적으로 상기 반도체 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라 연재하는 복수의 제2 워드 라인의 각 활성 영역에서 2개의 서브 활성 영역은 상기 제1 워드 라인과 교차하고, 나머지 2개의 서브 활성 영역은 상기 제2 워드 라인과 교차하는 복수의 제1 및 제2 워드 라인; 전체적으로 상기 반도체 기판 상에서 상기 제1 및 제2 방향에 교차하여 연재하는 복수의 비트 라인에서 각 비트 콘택트 영역은 대응하는 1개의 비트 라인에 접속되어 있는 복수의 비트 라인; 및 상기 제1 워드 라인, 제2 워드 라인, 비트 라인을 서로 절연하는 층간 절연 영역을 갖는 반도체 장치가 제공된다.

활성 영역이 1개의 비트 콘택트 영역과, 이 비트 콘택트 영역으로부터 4방향으로 연장된 서브 활성 영역을 함유하기 때문에, 1개의 비트 콘택트 당 4개의 트랜지스터를 접속할 수 있다. 트랜지스터의 게이트 전극에 접속된 워드 라인은 서로 교차하는 2개의 방향을 따라 연재하기 때문에, 공통의 비트 콘택트 영역에 접속된 4개의 트랜지스터를 워드 라인의 선택에 의해 개별적으로 선택할 수 있다.

각 트랜지스터 영역의 다른 말단은 반도체 기판 내에서 공통으로 접속하여 공통 소스 영역으로 하여도 좋으며, 메모리 커패시터의 축적 전극에 접속하여도 좋고, 별개로 외부 배선에 콘택트하여도 좋다.

실시예

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. NOR형 플래시 메모리를 작성하는 경우를 예로써 설명한다.

도 1aa에 나타낸 바와 같이, 반도체 기판의 표면에 주지의 선택 산화 기술(LOCOS)을 사용하여 필드 산화막(2)을 예컨대 두께 약 400㎚ 열산화에 의해 형성한다. 필드 산화막(2)이 형성되지 않았던 영역이 활성 영역으로 된다. 도시된 상태에서는 1개의 드레인 영역(D)으로부터 종방향으로 2개 및 횡방향으로 2개, 합계 4개의 서브 활성 영역(SAR)이 연재하며, 각 서브 활성 영역(SAR)의 다른 말단은 2종류의 경사 방향으로 연재하는 공통 소스 영역(CS)에 의해 접속되어 있다. 또한, 본 명세서에서, 드레인 영역은 비트 라인을 접속하는 영역, 소스 영역은 게이트 전극을 통하여 드레인 영역과 대향하는 영역의 의미로 사용된다.

필드 산화막을 형성한 후, 산화 마스크로서 사용된 질화막, 버퍼 산화막은 제거하고, 노출된 활성 영역 상에 열산화에 의해 터널 산화막을 예컨대 두께 약 9.5㎚ 성장한다.

도 1ab는 도 1aa의 2점 파선에 따른 단면을 나타낸다. p형 실리콘 영역(1)의 표면에 필드 산화막(2)이 형성되고, 필드 산화막(2)이 형성되지 않은 영역에는 터널 산화막(3)이 형성되어 있다. p형 실리콘 영역(1)은 반도체 기판 그 자체이거나, 반도체 기판에 형성된 p형 웰(well)이어도 좋다. 또한, 선택 산화 대신에 트렌치 분리에 의해 소자 분리 영역을 형성하여도 좋다.

다음에, 기판 표면 상에 플래시 메모리의 부유 게이트로 된 다결정 실리콘층을 예컨대 두께 약 130㎚ 성장시키고, 그 위에 레지스트 패턴을 형성하여 패터닝을 실시한다.

도 1ba는 패터닝된 부유 게이트의 평면 상태를 나타낸다. 도 1bb는 도 1ba의 2점 파선에 따른 단면을 나타낸다. 각 드레인 영역(D)[비트 콘택트 영역(BC)]으로부터 사방으로 연장된 서브 활성 영역(SAR)의 도중에 서브 활성 영역(SAR)을 횡절하도록 부유 게이트(4)가 형성되어 있다. 부유 게이트(4)에 대하여 드레인 영역(D)과 반대측의 영역이 소스 영역(S)으로 된다. 소스 영역(S) 상호간은 공통 소스 영역(CS)에 의해 접속되어 있다.

도 1bb에 나타낸 바와 같이, 부유 게이트(4)를 패터닝한 후, 부유 게이트를 마스크로 하고 n형 불순물, 예컨대 As⁺이온을 주입하여 각 메모리 셀을 구성하는 트랜지스터의 소스/드레인 영역의 n형 영역(5a,5b)을 형성한다. n형 불순물 첨가 영역(5a)이 드레인 영역으로 되며, n형 불순물 첨가 영역(5b)이 소스 영역(S)으로 된다.

1쌍의 부유 게이트(4)의 사이에 드레인 영역(D)으로 되는 n형 영역(5a)이 형성되며, 부유 게이트(4)의 반대측에 1쌍의 소스 영역(S)으로 되는 n형 영역(5b)이 형성되어 있다. 불순물을 첨가한 공통 소스 영역(CS)은 전 트랜지스터의 소스 영역(S)을 전기적으로 공통으로 접속한다.

또한, 소거시의 소스 내압(breakdown voltage)을 높이기 위해서는, 소스 영역에 저 불순물 농도 영역을 형성하는 것이 바람직하다. 드레인 영역만을 레지스트 패턴으로 피복하고, 소스 영역에만 인과 같이 확산 계수가 큰 불순물을 주입하며, 완만한 불순물 농도 구배를 형성하여도 좋다.

부유 게이트를 형성한 후, 부유 게이트와 콘트롤 게이트 사이의 절연막으로 된 ONO(oxide-nitride-oxide)막을 각각 열산화, CVD, 열산화에 의해 예컨대 두께 6.5㎚, 12㎚, 4㎚ 성장한다.

그 후, 서로 교차하는 2종류의 워드 라인(콘트롤 게이트)을 작성한다. 교차하는 배선을 작성하는 데는 2층의 배선층이 필요하다. 한쪽의 콘트롤 게이트(워드 라인)로 된 다결정 실리콘 막을 기판 표면에 두께 약 400㎚ CVD에 의해 퇴적하고 레지스트 패턴을 사용하여 패터닝한다.

도 1ca는 한쪽의 워드 라인(7)을 패터닝한 상태를 나타낸다. 횡방향으로 배치된 횡방향 콘트롤 게이트(4H)의 위에 워드 라인(7)이 형성되며, 스택형 게이트 구조가 형성되어 있다. 또한, 종방향 콘트롤 게이트(4V)는 그 위에 워드 라인이 형성되어 있지 않은 상태이다. 도시한 종방향 부유 게이트(4V)의 표면은 ONO막이 덮여 있지만, 콘트롤 게이트가 패터닝될 때 에칭에 의해 상측 산화막이 없는 상태로 되어 있다.

도 1cb는 도 1ca의 2점 파선에 따른 단면을 나타낸다. 부유 게이트(4) 위에 절연막(ONO막)(6)이 형성되며, 그 위에 워드 라인(7)이 형성되어 있다.

워드 라인(7) 형성 후, 다른 쪽 워드 라인과의 사이의 절연을 실시하기 위하여, 워드 라인 표면을 열산화한다. 예컨대, 다결정 실리콘의 워드 라인(7)의 표면을 열산화하여 두께 약 180㎚의 산화막을 형성한다. 또한, 그 열산화에 의해, 콘트롤 게이트(4) 상의 ONO막의 상측의 산화막이 소비 또는 소멸되어도 새롭게 산화막이 형성된다. ONO막의 산화는 질화막의 산화이며, 막 두께는 초기에 형성된 상측 산화막과 같은 정도로 된다.

그 후, 다른 쪽의 워드 라인으로 된 다결정 실리콘막을 퇴적하고 레지스트 패턴을 사용하여 패터닝한다.

도 2da는 이와 같이 하여 형성한 다른 쪽의 워드 라인(9)의 형상을 개략적으로 나타낸다. 횡방향으로 연재하는 한쪽의 워드 라인(7)과 교차하고, ONO막을 통하여 종방향으로 연재하는 다른 쪽의 워드 라인(9)이 형성되어 있다.

도 2db는 도 2da의 2점 파선에 따른 단면을 나타낸다. 도 2cb의 상태로부터 워드 라인(7) 상에 산화막(8)이 형성되며, 그 위에 워드 라인(9)이 형성되어 있다. 또한, 도 2db에는 그 후에 형성될 층간 절연막도 함께 표시되어 있다. 다른 쪽의 워드 라인(9)을 형성한 후, 예컨대 CVD 산화막(10)을 두께 약 120㎚ 퇴적하고, 그 위에 보로포스포 실리케이트 글래스(BPSG, borophospho silicate glass)막(11)을 두께 약 900㎚ 퇴적한다. 그 후, 열처리에 의해 BPSG막(11)을 리플로우(reflow)하고 에치 백(etch back)을 약 300㎚ 실시하여 표면을 평탄화한다. 이렇게 하여 층간 절연막(10,11)이 형성된다. 층간 절연막 형성 후, 각 드레인 영역에 대응하는 영역에서 드레인 영역에 달하는 콘택트 홀(CH)을 개구한다. 도 2da에 콘택트 홀(CH)의 배치를 표시한다.

도 2eb에 나타낸 바와 같이, 콘택트 홀 내에 접속용 플러그를 형성하기 위하여, 접착용의 도전성 질화물층(14), 예컨대 질화티탄층(14)을 두께 약 50㎚ 형성하고, 그 위에 텅스텐 등의 금속층(15)을 예컨대 두께 약 800㎚ CVD 등에 의해 성장시키고, 에치 백을 실시하여 콘택트 홀(CH) 내를 매립하고 평탄 표면 상의 도전막을 제거한다.

다음에, 예컨대 질화티탄층(16)을 두께 약 50㎚의 배리어층(barrier layer)으로써 형성하고, 그 위에 주도전층으로써 알루미늄 합금층(17)을 두께 약 600㎚ 퇴적한다. 알루미늄 합금층(17) 상에 레지스트 패턴을 형성하고, 그 아래의 알루미늄 합금층(17), 질화티탄층(16)을 에칭하고, 제1 비트 배선층을 패터닝한다.

도 2ea는 이와 같이 하여 형성한 제1 비트 배선층(W1)의 형상의 예를 나타낸다. 제1 비트 배선층(W1)은 예컨대 도면에 나타낸 바와 같이 좌하 방향의 경사(45도) 방향으로 연재하지만, 인접한 콘택트 홀(CH)을 공통으로는 접속하지 않고, 1개씩 걸러서 콘택트 홀(CH)을 접속한다. 이것은 인접한 콘택트 홀(CH)을 공통으로 접속하면, 1개의 워드 라인과 1개의 비트 라인에 의해 2개의 트랜지스터가 동시에 선택되는 것을 피하기 위함이다.

도 2fb에 나타낸 바와 같이, 제1 비트 배선층을 형성한 기판 표면 상에 CVD 산화막(21)을 두께 약 600㎚ 퇴적하고, 그 위에 스핀-온-글래스(SOG, spin-on-glass)막(22)을 두께 약 400㎚ 형성한다. SOG 막을 두께 약 200㎚ 에치 백하여 표면을 평탄화한다. 또한, SOG 막(22)의 표면 상에 CVD 산화막(23)을 두께 약 500㎚ 퇴적한다. 이와 같이 하여 층간 절연막이 형성된다. 층간 절연막 형성 후, 제1 비트 배선층(W1)에 접속되지 않은 콘택트 홀(CH) 상에 새로운 콘택트 홀을 형성한다.

도 2fa는 새롭게 형성된 콘택트 홀을 실선으로 나타낸다. 콘택트 홀 형성 후, 제1 비트 배선층 형성시와 같이, 접착용의 질화물층, 예컨대 질화티탄층(24)을 두께 약 50㎚ 형성하고, 이어서 텅스텐 등의 금속층(25)을 두께 약 800㎚ 형성하며, 에치 백에 의해 콘택트 홀 내에 매립된 플러그(24,25)를 형성한다.

CVD 산화막(23)의 표면 상에 접속 플러그를 덮어 질화티탄층(26)을 두께 약 50㎚ 형성하고, 그 위에 알루미늄 합금층(27)을 두께 약 600㎚ 형성한다. 알루미늄 합금층(27)의 위에 레지스트 패턴을 형성하여 제2 비트 라인으로 된 제2 비트 배선층(W2)을 패터닝한다.

도 2fa는 제2 비트 배선층(W2)의 배선을 나타낸다. 제2 비트 라인은 우하 방향의 경사(45도) 방향으로 연재한다. 이 제2 비트 라인도 연재 방향으로 1개씩 걸러서 비트 콘택트 영역을 접속한다. 그러나, 접속되지 않은 비트 콘택트 영역은 층간 절연막으로 덮여 있기 때문에, 제2 비트 라인은 직선상으로 배치될 수 있다.

그 후, 제2 비트 배선층을 덮어 층간 절연막을 형성하고, 필요한 배선을 더 형성한 후, 표면을 절연막, 보호막으로 덮는다. 이와 같은 공정에 의해, 각 비트에 개별적으로 액세스할 수 있으며, 집적도가 높은 플래시형 반도체 메모리 장치가 형성된다.

도 3은 이상의 실시예에 의해 형성된 플래시형 반도체 메모리 장치의 등가 회로를 나타낸다.

도에서 비트 콘택트 영역(BC)이 파상(staggered) 격자상으로 배치되며, 각 비트 콘택트 영역(BC)에 4개의 트랜지스터가 수평 방향으로 2개, 수직 방향으로 2개 접속되어 있다. 각 트랜지스터의 다른 말단도 4개의 트랜지스터가 공통으로 접속된 형태로 된다. 또한, 도시하지 않았지만, 각 트랜지스터의 다른 말단은 공통으로 소스 라인(SL)에 접속된다.

제1 행의 트랜지스터(T11, T12, T13)는 횡방향으로 직렬로 접속되어 있지만, 제2 행의 트랜지스터(T21, T22, T23)는 종방향으로 배치되며, 공통의 워드 라인(WLH1)에 의해 구동된다. 제3 행의 트랜지스터(T31, T32, T33)는 제1 행의 트랜지스터와 같은 방법으로 접속되며, 제4 열의 트랜지스터(T41, T42, T43)는 제2 행의 트랜지스터와 같은 방법으로 접속된다.

수직 방향의 워드 라인(WLV1, WLV2, WLV3)이 홀수행의 트랜지스터의 횡방향 콘트롤 게이트를 제어하는 워드 라인이며, 수평 방향의 워드 라인(WLH1, WLH2, …)이 짝수행의 수직 방향으로 배치된 종방향 콘트롤 게이트를 제어하는 워드 라인으로 된다. 제1 군의 비트 라인(BLA1, BLA2, …)은 좌하 방향으로 1개씩 걸러서 비트 콘택트 영역을 접속한다. 제2 군의 비트 라인(BLB1, BLB2, BLB3, …)은 우하 방향으로 1개씩 걸러서 비트 콘택트 영역(BC)을 접속한다.

본 실시예에서는, 각 비트 콘택트 영역(BC)에 4개의 트랜지스터를 접속하여 교차하는 2종류의 워드 라인에 의해 1개의 비트 콘택트 영역(BC)에 접속된 4개의 트랜지스터를 개개로 액세스할 수 있다. 또한, 비트 라인도 교차하는 2종류의 비트 라인으로 구성되어 충분한 여유가 있는 배선 피치를 확보하고 있다. 전체적인 구성이 높은 대칭성을 갖는다. 반도체 집적 회로 장치로서의 집적도는 필드 절연막으로 활성층을 어느 정도 소형으로 획정할 수 있는 지의 벌크 공정에 의해 결정될 것이다.

도 4는 상술한 실시예를 종래 기술과 비교하여 반도체 기판의 점유 면적을 비교한다. 도 4a는 상술한 실시예의 경우를 나타내며, 도 4b는 종래 기술에 의한 NOR형 플래시 메모리의 구성을 나타낸다. 각 도면에서 굵은 흑선 안은 4비트분의 영역에 상당한다.

도 4a 및 4b를 비교하면, 종래의 NOR형 메모리 장치와 비교하여 약 25%의 면적을 축소할 수 있는 것으로 판명된다. 즉, 통상의 NOR형 회로는 NAND형 회로에 비하여 약 20%로 점유 면적이 넓지만, 상술한 실시예에 따르면 통상의 NAND형 회로와 비교하여도 점유 면적이 좁고, 또한 NOR형인 플래시 EEPROM 회로를 실현하는 것이 가능하게 된다.

상술한 실시예에서는, 먼저 종방향, 횡방향으로 늘어선 부유 게이트를 형성한 후, 2종류의 워드 라인을 별개의 공정으로 형성하였다. 이 경우, 부유 게이트의 형성에 이어서 실시한 워드 라인의 위치 결정이 문제로 되는 경우가 있다. 불필요하게 여유를 가지면, 소스/드레인 확산층에 불필요한 오프셋이 들어가서 특성이 변할 수도 있다.

다음에, 부유 게이트와 콘트롤 게이트를 동일 공정으로 패터닝하는 실시예를 설명한다.

도 1aa 및 1ab에 나타낸 공정에 의해 필드 절연막 및 터널 산화막을 형성한 후, 그 표면에 부유 게이트를 형성하기 위한 다결정 실리콘층을 형성한다. 이 다결정 실리콘층의 표면에 도 5a에 나타낸 바와 같은 레지스트 패턴(38)을 형성한다. 이 레지스트 패턴(38)은 후에 형성하는 2종류의 워드 라인이 교차하는 영역에만 개구(39)를 갖는다. 이 레지스트 패턴을 마스크로 하여 아래의 다결정 실리콘층을 에칭한다. 이 상태에서 개구 내의 활성 영역에 예컨대 As⁺이온을 주입하여 공통 소스 영역으로 된 영역의 일부에 불순물 확산층을 형성한다. 이것은 2종류의 워드 라인이 교차하는 영역에는 후 공정에서 이온 주입을 실시하지 않기 때문이다.

그 후, 레지스트 패턴을 제거하고, 부유 게이트로 된 다결정 실리콘층 위에 ONO막을 열산화, CVD, 열산화에 의해 각각 두께 약 6.5㎚, 12㎚, 4㎚ 형성하고, 그 위에 제1 종의 워드 라인으로 된 제2 다결정 실리콘층 위에 레지스트 패턴을 형성하고, 도 5b에 나타낸 바와 같이 제1 종의 워드 라인(7) 및 교차하는 방향으로 부분적으로 연장된 게이트 전극 스택(34)을 패터닝한다.

도 5a에 나타낸 공정에서, 워드 라인의 교차 부분에 개구를 형성하기 때문에, 횡방향으로 연장된 워드 라인(7)의 아래에는 부유 게이트가 분단된 형상으로 남는다. 이 부유 게이트와 횡방향으로 연재하는 워드 라인(7)은 동일한 패터닝에 의해 형성되기 때문에, 활성 영역의 전류 방향에 대한 위치 정밀도가 높다. 또한, 종방향으로 연재하며 2층의 다결정 실리콘층을 포함하는 게이트 전극 스택(34)도 일회의 패터닝으로 형성되기 때문에, 전류 방향의 위치 정밀도는 높다. 또한, 종방향으로 연재하는 게이트 전극 스택(34)은 그 위에 형성한 워드 라인과의 위치 정렬 여유를 고려하여 필요 이상으로 길게 형성하여도 좋다.

도 5b의 단계에서, 소스/드레인 영역 형성용의 불순물, 예컨대 As⁺이온을 이온 주입한다. 그 때, 워드 라인(7)으로 덮인 공통 소스 영역에는 이온 주입되지 않지만, 도 5a에 나타낸 단계에서 이미 불순물을 첨가하기 때문에, 공통 소스 영역은 상호 전기적으로 접속된 상태로 된다.

그 후, 워드 라인(7), 게이트 전극 스택(34)을 덮어 층간 절연막을 형성한다. 예컨대, CVD 산화막을 약 100㎚, SOG 막을 약 900㎚ 형성하고, 에치 백을 실시하여 표면을 평탄화한 후, 종방향의 게이트 전극 스택(34)을 노출하는 개구를 형성한다. 층간 절연막 상에 제3의 다결정 실리콘층 또는 규화물막을 예컨대 두께 약 400㎚ 형성하고, 레지스트 패턴을 사용하여 도 2da에 나타낸 바와 같은 종방향의 워드 라인을 패터닝한다.

그 후, 상술한 실시예와 같은 CVD 산화막을 약 100㎚, BPSG 막을 900㎚ 퇴적하고, 어닐링(annealing) 열처리에 의해 BPSG 막을 리플로우하고, 약 300㎚ 에치 백을 실시하여 표면을 평탄화한다. 이어서 상술한 실시예와 같이 콘택트 홀을 개구하고 비트 배선을 형성한다.

상술한 실시예에서는 부유 게이트와 콘트롤 게이트의 적층 게이트 전극을 갖는 플래시 EEPROM 장치를 형성하였다. 부유 게이트의 형성을 생략하고, 선택된 게이트 영역 아래의 채널 영역에 대응하는 개구부를 갖는 레지스트 패턴을 사용하여 이온 주입을 실시하고, 임계치가 다른 2종류의 채널 영역을 형성하면 마스크 ROM 장치를 형성할 수도 있다.

예컨대, 도 1ba에 나타낸 바와 같은 부유 게이트(4)의 영역 내에 1 또는 0을 기억하는 선택된 영역부에만 개구부를 갖는 레지스트 패턴을 형성하고 이온 주입을 실시하면, 각 트랜지스터에 ON/OFF 상태를 기록할 수 있다. 선택적 이온 주입 대신, 선택적 에칭 등에 의해 임계치를 제어하여도 좋다. 그 후, 상술한 실시예와 같이 게이트 전극을 겸하는 워드 라인을 형성하고, 또한 비트 라인을 형성하면 좋다.

상술한 실시예에서는 서로 교차하는 2종류의 비트 라인을 형성하였다. 비트 라인을 단층의 배선층으로 형성할 수도 있다. 단층의 배선층에서 비트 라인을 형성하면, 제조 공정이 간략화된다.

도 7a 및 7b는 단층으로 비트 라인을 형성한 경우의 개략 평면도를 나타낸다.

도 7a에서는 전체적으로 좌하로 약 45도의 각도로 연재하는 배선에 의해 비트 라인이 형성되어 있다. 제1 종의 비트 라인(BLA1, BLA2, …)은 도시 상태에서 제1 행의 비트 콘택트 영역(BC11, BC12, BC13), 제3 행의 비트 콘택트 영역(BC31, BC32, BC33) 등 홀수행의 비트 콘택트 영역에 접속된다.

제2 종의 비트 라인(BLB1, BLB2, BLB3, BLB4)은 도시의 구성에서 제2 행의 비트 콘택트 영역(BC21, BC22, BC23, …), 제4 행의 비트 콘택트 영역(BC41, BC42, BC43) 등 짝수행의 비트 콘택트 영역에 접속된다. 이와 같이, 가장 근접한 비트 콘택트 영역을 공통의 비트 라인에 접속하지 않은 형식으로 함으로써, 각 트랜지스터를 개별적으로 액세스할 수 있다. 좌하의 배치 대신 우하의 배치로 하여도 좋다.

도 7b에서는 1종류의 비트 라인(BL1, BL2, …)에 의해 전체 비트 라인이 구성되어 있다. 이 경우, 비트 라인(BL)을 도면에 약 45도의 각도로 배치하면, 각 트랜지스터를 개별적으로 액세스할 수 없기 때문에, 비트 라인(BL)은 종방향으로 1단위, 횡방향으로 3단위 떨어진 비트 콘택트 영역을 접속하도록 배치되어 있다.

또한, 도면에서 45도의 각도보다도 수평으로 기울어진 배치를 나타내지만, 45도 보다도 수직 방향으로 기울어진 배치로도 할 수 있다. 좌하 대신 우하의 배치로 하여도 좋다. 이 구성에서는 각 비트 라인이 각 행으로부터 1개의 비트 콘택트 영역을 선택하여 접속되어 있다.

상술한 실시예에서는 4개의 트랜지스터의 드레인 영역이 공통으로 접속되고, 4개의 트랜지스터의 게이트 전극이 개별 워드 라인으로 구동되지만, 각 트랜지스터의 소스 영역은 공통 영역에 의해 접속되어 있다. 각 트랜지스터의 소스 영역을 공통으로 접속하지 않고, 전기적으로 분리된 구성으로 할 수도 있다.

도 8a 및 8b는 DRAM 장치의 구성을 나타내는 개략 평면도 및 개략 단면도이다.

도 8a는 필드 산화막(FOX)에 획정된 활성 영역(AR)의 패턴을 개략적으로 나타낸다. 복수의 활성 영역(AR)이 파상 격자상으로 배치되어 있다. 각 활성 영역(AR)은 十자형의 형상을 갖는다. 十자형의 교차 부분이 공통 드레인 영역으로 되고, 4개의 말단부가 각각 독립된 소스 영역으로 된다. 이 소스 영역에 축적 전극을 접속하고, 커패시터 유전체막을 통하여 공통 전극을 형성하면, 각 소스 영역에 메모리 커패시터가 접속되게 된다.

도 8b는 단면 구성을 개략적으로 나타낸다. 반도체 기판(51) 표면에 형성된 필드 산화막(52)에 의해 활성 영역이 획정된다. 중앙의 드레인 영역(D)의 양측에 2개의 게이트 전극(G)이 형성되며, 게이트 전극(G)의 반대측에는 2개의 소스 영역(S)이 형성된다. 드레인 영역(D)은 비트 라인(BL1)에 접속되어 있다. 소스 영역(S)은 메모리 커패시터의 축적 전극(SE)에 접속되어 있다. 축적 전극(SE)은 커패시터 유전체막(DE)을 통하여 공통 전극(CE)과 대향하여 메모리 커패시터를 구성한다.

또한, 반도체 기판(51) 표면을 덮는 층간 절연막(IN)중에 제2 비트 라인(BL2)이 형성된 경우를 나타내지만, 도 2fa에 나타낸 바와 같은 비트 라인을 형성하는 경우이다. 비트 라인의 배치를 도 7에 나타낸 바와 같은 형상으로 하는 경우에는 제2 비트 라인(BL2)은 생략되며, 1층의 배선층만에 의해 비트 라인이 형성된다.

이상의 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이것에 제한되지 않는다. 예컨대, 도 8b의 구성에서, 커패시터의 축적 전극(SE)을 배선층으로 치환하고, 공통 전극(CE)을 생략하여 각 트랜지스터의 드레인 영역 및 소스 영역이 함께 배선에 접속되도록 하여도 좋다. 이 경우, 게이트 전극(G) 아래의 채널 영역에 미리 선택적으로 이온 주입을 실시하여 마스크 ROM을 구성하여도 좋다. 또한, 게이트 전극(G)을 부유 게이트와 콘트롤 게이트의 적층 게이트 전극으로 할 수도 있다.

반도체 기판으로서 웰 구조를 갖는 기판을 사용하고, 메모리와 함께 주변 회로를 형성할 수도 있다. 또한, 워드 라인은 2방향으로 연장하는 2종류의 배선이 서로 교차하는 것으로 하여 설명하였지만, 반드시 직선상이 아니어도 좋다. 교점에서, 또는 배선의 도중에서 굴곡되어 있어도 좋다. 이 경우도 "전체적으로 어떤 방향을 따라 연재한다"는 개념에 포함된다. 비트 라인에 대해서도 동일하다. 그 외, 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.

이상 설명한 바와 같이, 본 발명에 의하면 공통의 비트 콘택트 영역에 접속된 4개의 트랜지스터를 각각 별개의 워드 라인에 의해 액세스할 수 있다. 면적 이용률이 높은 반도체 장치를 실현할 수 있다. 또한, 신규한 구성의 반도체 장치가 제공된다.

Claims

제1 도전형의 표면 영역을 갖는 반도체 기판;

상기 반도체 기판의 표면에 2차원적으로 규칙성을 갖고 배치된 복수의 활성 영역을 획정하는 필드 절연막으로, 각 활성 영역이 1개의 비트 콘택트 영역과 상기 비트 콘택트 영역으로부터 4방향으로 연장된 서브 활성 영역을 포함하는 필드 절연막;

전체적으로 상기 반도체 기판 상에서 제1 방향을 따라 연재하는 복수의 제1 워드 라인과, 전체적으로 상기 반도체 기판 상에서 상기 제1 방향에 교차하는 제2 방향을 따라 연재하는 복수의 제2 워드 라인으로서, 각 활성 영역에서 2개의 서브 활성 영역은 상기 제1 워드 라인과 교차하고, 나머지 2개의 서브 활성 영역은 상기 제2 워드 라인과 교차하는 복수의 제1 및 제2 워드 라인;

전체적으로 상기 반도체 기판 상에서 상기 제1 및 제2 방향에 교차하여 연재하는 복수의 비트 라인으로서, 각 비트 콘택트 영역은 대응하는 1개의 비트 라인에 접속되어 있는 복수의 비트 라인; 및

상기 제1 워드 라인, 제2 워드 라인, 비트 라인을 서로 절연하는 층간 절연 영역

을 갖는 반도체 장치.
제 1항에 있어서,

상기 복수의 비트 라인이 서로 교차하는 제3 및 제4 방향을 따라 연재하는 반도체 장치.
제 1항 또는 제 2항에 있어서,

상기 복수의 비트 라인이 전체적으로 동일 방향으로 연재하는 반도체 장치.
제 2항 또는 제 3항에 있어서,

상기 복수의 비트 라인의 각각이, 연재하는 방향을 따라 1개 걸러서 비트 콘택트 영역에 접속되어 있는 반도체 장치.
제 3항에 있어서,

1개의 비트 콘택트 영역과 그의 가장 근접한 비트 콘택트 영역은 각각 다른 비트 라인에 접속되어 있는 반도체 장치.
제 1항 내지 제 5항 중 어느 한 항에 있어서,

상기 필드 절연막이 각 서브 활성 영역의 비트 콘택트 영역과 반대측의 단부를 공통으로 접속하는 공통 활성 영역도 획정하는 반도체 장치.
제 6항에 있어서,

각 서브 활성 영역이 대응하는 워드 라인과 교차하는 위치에, 서브 활성 영역과 워드 라인 사이에 배치된 부유 게이트 전극을 더 가지며, 반도체 장치가 불휘발성 반도체 메모리인 반도체 장치.
제 1항 내지 제 5항 중 어느 한 항에 있어서,

상기 필드 절연막이 각 서브 활성 영역의 비트 콘택트 영역과 반대측의 단부를 둘러싸고, 또한 상기 단부 상에 접속된 축적 전극을 더 가지며, 반도체 장치가 DRAM인 반도체 장치.