JP2508236B2 - 縦積み型読出し専用メモリ - Google Patents
縦積み型読出し専用メモリInfo
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Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体記憶装置に関し、特に縦積み
型読出し専用メモリに関する。
型読出し専用メモリに関する。
集積化が進む昨今、読出し専用記憶装置（以降ROMと
記す）は、縦積み型（NAND型とも言う）が、主流となっ
て大容量デバイスが開発されてきた。これは、横積み型
（NOR型とも言う）に比べ、縦積み型の方が１ビット当
りのコンタクト数が、少なくて済む構造が可能であり、
これにより、メモリセル面積が小さくでき、すなわち、
大容量化が容易であるためである。
記す）は、縦積み型（NAND型とも言う）が、主流となっ
て大容量デバイスが開発されてきた。これは、横積み型
（NOR型とも言う）に比べ、縦積み型の方が１ビット当
りのコンタクト数が、少なくて済む構造が可能であり、
これにより、メモリセル面積が小さくでき、すなわち、
大容量化が容易であるためである。
第３図に典型的な縦積みROMのメモリセル配列を示
す。
す。
Ｐ型半導体基板に通常の選択酸化法により拡散層形成
領域１及び、素子分離領域2a,2bをそれぞれ形成する。
ここで、素子分離領域2aは、メモリセルの素子分離用で
あり、また、素子分離領域2bは、メモリセルの素子分離
用であると同時に、将来、接地電極配線用の領域となる
ため、素子分離領域2aに比べ幅広のパターンとなる。
領域１及び、素子分離領域2a,2bをそれぞれ形成する。
ここで、素子分離領域2aは、メモリセルの素子分離用で
あり、また、素子分離領域2bは、メモリセルの素子分離
用であると同時に、将来、接地電極配線用の領域となる
ため、素子分離領域2aに比べ幅広のパターンとなる。
次に、通常のゲート酸化法により拡散層形成領域１上
に、ゲート絶縁酸化膜を形成する。
に、ゲート絶縁酸化膜を形成する。
しかるのち、ROMデータを書き込むためのイオン注
入、たとえばリン不純物イオン注入を行なって、N-型拡
散層3m1,…を形成し、次に、ブロック・セレクタゲート
電極4am,…及び、メモリセル・ゲート電極4b1,…をそれ
ぞれ形成する。尚、ゲート電極は、通常、リン不純物含
有の多結晶シリコン層より形成されている。
入、たとえばリン不純物イオン注入を行なって、N-型拡
散層3m1,…を形成し、次に、ブロック・セレクタゲート
電極4am,…及び、メモリセル・ゲート電極4b1,…をそれ
ぞれ形成する。尚、ゲート電極は、通常、リン不純物含
有の多結晶シリコン層より形成されている。
次に、将来、すくなくとも、Ｐ型半導体基板とのコン
タクトを設ける領域５を除き、拡散層形成領域１上に、
ゲート電極4am,…,4b1,…とそれぞれ自己整合的に、N+
型拡散層を形成する。
タクトを設ける領域５を除き、拡散層形成領域１上に、
ゲート電極4am,…,4b1,…とそれぞれ自己整合的に、N+
型拡散層を形成する。
次に、Ｐ型半導体基板全面に、絶縁層間膜を形成し、
ディジット配線コンタクト6,接地コンタクト7,及び基板
コンタクト８をそれぞれ開孔する。ここで、Ｐ型半導体
基板を接地電位に保持するために、基板コンタクト８
は、接地電極配線9bと接続可能なように接地コンタクト
７近傍に設けられている。このため、基板コンタクト８
を設けるための領域を確保する必要があり、メモリセル
配列の面積が不必要に大きくなる。
ディジット配線コンタクト6,接地コンタクト7,及び基板
コンタクト８をそれぞれ開孔する。ここで、Ｐ型半導体
基板を接地電位に保持するために、基板コンタクト８
は、接地電極配線9bと接続可能なように接地コンタクト
７近傍に設けられている。このため、基板コンタクト８
を設けるための領域を確保する必要があり、メモリセル
配列の面積が不必要に大きくなる。
最後に、アルミニウム配線を選択的に形成しディジッ
ト配線9a1,…及び接地電極配線9bとする。概ね、以上に
示した手順で製造することにより、第３図における縦積
みROMを形成することができる。
ト配線9a1,…及び接地電極配線9bとする。概ね、以上に
示した手順で製造することにより、第３図における縦積
みROMを形成することができる。
上述した従来の縦積み型読出し専用メモリは、半導体
基板を接地電位にするための基板コンタクトをメモリセ
ル配列領域の接地コンタクト近傍に設け、同一の接地電
極配線と接続する構造となっているため、接地コンタク
トを有する拡散層形成領域には、基板コンタクトをも設
置する必要があるために、メモリセル配列領域の面積を
大きくしていた。
基板を接地電位にするための基板コンタクトをメモリセ
ル配列領域の接地コンタクト近傍に設け、同一の接地電
極配線と接続する構造となっているため、接地コンタク
トを有する拡散層形成領域には、基板コンタクトをも設
置する必要があるために、メモリセル配列領域の面積を
大きくしていた。
本発明は、第１導電型半導体基板に一方向に延在する
複数本の拡散層形成領域及び前記拡散層形成領域間に設
けられたトレンチ分離領域と、前記各拡散層形成領域と
交差する複数本のゲート電極を兼ねるワード線と、前記
ゲート電極下の前記拡散層形成領域をチャネル領域とす
るトランジスタが複数個前記ワード線と直交する方向に
直列接続されてなる互いに並列に配置された複数のROM
セル行と、前記ROMセル行の一端部のトランジスタドレ
イン領域に、ディジット配線コンタクトを介して接続さ
れ前記拡散層形成領域の延在する方向に配置されたディ
ジット配線と、前記ROMセル行の他端部のトランジスタ
ソース領域に、接地コンタクトを介して接続され２つの
前記トレンチ分離領域で挟まれた前記拡散層形成領域上
に層間絶縁膜を介して前記ワード線と交差して前記ディ
ジット配線と平行に設置された接地電極配線と、前記接
地電極配線を前記半導体基板と接続する基板コンタクト
とを含んでなる縦積み型読出し専用メモリであって、前
記基板コンタクトは、前記接地電極配線と隣合うディジ
ット配線に接続されているディジット配線コンタクトの
間に設けられていて、前記接地電極配線下のROMセル行
のトランジスタは、すべてエンハンスメント型トランジ
スタで構成されているというものである。
複数本の拡散層形成領域及び前記拡散層形成領域間に設
けられたトレンチ分離領域と、前記各拡散層形成領域と
交差する複数本のゲート電極を兼ねるワード線と、前記
ゲート電極下の前記拡散層形成領域をチャネル領域とす
るトランジスタが複数個前記ワード線と直交する方向に
直列接続されてなる互いに並列に配置された複数のROM
セル行と、前記ROMセル行の一端部のトランジスタドレ
イン領域に、ディジット配線コンタクトを介して接続さ
れ前記拡散層形成領域の延在する方向に配置されたディ
ジット配線と、前記ROMセル行の他端部のトランジスタ
ソース領域に、接地コンタクトを介して接続され２つの
前記トレンチ分離領域で挟まれた前記拡散層形成領域上
に層間絶縁膜を介して前記ワード線と交差して前記ディ
ジット配線と平行に設置された接地電極配線と、前記接
地電極配線を前記半導体基板と接続する基板コンタクト
とを含んでなる縦積み型読出し専用メモリであって、前
記基板コンタクトは、前記接地電極配線と隣合うディジ
ット配線に接続されているディジット配線コンタクトの
間に設けられていて、前記接地電極配線下のROMセル行
のトランジスタは、すべてエンハンスメント型トランジ
スタで構成されているというものである。
次に本発明について図面を参照して説明する。
第１図は、本発明に関連する縦積み型読出し専用メモ
リを示すパターン配置図である。
リを示すパターン配置図である。
この本発明に関連する縦積み型読出し専用メモリをそ
の製造方法に沿って説明する。
の製造方法に沿って説明する。
Ｐ型半導体基板上に、一般的な選択酸化法により、素
子分離領域102a,102bを形成して拡散層形成領域101aを
区画する。ここで素子分離領域102bは、メモリセルの素
子分離用であると同時に、接地電極配線設置領域の役割
りを果し、さらに、Ｐ型半導体基板を接地電位に保持す
るために、接地電極配線と電気的接続を行なう基板コン
タクトを設けるための拡散層形成領域101bが一部に形成
されている。
子分離領域102a,102bを形成して拡散層形成領域101aを
区画する。ここで素子分離領域102bは、メモリセルの素
子分離用であると同時に、接地電極配線設置領域の役割
りを果し、さらに、Ｐ型半導体基板を接地電位に保持す
るために、接地電極配線と電気的接続を行なう基板コン
タクトを設けるための拡散層形成領域101bが一部に形成
されている。
次に、一般的なゲート酸化法により、拡散層形成領域
101a,101b上にゲート絶縁酸化膜を形成する。
101a,101b上にゲート絶縁酸化膜を形成する。
しかるのち、ROMデータを書き込むためのイオン注
入、たとえば、リン不純物イオン注入を行なって、N-型
拡散層103m1,…を形成し、次に、ブロック・セレクタ・
ゲート電極104am,…及びメモリセル・ゲート電極104b1,
…をそれぞれ形成する。尚、ゲート電極は、通常、リン
不純物含有の多結晶シリコン層より形成されている。
入、たとえば、リン不純物イオン注入を行なって、N-型
拡散層103m1,…を形成し、次に、ブロック・セレクタ・
ゲート電極104am,…及びメモリセル・ゲート電極104b1,
…をそれぞれ形成する。尚、ゲート電極は、通常、リン
不純物含有の多結晶シリコン層より形成されている。
次に、将来、すくなくともＰ型半導体基板とのコンタ
クトを設ける領域（105）を除き、拡散層形成領域101a
上に、ゲート電極104am,…,104b1,…と自己整合的に、N
+型拡散層を形成する。
クトを設ける領域（105）を除き、拡散層形成領域101a
上に、ゲート電極104am,…,104b1,…と自己整合的に、N
+型拡散層を形成する。
次に、Ｐ型半導体基板全面に、絶縁層間膜を形成し、
ディジット配線コンタクト106,接地コンタクト107及び
基板コンタクト108をそれぞれ開孔する。ここで、基板
コンタクト108は、ディジット配線コンタクト間に位置
し、従来は、単なる素子分離領域として使用していた領
域に設置されているため、余分の面積を必要とせず集積
度が向上する。
ディジット配線コンタクト106,接地コンタクト107及び
基板コンタクト108をそれぞれ開孔する。ここで、基板
コンタクト108は、ディジット配線コンタクト間に位置
し、従来は、単なる素子分離領域として使用していた領
域に設置されているため、余分の面積を必要とせず集積
度が向上する。
最後に、アルミニウム配線を選択的に形成し、ディジ
ット配線109a1,…及び接地電極配線109bとする。以上に
より、本発明に関連する縦積みROMを製造することがで
きる。
ット配線109a1,…及び接地電極配線109bとする。以上に
より、本発明に関連する縦積みROMを製造することがで
きる。
第２図は、本発明の一実施例を示すパターン配置図で
ある。
ある。
この実施例は、従来素子分離法として用いていたLOCO
S法にかわりトレンチ分離法を採用するのに好適なもの
である。
S法にかわりトレンチ分離法を採用するのに好適なもの
である。
トレンチ分離法による素子分離は、幅広のトレンチに
対しては、溝領域の埋込みが非常に困難であり、従っ
て、従来例におけるように、接地電極配線用の幅広の素
子分離に対しては、問題が多い。しかしながら、メモリ
セル・サイズの縮小化が進行すると、素子分離法として
のトレンチ分離法は、有効な手段となるためメモリセル
配列のレイアウトで困難性を克服しなければならない。
対しては、溝領域の埋込みが非常に困難であり、従っ
て、従来例におけるように、接地電極配線用の幅広の素
子分離に対しては、問題が多い。しかしながら、メモリ
セル・サイズの縮小化が進行すると、素子分離法として
のトレンチ分離法は、有効な手段となるためメモリセル
配列のレイアウトで困難性を克服しなければならない。
第２図において、接地電極配線209b下は、従来法で
は、素子分離領域として選択酸化されていた。一方、本
発明では接地電極配線209b下も、メモリセル領域と、ほ
ぼ同様の構造を有し、すなわち、従来法とは異なり拡散
層領域形成である。なお、202aは分離溝であり、半導体
基板に溝を設けて表面を酸化したのち多結晶シリコン等
で埋め戻した構造を有している。このため、半導体基板
を接地電位にするための基板コンタクトを接地電極配線
209bと隣合う２本のディジット配線209a1と接続されて
いるディジット配線コンタクト206との間に設けること
が容易にできるため集積度が向上するばかりでなく、ト
レンチ分離法との整合性が非常に良くなる。また、この
とき、ブロック・セレクタ・ゲート電極204am,…やメモ
リセル・ゲート電極204b1,…のゲート容量を、できるだ
け増加させないようにするために接地電極配線209b下の
トランジスタは、すべてエンハンスメントトランジスタ
で構成されている。好ましくはそのしきい電圧はメモリ
セルトランジスタより大きくしておく。これにより、読
み出し時間の鈍化を抑制することが可能になる。
は、素子分離領域として選択酸化されていた。一方、本
発明では接地電極配線209b下も、メモリセル領域と、ほ
ぼ同様の構造を有し、すなわち、従来法とは異なり拡散
層領域形成である。なお、202aは分離溝であり、半導体
基板に溝を設けて表面を酸化したのち多結晶シリコン等
で埋め戻した構造を有している。このため、半導体基板
を接地電位にするための基板コンタクトを接地電極配線
209bと隣合う２本のディジット配線209a1と接続されて
いるディジット配線コンタクト206との間に設けること
が容易にできるため集積度が向上するばかりでなく、ト
レンチ分離法との整合性が非常に良くなる。また、この
とき、ブロック・セレクタ・ゲート電極204am,…やメモ
リセル・ゲート電極204b1,…のゲート容量を、できるだ
け増加させないようにするために接地電極配線209b下の
トランジスタは、すべてエンハンスメントトランジスタ
で構成されている。好ましくはそのしきい電圧はメモリ
セルトランジスタより大きくしておく。これにより、読
み出し時間の鈍化を抑制することが可能になる。
以上説明したように本発明では、２本のディジット配
線と平行に設けられた接地電極配線と基板間を接続する
基板コンタクトをディジット配線コンタクトの間に設け
ることにより、ROMセルトランジスタのソース領域に設
けられた接地コンタクト近傍に基板コンタクトのための
領域を必要とせず、縦積み型読出し専用メモリの集積度
が向上する効果がある。
線と平行に設けられた接地電極配線と基板間を接続する
基板コンタクトをディジット配線コンタクトの間に設け
ることにより、ROMセルトランジスタのソース領域に設
けられた接地コンタクト近傍に基板コンタクトのための
領域を必要とせず、縦積み型読出し専用メモリの集積度
が向上する効果がある。
第１図は本発明に関連する縦積み型読出し専用メモリを
示すパターン配置図、第２図は本発明の一実施例を示す
パターン配置図、第３図は従来例を示すパターン配置図
である。 1,101a,201……拡散層形成領域、101b……基板コンタク
ト用の拡散層領域、2a,2b,102a,102b,202a,202b……素
子分離領域、3m1〜3m4,103m1〜103m4,203m1〜203m4……
N-型拡散層（コードデータ）、4am-1,4am,104am-1,104a
m,204am-1,204am……ブロック・セレクタ・ゲート電
極、4b1〜4b4,104b1〜104b4,204b1〜204b4……メモリセ
ル・ゲート電極、5,105,205……Ｐ型拡散層、6,106,206
……ディジット配線コンタクト、7,107,207……接地コ
ンタクト、8,108,208……基板コンタクト、9a1〜9a4,10
9a1〜109a4,209a1〜209a4……ディジット配線、9b,109
b,209b……接地電極配線。
示すパターン配置図、第２図は本発明の一実施例を示す
パターン配置図、第３図は従来例を示すパターン配置図
である。 1,101a,201……拡散層形成領域、101b……基板コンタク
ト用の拡散層領域、2a,2b,102a,102b,202a,202b……素
子分離領域、3m1〜3m4,103m1〜103m4,203m1〜203m4……
N-型拡散層（コードデータ）、4am-1,4am,104am-1,104a
m,204am-1,204am……ブロック・セレクタ・ゲート電
極、4b1〜4b4,104b1〜104b4,204b1〜204b4……メモリセ
ル・ゲート電極、5,105,205……Ｐ型拡散層、6,106,206
……ディジット配線コンタクト、7,107,207……接地コ
ンタクト、8,108,208……基板コンタクト、9a1〜9a4,10
9a1〜109a4,209a1〜209a4……ディジット配線、9b,109
b,209b……接地電極配線。
Claims (1)
- 【請求項１】第１導電型半導体基板に一方向に延在する
複数本の拡散層形成領域及び前記拡散層形成領域間に設
けられたトレンチ分離領域と、前記各拡散層形成領域と
交差する複数本のゲート電極を兼ねるワード線と、前記
ゲート電極下の前記拡散層形成領域をチャネル領域とす
るトランジスタが複数個前記ワード線と直交する方向に
直列接続されてなる互いに並列に配置された複数のROM
セル行と、前記ROMセル行の一端部のトランジスタドレ
イン領域に、ディジット配線コンタクトを介して接続さ
れ前記拡散層形成領域の延在する方向に配置されたディ
ジット配線と、前記ROMセル行の他端部のトランジスタ
ソース領域に、接地コンタクトを介して接続され２つの
前記トレンチ分離領域で挟まれた前記拡散層形成領域上
に層間絶縁膜を介して前記ワード線と交差して前記ディ
ジット配線と平行に設置された接地電極配線と、前記接
地電極配線を前記半導体基板と接続する基板コンタクト
とを含んでなる縦積み型読出し専用メモリであって、前
記基板コンタクトは、前記接地電極配線と隣合うディジ
ット配線に接続されているディジット配線コンタクトの
間に設けられていて、前記接地電極配線下のROMセル行
のトランジスタは、すべてエンハンスメント型トランジ
スタで構成されていることを特徴とする縦積み型読出し
専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030291A JP2508236B2 (ja) | 1989-02-08 | 1989-02-08 | 縦積み型読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030291A JP2508236B2 (ja) | 1989-02-08 | 1989-02-08 | 縦積み型読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208966A JPH02208966A (ja) | 1990-08-20 |
| JP2508236B2 true JP2508236B2 (ja) | 1996-06-19 |
Family
ID=12299627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030291A Expired - Lifetime JP2508236B2 (ja) | 1989-02-08 | 1989-02-08 | 縦積み型読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508236B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628558A (ja) * | 1985-07-05 | 1987-01-16 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-02-08 JP JP1030291A patent/JP2508236B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02208966A (ja) | 1990-08-20 |
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