TW451462B - Semiconductor device with common bit contact area - Google Patents
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Description
451462 α〇年π月》汨修^/史止/補充 五、發明説明（ A7 B7
請案HEI 本申請案是根據申請 曰為1999年2月5曰之曰本專利申 '28517,其所有之内容被合併於此以作為參考。 發明背景 a) 發明領域 本發明係關於一種半導體元件，更特別相關於一種能 夠改進整合積集之半導體積體電路。 b) 相關技藝說明 在下文中’一非依電性（non-volatile)記憶體將會被說 明以作為—例示，其係將不會對本發明有任何限制的意義。 改進整合積集度或密度總是半導體積體電路的一個目 標β此目標亦被應用到諸如EEPROM、快閃式EEPROM、 及罩幕式ROM * 第5A與5B圖是一NAND型快閃式EEPROM與一 NOR型 快問式EEPROM之等效電路圊。在第5A圖所示之NAND電 路中，多個8位元的記憶體電晶體Til、Τ21......Τ81在右側 搁上被串聯地連接’而相鄰電晶體之源極與；及極係被共同 連接。選擇性電晶體SA1與SB1被連接到此欄之兩端上β 同樣地，在右側欄上，8位元的記憶體電晶體Τ12、 Τ22......Τ82被串聯地連接，並且選擇性電晶體SA2與SB2 被連接到此欄的兩端上*位元線BL1與BL2於其外部區塊處 被連接到選擇電晶體SA1與SA2的其中一者上，並且各個記 憶體電晶體不具有位元接點。 本紙張尺度逋用中國國家標準（CNS ) A4規格（210 X297公釐） ----------------，訂------戈 (請先閎讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 Ιί年奐月乂降正/¾正/補斧A7 _____1?______ 五、發明說明（2 ) 記憶趙電晶想具有一堆查型問極電極，其係包括一浮 置閘與一控制閘，而選擇性電晶體具有一個一般單一閘極 電極。八條字元線wu、WL2.·· WL8被連接至第一至第八 排記憶體電晶體之控制間，選擇線SG1與SG2被連接至選 擇性電晶想的開極上a 各記憶艘電晶體之寫入/抹除藉由透過穿隧排出/注入 電子而被執行。一讀取操作藉由使用串聯連接的八個記憶 趙電晶體作為一個單元而被執行a所以，當與一 N〇r型 相比，存取速度低a然而，因為位元接點的數目小，因此 整合積極度可以被提高。 在第5B圖所示之NOR型EEPROM中，與NAND型相 似’雖然多個電晶體T11 ' T2 1 *，‘被串聯地連接，但是記 憶體電晶體的汲極於每個第二位元處被連接到位元線BL 上，並且一源極線SL被共同地連接。 資料寫入藉由將一個高電場施加至汲極側並透過熱電 子注射而將電子寫入浮動閘中而被執行。資料抹除藉由透 過穿隧而將電子排出至源極線而被執行3 在NOR型EEPROM中，各位元可以被直接地存取，使 得存取時間短3然而，因為每兩個記憶體電晶體必須形成 一個位元接點，因此所佔有面積變大，並且整合積集度低 於NAND型=假定相同的晶胞能力，一般認為n〇r型的面 積比NAND型寬約20%。 假如I己憶體電晶禮之-通道區域之門裡值被選擇地改 變並且堆疊閎極被變成一單—閘極罩幕式R〇M可 -----fm_ |f—— I^MI I . —_ %，.張：cnsTaT"^ ：¥·~~----------- <請先閲讀背面之注意事項再填寫本頁) .-裝--------訂---------線--------- 4 5Μ62 Α7 Β7 經濟部智慧財產局貝工消f合作社印製 五、發明說明（3 ) 以被形成。相似於EEPROM，罩幕式ROM之一 NAND型與 — NOR型可以被形成。 在多個電晶體之間一直接存取至一電晶體要求一大的 基材面積，並且高的整合積集是不容易的。 發明蟪結 本發明之一目的是提供一種能夠直接地存取多個電晶 體之任何一者並提高整合積集度之半導體元件。 本發明之另一目的是提供具有一新穎的佈線圖案之半 導體積體電路。 根據本發明之一層面，有提供一種半導體元件，係包 含：一半導體基材，係具有一第一導電性型的表面積；一 場絕緣膜，係用以界定多個依據二度空間在半導體基材之 一表面上被規律地設置之主動區域，各主動區域係包括一 位元接觸區域與從位元接觸區域在四個方向上延伸的輔助 主動區域；多條第一與第二字元線，該等多條第一字元線 係整體在半導體基材上一第一方向上延伸，該等多條第二 字元線係整體在半導體基材上一第二方向上延伸，第一方 向係與第二方向交叉’並且在各主動區域中，兩個輔助主 動區域與第一字元線交叉且留下的兩個辅助主動區域與第 二字元線交又；多條在半導體基材上與第一與第二方向交 叉的位元線，各位元接觸區域係被連接至位元線之其中之 一對應者上；以及一間層隔離區域，係用以將第一字元線、 第一字元線以及位元線互相隔離。 本紙張尺度適財關家標準（CNS)A4規格（210 X 297公楚） (請先閱讀背面之注意事項再填寫本頁) ^--------訂-------- 6 A7 B7 -...': j" 經濟部智慧財產局員工消费合作社印袅 五、發明說明（ 因為主動區域包含一個位元接觸區域與從位元接觸區 域在四個方向上延伸的辅助主動區域，因此四個電晶體可 以被連接至一個位元接點上。因為被連接至電晶體的閘極 電極上之子元線在兩互相交叉的方向上延伸，所以四個被 連接至共用位元接觸區域上的電晶體可以藉由選擇字元線 而被獨立地存取。 各電晶體的另一端可以在半導體基材中被共同地連接 以形成一共用源極區域’並可以被連接到一記憶體電容器 之一儲存電極上’或是可以被連接到一外部佈線線路上。 如上所述’四個被連接到共用位元接觸區塊上的電晶 體可以藉由不同的字元線而獨立地存取。一具有高面積使 用係數之半導體元件可以被實現。一具有新穎結構的半導 體元件可以被提供。 圈式之簡短說明 第1AA至1FA圖與第1AB至1FB圖為例示根據本發明 之一實施例的快閃式EEPROM之製造程序的示意平面圖與 橫截面圖。 第2A圖是由第1AA.至1FB圖所示之程序所製造的半導 體元件之等效電路圖。 第3A與3B圖是比較一由第1AA至1FB圖所示之程序所 製造的半導體元件與一傳統半導體元件之面積使用係數的 示意平面圖。 第4A與4B圊為例示本發明另-實施例之示意平面 .口國阐家揉慕規格2.—公笼； 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 45 1 46 2 at 45 1 46 2 at 延-部智慧財產局員工消費合作社印" 五、發明說明（5 ) 圖。 第5A與5B圊為傳統NAND型快閃式EEPROM與NOR型 快閃式EEPROM之等效電路圖。 第6Α與6Β圖是例示根據本發明另一實施例之位元線 体局之示意平面圖。 第7Α與7Β圊為顯示根據本發明另一實施例之一半導 體元件之結構的示意平面圖與橫截面圖》 較佳實施例之烊細說明 本發明之實施例將會參考附呈圖式來做說明。一NOR 型快閃式記憶體在下列說明中被作為一例子。 如第1ΑΑ圈所示，在一半導體基材之表面上，一場氧 化物琪2透過使用已知的選擇性氧化作用技術（selective oxidation techniques, LOCOS)之熱氧化作用而被形成，以 具有例如約400nm之厚度。場氧化物膜2未被形成之區域 變成一主動區域》在第1AA圖所示之狀態中，四個輔助主 動區域SAR從一個汲極區域D廷伸，兩個區域SAR係在垂 直方向上而另外兩個區域SAR係在水平方向上。各輔助主 動區域S AR的其他端被連接至在兩個不同方向上傾斜地延 伸之共用源極區域CS上•在本說明書中，汲極區域表示 一個位元線被連接之區域，並且源極區域表示一個經由一 閘極電極面對及極區域之區域。 在場氧化物膜被形成之後|一作為氧化罩幕之氮化物 膜與一緩衝氣化物膜被移除^在一被暴露的主動區域上， 本紙張尺度適用令國1家標準（CNS)A4規格（210 X 297公犮） ---I --I n n i n n n n n I * ΓΕ [L rt tn Hr [ 一 i tf LI ^^1 Ϊ ^^1 1 - 4 (琦先M讀背面之注意事項再填寫本頁) λ 7 —0年6月乂 Ej修正/更正/補旁 五、發明説明（6 ) 一隧道氡化物膜透過熱氧化作用而被長成厚度例如為約 9.5nm。 --------- f請先聞讀背面之';i意事項再填艿太.頁 第1 AB圖是沿第1A A圖的點虛線所裁取之橫戴面圖、 場氧化物膜2在一p-型矽區域1之表面層中被形 ^ 亚且Γ遂 道氧化物層3在一場氡化物膜2未被形成之區域中被形成— P-型矽區域1可以是本身的半導體基材或是在一半導體其 材中被形成之P-型井。取代選擇性氧化作用，溝渠分 以被用來形成元件隔離區域。 接下來，一多晶矽層在基材表面上被形成至例如 13〇nm的厚度，多晶矽層係被用來形成快閃式記憶體之浮 動問。一光阻圖案在多晶矽層上被形成，以便稍後形成圖 案。 --t* 第i Β Α圖是顯示經形成圖案的浮動閘之平面圖=第 圖是沿著第1BA圖之虛線所截取之橫截面圖^各浮動 閘4橫向於在其中央處之輔助主動區域sar之一對應者，區 域SAR係從各汲極區域D(位元接觸區域8(：)在四個不同的 方向上延伸。對向於相對浮動閘4之汲極區域D的區域為— 源極區域S。源極區域s被共用源極區域CS連接。 經漓部智慧財產笱g 4"費合作-^:¾
如第1 圖所示，在浮動閘藉由使用浮動閘作為一罩 暮而被形成圊案後，n_型不純物‘例如AsT離子，被植入基 _ 已形成各si ’丨思體晶跑電晶體之源極,/〉及極區域的n_型 區域:5a與5b經摻雜η..型不純物之區域;5a是及極區域；而 經柊雜η .型不純物區域补是源柽S
在 氧浮動 經濟部智慧財產局員工消費合作社印製 4 闩 1 4 6 2 a? __ B7 五、發明說明（7 ) 閘4之間被來成，並且一對源極區域s之n-型區域5b在對向 於相對浮動閘4之没極區域之區域中被形成。被以不純物 摻雜之共用源極區域CS電氣地共同連接所有電晶艘之源 極區域S。 為了在資料抹除期間提高一源極崩潰電壓，較佳的 是’在源極區域中形成一低不純物濃度區域《另一方面， 不純物濃度之平緩梯度可以被形成。為此目的，僅有汲極 區域被以一光阻圖案覆蓋，並且具有一個大的擴散係數， 諸如磷之不純物僅在源極區域中被摻雜。經摻雜的不純物 廣泛地擴散以形成一平缓的濃度梯度。 在浮動閘被形成之後，一 ΟΝΟ(氧化物-氮化物-氧化 物）膜被形成，其係在浮動閘與控制閘極之間作為一絕緣 膜。例如，藉由透過熱氧化作用而使一氧化物膜長到厚度 為6.5nm，透過CVD使氮化物膜長到厚度為I2nm，並透過 熱氧化作用而使氧化物膜長到厚度為4mn，來形成0N0 膜。 其後，互相交叉兩種形式的字元線（控制閘極）被形 成。為了形成交叉的佈線線路，佈線層在兩個高度被要求。 作為數個控制閘極（字元線），多晶矽膜在基材表面上藉由 CVD而被形成至厚度約為400nm，並藉由使用一光阻圖案 而被形成圖案。 第1CA圈顧示其中一條經形成圖案之字元線7之狀 態。各字元線7在一水平方向上被設置之水平浮動閘4H之 上被形成，以形成一堆疊型閘極結構。字元線沒有在垂直 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----——If---- ^ ---- (請先閱讀背面之注意事項再填寫本頁) 訂---- 10 經濟部智慧財產局員工消費合作社印^ A7 —-—-----B：____ 五、發明說明（s ) 浮動問4V之上被形成。垂直浮動閘4V被以ΟΝΟ膜或一 ΟΝΟ 膜覆蓋，其上部氧化膜係於控制閘極被形成圖案時被蝕 刻。 第1CB圖是沿第1 c Α圖之虛線所載取之橫截面圊。絕 緣琪（ΟΝΟ膜）6在浮動閘極4上被形成，並且字元線7在絕 緣膜6上被形成。 在其中一條字元線7被形成之後，為了使其他字元線 絕緣’已經形成字元線的表面被熱氧化。例如，多晶矽字 元線7之表面被熱氧化，以形成厚度約為18〇nrn的氧化物 膜。雖然此熱氧化作用會消耗或消減在浮動閘4上之ΟΝΟ 膜的上部氧化膜，但是一層新的氧化物媒會在其上被形 成。0Ν0膜的氤化物膜大概被氧化成厚度大約與最初形 成的氧化物膜相等之厚度" 其後’一被用來供其他字元線使用之多晶石夕膜被沉 積’並藉由使用一光阻圖案而被形成圖案。 第1D Α圖是顯示由上述方法所形成的其他字元線9之 示意圖。其他相交的字元線9在氧化膜之上被形成，多條 字元線7係在水平方向上延伸，並且在水平方向上延伸， 以經由ΟΝΟ膜來疊置垂直方向的浮動閘。 第iDB圖是沿第1DA圖之虚線所截取之橫截面圖。從 第CB圖所示之狀態改變，一氧化物膜8被字元線7上被形 成，並且字元線9在氧化物膜8上被形成。在第1DB圖中， 稍後欲被形成之間層絕緣膜亦被顯示。在其他字元線9被 形成之後例如-CVD氧化物膜丨0被沉積至厚度為約 ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 α 1 46 2 Α7 ___Β7_ 五、發明說明（9 ) 120nm ’並且一硼磷矽玻璃（BPSG)膜^在^^^氧化物膜1〇 上被沉積至厚度為約900nm。其後，BPSG膜11藉由熱處 理被回流，並被回蚀至約300nm以平坦化其表面。在上述 的方式中，間層絕緣膜10與11被形成。在間層絕緣膜被形 成後’一接觸孔CH通過間層絕緣膜在一對應各汲極區域 之區塊中被形成，接觸孔係到達汲極區域之表面，接觸孔 CH之位置耷第1DA圖中被顯示。 如第1EB圓所示，為了在接觸孔中形成一連接插塞， 為了附著第一導電氮化物層14,例如氮化鈦層被形成至厚 度約為50nm ’並且鎢或相似物之一金屬層15藉由CVD或 相似者而在導電氮化物層14上被長成厚度例如為約 800nm。其後’一回蝕程序被執行，以在接觸孔CIi中填 滿導電膜（W層與TiN層），並且移除在平坦表面上之導電 膜。 接下來’例如一作為阻障層之氮化鈦層16被形成厚度 約為50nm，並且作為一主要導電層之鋁合金層〗7在氮化 欽層16上被.沉積至厚度約為600ηιη。一光阻圖案在銘合金 層17上被形成，以蝕刻底層鋁合金層π與氮化鈦層16並形 成第一位元佈線線路之圖案》 第1EA圖顯示一以上述方式形成之第一位元佈線線路 W1之圖案的例示。如圖所示，第一位元佈線線路wi在下 左（向左下降）方向上（45度）傾斜地延伸，並且被連接到沿 線路延伸方向被設置的各個第二接觸孔，代替連接至所有 的接觸孔。此佈局被使用，以便避免假如所有沿著佈線延 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------111! ^ --------訂--------- {請先閱讀背面之注意事項再填寫本頁) 12 經濟部智慧財產局員工消費合作社印袅 A7 _B7 _ 五、發明說明（i〇 ) 伸方向被設置的接觸孔被連接至第一佈線線路上時，—位 元線與一字元線同時選擇兩個電晶體之操作。 如第1FB圖所示’在形成有第一位元佈線線路之基材 表面上’一 C VD氧化物膜2〖被沉積至厚度為約600nm ,並 且一旋塗式玻璃（SOG)膜22在CVD氧化物膜21上被形成至 厚度約為400nm。SOG膜被回蚀至約200nm，以平坦化其 表面。在SOG膜22之表面上，一 CVD氧化膜23被沉積至厚 度為約500nm。如此，間層絕緣獏被形成。其後，一個新 的接觸孔在一個對應未被連接至第一位元佈線線路之接觸 孔CH的區塊中通過間層絕緣層被形成。 第1F A圖以實線顯示新被形成的接觸孔。在接觸孔被 形成之後，相似於形成第一位元佈線線路之情況，一供附 著用’例如氮化鈦層之導電氮化物層被形成至厚度約為 50nm，並且鎢或相似物之—金屬層25在導電氮化物層24 上被長成厚度例如為800nm。此後，一回蝕程序被執行以 在接觸孔中形成嵌入插塞24與25。 —氮化鈦層26在CVD氧化物膜23之表面上被形成至 厚度為約50nm，氮化鈦層係覆蓋連接插塞。鋁合金層27 在氮化鈦層26上被形成至厚度為約600nrn。一光阻圖案在 鋁合金層27上被形成以將一第二位元佈線線路W2形成圖 案成一第二位元線。 第1FA囷顯示第二位元線之佈局。第二位元線在一下 右（向右下降）方向上（45度）傾斜地延伸。此第二位元線亦 彺線延伸之方線上被連接至每個第二位元接觸區域。因為 ------------t — 裝--------訂 i n i I— I (請先閱讀背面之注意事項再填寫本頁) ..3 5中國國家茂遣 規格 45 1 46 2 A7 B7_ 五、發明說明（11 ) 未被連接之位元接觸區域被以間層絕緣膜覆蓋，因此第二 位元線可以被直線地沉積。 在一間層絕緣膜被形成以覆蓋第二位元佈佈線路，並 且其他必須的佈線線路被形成之後，基材表面被以一絕緣 膜與一保護膜覆蓋。就上述之程序而言，一能夠獨立地存 取各位元並具有高整合積集度之快閃式型半導體記憶體元 件可以被製造。 第2圖是由上述實施例之方法所製造之快閃式型半導 體記憶體元件之等效電路圖。 在第2圖中，位元接觸區域BC被沉積成一交錯晶格形 式。四個電晶體被連接至各個位元接觸區域BC，兩個電 晶體在水平方向上而其他兩個電晶趙在垂直方向上。各個 電晶體的其他端具有四個電晶體被連接在一起之組構狀 態》雖然未被顯示，四個電晶體的其他端被共同連接至元 極線SL上。 第一排的電晶體Til、T12與T13在水平方向上被串聯 地連接。第二排的電晶體T21、T22與T23被垂直地設置並 被一共用字元線WLH1驅動。第三排的電晶體T31、T32與 T33以與第一排電晶體相似的方式被連接，並且第四排電 晶想T41、T42與T43被以相似於第二排的電晶體之方式連 接。被垂直設置的電晶體，例如電晶體T21與T41被串聯 地連接。 垂直字元線WLV1、WLV2與WLV3控制奇數排的電晶 體被水平設置的控制閘極，並且水平字元線WLH1、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 公釐） ----I 1 11 ^1 ^1 ^1 ^1 ^1 ^1 , H I > (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 14 五、發明說明（12 ) A7 B：__— WHL2…控制偶數排的電晶體之被垂直設置的控制閘極。 位元線BLA1 ' BLA2···之第一群組連接各個在一低左方向 上被設置之第二位元接觸區域。位元線BLB1、BLB2、 BLB3…之第二群組連接各個在一低右方向上被設置之第 一位元接觸區域。 在此實施例中’四個被連接至一位元接觸區域Be上 之電晶體的每_個電晶體可以藉由使用兩種形式的交叉字 元線獨立地存取。位元線亦由兩種形式的交叉位元線所構 成，使得一足夠的伟線間距之邊界可以被得到^整個佈局 為高度地對稱。一半導體積體電路元件之整合積集度被期 望藉由一計算谷積程序被測定，該計算容積程序係測定各 個主動區域有多小可以被場絕緣膜界定。 第3 A與3B圖是比較_實施例之半導體元件與—傳統 的半導體元件所佔有的半導體基材面積之示意平面圖。第 3 A圖顯示實施例元件，並且第3S圖顯示一根據傳統技術 之NOR型快閃式記憶體。在苐3 a與3B圖中，一被黑色粗 框所圍繞的面積相對於被四個位元所佔據之面積。 可以從第3A與3B圖之比較了解的是，被佔據的面積 可以被減少約被傳統NOR型記憶體元件所佔據之面積的 25% = —般的NOR型電路具有一個被佔有的面積比一般的 NAND型電路寬20%。所以，實施例之一 n〇R型快閃式 EEPH0M電路之佔有面積具有一個比一般的電路小 的佔有面積n 在上述實丨列中在垂直與水平方向上被設置之浮動 ^-------- ^---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工湞費合作社卽裝 辛.i f 3用中网1家增i Λ1遭袼 /1 /1 A7 B7 ^1462 冰 ’ if ^ 五、發明説明（13 ) 閘被形成之後，兩種形式的字元線藉由不同的製程被形 成。就此方法而言，一在浮動閘與字元線之間的方位對準 在一些情況下會成為一個問題。假如一邊際被設定成不必 要的寬，一不必要的偏移會在源極/汲極擴散區域中被結 合，其係會改變電氣特性。 接下來’藉由同樣製程將浮動閘與控制閘極形成圊案 之實施例將會被說明。 在一場絕緣膜與一隧道氡化物膜以第1ΑΑ與iAB圖所 不之流程被形成之後，一多晶矽層在基材表面上被形成， β亥多晶矽層係被用來在基材表面上形成浮動閘。第4 A圖所 示之光阻圖案3 8在多晶矽層之表面上被形成。此光阻圖案 38僅在兩種形式的字元線稍後被相互交又地形成之區塊令 具有開口 39。藉由使用光阻圖案作為一幕罩，多晶矽層被 蝕刻。藉由移除在這些區塊中的多晶矽層，當與控制閘極 一起形成圖案時’浮動閘被電氣地分離。 在此階段中’As+離子被植入至在開口中被暴露之主動 區域中’藉此部分在之後被形成之共用源極區域中形成一 不純物摻雜區域。此將離子植入在此兩種形式的字元線互 相父又之區塊中之離子植入法被執行，因為其不能在之後 的製程階段令被執行。 在光阻圊案被移除之後，一 ΟΝΟ膜在多晶矽層上被形 成，以便作為浮動閘。例如，藉由透過熱氧化作用而使一 氧化物膜長到厚度為6.5nm，透過CVD使一氮化物膜長到 厚度為12nm，以及透過熱氧化作用使氧化物膜長到厚度 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ------ 裝—ί (請先閲讀背面之注意事項再填寫本頁) -1Τ 經濟部智慧財1局員工"費合作社印製 16 B7 五、發明説明) 為4nm來形成ΟΝΟ膜在此ΟΝΟ膜上，一用來做一種形式 的字元線之第二多晶矽層或金屬矽化物層被形成至厚度為 约4〇Onm。如第4Β圊所示，一光阻圖案在第二多晶矽層上 被形成’以便將第二與第一多晶矽層形成圖案，部分沿著 交叉字元線7之方向形成一種形式的字元線7與堆疊閘極電 極。 因為開口以第4圖所示之流程在字元線交又區塊中被 形成，在水平延伸的字元線7之下，因此浮動閘被逐一地分 開。因為浮動聞與水平延伸的字元線7被相同的形成圖案製 枉形成，因此在一電流流動方的向上主動區域的方位精確 度问此外，因為包括兩層多晶矽層的堆疊閘極電極34被 -形成圖案製程形成，因此其方位精確度在電流流動方上 高。垂直地延伸之堆㈣極電極34被形成為比需要的長度 更長’因為考慮供字元線之後會在電極上被形成用之方位 對準邊際。 在第印圊所示之階段十’用以形成源極/没極區域之不 ':物，例如A，被植入。在此情況中，維然離子未被植入由 經濟部智慧財產局員工消費合作，社印製 干7C線7所覆蓋之共用源極區域 一 ^砜〒，但是不純物已經在第 ⑽所婦雜.使料料㈣域整體被 地運接= ' 此後一間層絕緣棋被形成以便覆蓋字元線7與堆叠 極電極Μ如.—CVD氧化物膜被形成為軸麵厚， 亚且-SOG瞑被-成為g0〇〇n 面 後 ^ 早在5〇G犋被回蝕以將 ^ ^適過間層絕緣瞑被形成以 Λ4-· A7 1 4 2 _____B7 五、發明說明（15 ) (請先M讀背面之注意事項再填寫本頁) 暴露被垂直設置的堆疊閘極電極34。一第三多晶矽層或一 金屬矽化物層在間層絕緣膜上被形成至厚度例如為約 400nm。第三多晶矽層藉由使用一光阻圖案而被形成圖 案，以便形成諸如第1DA圖所示之垂直字元線。 其後’相似於前述之實施例，一 CVD氧化物膜被沉 積成約lOOnm厚’並且一 BPSG膜被沉積成約900nm厚。 BPSG膜藉由熱回火而被回流，並且被回蝕到約3〇〇nrn以 將其表面平坦化。相似於先前的實施例，接觸扎被形成並 且位元佈線線路被形成。 在此實施例中’一快閃式EEPROM元件被形成，其係 具有帶有一浮動閘與一控制閘極之堆疊閘極電極《若一浮 動閘未被形成’並且離子藉由使用一具有對應被選擇的通 道區域之開口的光阻圖案，而被植入在選擇閘極區域之下 的通道區域中，接著一具有帶有兩個不同閾電壓之通道區 域的罩幕式ROM元件可以被形成。 經濟部智慧財產局貝工消费合作社印製 例如’ 一光阻圖案被形成，其係具有僅對應那些”1” 或”0”被儲存之區域的開口，該區域係從第1BA圖所示之 浮動閘之區域中被選擇*藉由使用此光阻圖案作為一幕 罩，離子被植入以寫入各個電晶體的開/關狀態。取代選 擇性離子植入，選擇性蝕刻或相似者可以被用來控制閾電 壓。在閾電壓電壓被控制之後，作為閘極電極之字元線被 形成’並且位元線以一相似於上述實施例之方式被形成。 在上述實施例中，兩種形式的交叉位元線被形成。位 元線可以藉由使用一單一佈線層而被形成。由一單一佈線 本紙張尺度適用中囤國家標準（CNS)A4規格（210 X 297公轚） 18 經濟部智慧財產局員工消費合作社印s· A7 B7 五、發明說明（16 ) 層所製成的位元線簡化製程 第6A與第6B圖是由一單一佈線層所製成的位元線之 不意平面圖。 在第όΑ圖所示之佈局中，位元線整個在一下左方向 上以約45度角延伸。第一型的位元線blaI、BLA2·..被連 接至奇數排的位元接觸區域，諸如第一排的接觸區域 BCU、BC12與BC13以及第三排的接觸區域沉31、BC32 與BC33 ’如第6Α圖所示。 第二型的位元線BLB1、BLB2、BLB3與BLB4被連接 到偶數排的位元接觸區域上’諸如第二排的位元接觸區域 BC21、BC22與BC23以及第四排的位元接觸區域BC41、 BC42與BC43，如第6Α圖所示。被下左方向上被設置之最 近的位元接觸區域未被連接至相同的位元線上，使得各個 電晶體可以被獨立地存取。在下左方向上的位元線之佈局 可以被下右方向上被改變。 在第6Β圊所示之佈局中，所有的位元線bli、BL2… 為相同的形式。假如位元線B L以約4 5度角被設置，那麼 各個電晶體不能被獨立地存取。所以，位元線BL被設置， 使得被一個單元在垂直方向上與三個單元在水平方向上隔 開的位元接觸區域可以被一相同的位元線連接。 雖然位元線以一個向水平方向傾斜超過45度的角度被 設置，位元線能夠以一個朝垂直方向傾斜超過45度的角度 被設置=在下左方向上被之位元線的佈局可以被下右方向 上被改變•在此第6Β圖顯示之佈局中、各位元線從各排 !ν -------------裝--------訂---------線 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財屋局員工消費合作社印製 和（£ 方 > A7 _B7五、發明説明L ) 中選出一個位元接觸區域並被連接至其上D 在上述實施例中，四個電晶體之汲極區域被共同連 接’且雖然四個電晶韹之閘極電極被不同的字元線駆動， 但是共用源極區域供四個電晶體之用。各電晶體之源極區 域會被電氣地分離，而省去使用共用源極區域。 第7 A與7B圖是顯示一 DRAM元件之結構之示意平面 與橫載面圖。 第7A圖示意地顯示被一場氧化物膜界定的主動區域 之圖案。多個主動區域AR被設置成一個交錯的晶格組構狀 態。各主動區域AR具有一十字形。一十字形的交叉區塊被 作為一共用汲極區域，而四個端部部份為獨立的源極區 域。假如一儲存電容器被連接至各源極區域，且一共用電 極經由一電容器介電膜而被形成時，一記憶體電容器可以 被連接到各個源極區域上。 第7B圖位一DRAM元件之示意橫截面圖* 一主動區域 被形成在一半導艘基材51之表面上之場氧化物膜52界定》 閘極電極G在一中心汲極區域D的兩側上被形成，並且兩個 源極區域S在與相對於閘極電極G之汲極區域D對向的區塊 中被形成。汲極區域D被速接至一位元線BL1上。源極區域 S被連接至一記憶體電容器之一儲存電極SE上。儲存電極 SE經由一電容器介電膜DE而面向一共用電極CE，以便形 成以記憶體電容器。 在第7Β圖所示之DRAM元件中，一第二位元線BL2在 一覆蓋半導體基材51之表面的間層絕緣膜中被形成，這些 -------------_ __tr------i (請先閲讀背t&之注意事項再填寫本頁) 本紙浪尺度通用中國國家揲準（CNS ) A4規格（210X297公釐） 20 •ί ν η: · . : a? ·, > ____Β7__ 五、發明說明（I8 ) 第一與第二位元線BU與BL2係對應那些第丨:fa圖所示 者。假如位元線欲被形成以便具有第6A或6B所示之佈局， 第二位元線BL2被省去並且所有的位元線藉由—單一伟線 層而被形成3 在較佳實施例方面本發明已被說明。本發明不被僅限 制於上述實施例中。例如，在第7B圖所示之結構_，電 容器儲存電極SE可以被一佈線圖案替換，其中共用電極〇£ 被省略’並且各電晶體之汲極與源極區域被連接至佈線圖
案上。在此情況下’一罩幕式ROM可以藉由在閘極電極G
之下的通道區域中選擇地植入離子而被形成。閘極電極G 可以是一浮動閘與一控制閘之一堆叠閘極電極。 一記憶體電路與一周邊電路可以藉由使用一具有井結 構之半導體基材來被形成。雖然兩種形式字元線在相互交 又的方向上以一向右的角度延伸，但是字元線能夠以一個 不是向右的角度被設置，並且可以在交又點或一中間位置 處被變曲與折曲。此情況被包括在”線整體在一定的方向 上延伸的概念中。位元線可相似地被形成a對於熟於此 技者將顯而易明的是，可以進行各種修正、改良 '結合及 相似者。 --I------1---484·-------訂'--1----- *3^ <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 B 1 4 6 2 a7 B7 五、發明說明（19 ) 元件標號對照表 1 型矽區域 2 場氧化物膜 3 隧道氧化物層 4 浮動閘 4H 水平浮動閘 4V 垂直浮動閘 5a η-型區域 5b η-型區域 6 絕緣膜 7 字元線 8 氧化物膜 9 字元線 10 CVD氧化物膜 11 硼磷矽玻璃膜 14 導電氮化物層 15 金屬層 16 氮化鈦層 17 鋁合金層 21 CVD氧化物膜 22 旋塗式玻璃膜 23 CVD氧化膜 24 導電氮化物層 25 金屬層 26 氮化鈦層 27 鋁合金層 34 堆疊閘極電極 38 光阻圖案 51 半導體基材 52 T11、 場氧化物膜 丁 21......Τ81 記憶禮電晶雜 T12、 Τ22......Τ82 記憶兹電晶艘 WL1 、WL2.-WL8 字元線 T11、 Τ21- 電晶艎 WLH1 【、WHL2… 水平字元線 BLA1 、BLA2"· 位:元線 BLB1 、BLB2、BLB3 " 位元線 (請先閱讀背面之注意事項再填寫本頁) 訂---------i 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22 A7 A7 經濟部智慧財產局員1¾費合作社印： _B7 五、發明說明（2〇 ) SA1 選擇性電晶體 SB1 選擇性電晶體 SA2 選擇性電晶體 SB2 選擇性電晶體 BL1 位元線 BL2 位元線 SG1 選擇線 SG2 選擇線 BL 位元線 SL 源極線 SAR 輔助主動區域 D 汲極區域 CS 共用源極區域 S 源極區域 CH 接觸孔 W1 第一位元佈線線路 W2 第二位元佈線線路 WLH1共用字元線 WLV1 ί垂直字元線 WLV2垂直字元線 WLV： ;垂直字元線 BLB1位元線 BLB2 位元線 BLB3位元線 BLB4 位元線 AR 主動區域 G 閘極電極 SE 儲存電極 DE 電容器介電膜 CE 共用電極 -------------裝--------訂---------線 (請先閱讀背面之江意事項再填寫本頁)
-------- . ..1.1 1.1·.... UIW- ιιιΙ-ι..·η-,ι-,-.α-,ι-Ιι-Ι-·ί,·^1>-γ—·ι»ηι··ιι .III, . 111 ί I r %.汽.::..¾ ...S .Si π苺闺文埤茗.丫::\:士、丨規?各.il·.〆.:〜公-¾
Claims (1)
- Α8 Β8 C8 08 '4 5 1 46 2 申請專利範圍 ι· 一種半導體元件，係包含： 一半導體基材，係具有一第一導電性形的表面區 堍； —場絕緣膜，係用以界定多個依據二度空間在該 半導想基材之一表面上被規律地設置之主動區域，各 主動區域係包括一位元接觸區域與從該位元接觸區域 在四個方向上延伸之輔助主動區域； 多條第一與第二字元線，該等多條第一字元線係 整體於半導體基材上在一第一方向上延伸，該等多條 第二字元線係整體於該半導體基材上在一第二方向上 延伸，該第一方向係與該第二方向交又，並且在各主 動區域中’兩個輔助主動區域與該等第一字元線交又 且留下的兩個輔助主動區域與該等第二字元線交又； 多條在該半導體基材上與該等第一舆第二方向交 又之位元線，各位元接觸區域係被連接至該等位元線 之其中一對應者上；以及 —間層隔離區域，係用以將該等第一字元線、該 等第二字元線、以及該等位元線互相隔離。 如申諳專利範圍第！項之半導體元件，其中該等多條 位元線整體在相互交又之第三與第四的方向上延伸。 如申請專利範圍第工項之半導想元件，其中該等多條 位元線整艘在一相同的方向上延伸。 如申諳專利範圍第2項之半導體元件，其中各該等多 條沿著該第三或第四方向上延伸之位元線被連接至每 t張尺度過用f國國家標準（CNS)A4規格（& χ挪公心· --------------乂'-----'1 訂··--------線 (請先閱讀背面之汪意事項再填寫本頁) 2. 3. 4. -24- A8 B8 C8 D8 月 6. 7. 8. 六、申請專利範圍 個沿該第三或第四方向被設置之第二位元接觸區域 上。 如申請專利範圍第3項之半導體元件，其中一位元接觸 區域與一沿該相同方向被設置之最接近的位元接觸區 域被連接到不同的位元線上。 如申請專利範圍第1項之半導體元件，其中該場絕緣膜 亦界定一個用以共同連接對向於該位元接觸區域的輔 助主動區域之端部的共用主動區域3 如申請專利範圍第6項之丰導體元件，係進一步包括一 在各辅助主動區域與一位於該辅助主動區域與該字元 線交又之位置處之對應的字元線之間被設置之浮動閘 電極’其中該半導體元件係為一非依電性（n〇n_ v〇latiie) 之半導體記憶體。 如申請專利範圍第1項之半導體元件，其中場絕緣膜圍 繞各個對向於該位元接觸區域之輔助主動區域之一端 部，並且邊半導體元件進一步包含一被連接至該端部 上之儲存電極’並且該半導體元件為一 DRAM。 -^p— 1^1 n 44— ^^1 ί ΐ i i f— ^^1 I Ϊ i ^^1 ϋϋ II «I I ^ I ^^1 1^1. Bn n n - I f請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印袈
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