CN1135628C - 非易失性存储单元 - Google Patents
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Abstract
本发明涉及一种自对准非易失性存储单元，在此存储单元上一个带有源区和漏区(6)的MOS晶体管是装入半导体本体(1)的表面区中的。MOS晶体管的浮栅(12)和控制栅(16)是互相重叠地安置在一个沟槽(8)中的，而晶体管沟道(17)是横向地敷设在沟槽(8)的一个表面区中的。
Description
技术领域
本发明涉及一种非易失性存储单元。
背景技术
通常的非易失性存储单元基于所谓的浮栅(FG)方案上，在此在以下采用浮栅作为存储器栅电极以存储电荷。在此浮栅方案上一个完全电绝缘的栅极，即通常由多晶硅制的浮栅形成本来的存储器栅极。此浮栅是电容性地耦合到一个其它的栅极上的，即耦合到控制栅(CG)，或控制栅电极上的和由此栅极控制浮栅。浮栅和控制栅位于两个平面上，这两个平面由一个绝缘层、例如一个二氧化硅层隔开。如像浮栅那样控制栅通常也由多晶硅制成。
由于带有这类存储单元的存储器中所必要的高编程电压，此电压到浮栅上的电容耦合应是尽可能大的，这可通过浮栅和控制栅之间的相应大的各重叠面来实现。换言之，浮栅和控制栅重叠的区域应是设计得尽量大的。显然这个要求与提高集成密度的一般愿望处于对立之中，因为特别是通过浮栅和控制栅之间各重叠区的横向构成损失了很有价值的芯片面积。
US5,392,237公开了本文开头所述的一种非易失性的存储单元。以半导体衬底中的在那里的罐形凹处和构成在其中的各存储器电极和控制栅电极，获得一种具有微小的各横向尺寸的以及具有提高的介于存储器电极和控制栅电极之间耦合度的存储单元。可是由于在衬底表面上的一个厚氧化层进入衬底中周圈围绕此凹处地在那里构成晶体管沟道。在此已知的存储单元上通过加长此凹处却不能实现耦合系数的进一步增大，因为在那里存储器栅电极对衬底的耦合以像存储器栅电极耦合到控制栅电极上那样的相同程度增长。
JP-A-610 854 68(日本专利文摘)也公开了一种具有相对于各常规存储单元较好的耦合系数的非易失性存储单元。在那里却不是整个存储栅电极，而仅仅是探出晶体管沟道区的区域的一个部分布置在凹处中的。除此之外此存储单元是以常规方式构造的。
US4,814,840和US5,045,490也公开了一种这样的存储单元。在那里存储器栅电极的整个探出晶体管区的部分却是布置在衬底中的位于一个沟道两侧的各沟槽中的，在此对两个相邻的存储单元各自采用了一个沟槽。
例如在Y.S.Hisamune等人的在Int.Electro Dev Meeting(国际电子器件会议1993(IEDM)，华盛顿，19至22页的论文中说明了介于浮栅和控制栅之间一个横向构成的重叠区。
为了实现所谋求的浮栅和控制栅之间的大重叠区而且还节省芯片面积，也已考虑到在沟槽结构中垂直地集成各非易失性的存储单元。例如在H.P.Pein等人的在IEDM 93，11至14页的论文中阐述了一种这样的方案，在此方案上例如在沟槽上侧面上安放漏极，而在沟槽底部上安放源极，使得晶体管沟道沿沟槽壁纵向垂直于芯片表面分布。但是，由设计结构决定地，在那里展示的结构不具有很大的电容耦合。
当充分利用浮栅多晶硅的侧壁时，可实现较好的电容耦合。例如在S.Aritome等人的在IEDM 94，旧金山，61至64页的论文中或在S.Aritome等人的在IEDM 95，华盛顿，275至278页的论文中说明了此方案，在此方案上但是提高了存储单元的拓扑结构。
发明内容
从这样的当今技术水准出发，本发明的任务在于创造一种非易失性的存储单元，此存储单元以浮栅和控制栅之间的良好耦合和降低了的拓扑结构用的花费而见长。
本发明的非易失性存储单元用于解决该任务。根据本发明的非易失性存储单元
-带有由一个沟道区互相保持距离的，构成在半导体衬底的一个表面中的源区和漏区，
-带有一个完全绝缘的存储器栅电极，此存储器栅电极是构成在半导体衬底的一个罐形凹处中的，
-带有一个控制栅电极，此控制栅电极为了与存储器栅电极电容耦合而探入半导体衬底的罐形凹处中，
-在此容纳这些栅电极的衬底凹处是布置在源区和漏区之间的，
其特征在于，
-将存储器栅电极与半导体衬底绝缘的栅极氧化物在衬底表面的区域中比在延伸入衬底中的凹处中有一个较小的厚度，并且
-在较小厚度的该区域中的沟道区是形成在水平方向上围绕此凹处的衬底表面的区域中的。
按本发明存储单元的一个特殊的优点在于，可以完全自对准地制作该种存储单元。
尤其从后文中得到本发明的各有利的进一步发展。
在按本发明的非易失性存储单元上，像部分地也在当今技术水准上那样，充分利用罐形凹处(以下称沟槽)的深度中的第三维，以便制备一个大的重叠面和因而制备一个介于浮栅和控制栅之间的高耦合电容。可是在按本发明的存储单元上，与当今技术水准相反地，晶体管沟道是敷设在沟槽的接近表面区域中的，而不是沿该区域侧壁的纵向敷设的。与通常的，在其上垂直构成了晶体管沟道的各垂直晶体管相反，在按本发明的非易失性存储单元上在沟槽的侧壁上存在着一个横向的晶体管沟道。
此沟槽有一个圆形结构，并且在沟槽的两侧这些源区和漏区是安置在半导体基体的表面区中的。
在按本发明的方法上尤其充分利用化学机械抛光(CMP)。由此在抛光结束时最后获得各平面的存储单元阵列，这些存储单元阵列是极好地适合于随后的光刻技术的。
最后通过存储单元的一种虚拟接地布置可实现为4F2的单元面积，在此F意味着最小的结构细节(特征尺寸)。
附图说明
以下用各附图详述本发明。所示的：
图1a，1b，2a，2b，3a，3b，4a，4b，5至10，11和12各自为用于阐述按本发明方法的俯视图或剖视图；以及
图13为带有按本发明各存储单元的电路装置。
具体实施方式
首先给硅衬底1在其表面上配备一个薄的二氧化硅层2，此二氧化硅层在以下各工艺步骤中作为刻蚀停止层起作用。并且例如为10nm厚。然后将一个由氮化硅层3和二氧化硅层4制的双层敷设到此二氧化硅层2上。此氮化硅层3用作以下各CMP步骤用的停止层，并且同时使介于以后形成的各字线WL(请参阅图10和13)和硅衬底1之间的电容保持很小。随后结构化此双层。然后进行离子注入，以便形成相应于源极和漏极的各扩散区5。
因而呈现在图1a和1b中所示的装置，在此为清晰起见在图1a的俯视图中用阴影线表示了这些扩散区5。
然后敷上一个像二氧化硅层4相同类型的和例如由CVD(化学汽相淀积)制作的其它二氧化硅层6。反抛光或反刻蚀此二氧化硅层6，直到到达氮化硅层3时为止。为此可应用通常的化学机械抛光CMP或等离子体刻蚀。
以此获得在图2a和2b中展示的结构，在此结构上在半导体本体1上布置了各条互相交替的氮化硅层3和二氧化硅层6的。在图2a的俯视图中在此，与图1a相似，用阴影线展示了各个氮化硅层3。
为了准备随后的沟槽刻蚀或槽(Trench)刻蚀用的合适的结构，然后敷上一个像例如多晶硅层7那样的其它层，并且垂直于氮化硅层3的走向地结构化此其它层。无论如何应对氮化硅层3和二氧化硅层4选择性地可刻蚀此其它层的，因此而采用多晶硅。
因此获得一种如图3a和3b中所展示的结构，在此图3b展示图3a的剖面B-B。
在此需说明，在图2b和3b中为简化图示略去了二氧化硅层2。
随后刻蚀掉介于由二氧化硅层4和多晶硅层7形成的栅格结构之间的区域，也就是图3a中氮化硅层3的各暴露区域，使得在此暴露出在硅衬底1上的二氧化硅层2的表面。这种刻蚀对二氧化硅层6和与多晶硅层7选择性地进行。然后借助一个湿化学步骤通过剥离去除此多晶硅层7，例如胆碱刻蚀多晶硅，但不刻蚀二氧化硅。
以此获得在图4a和4b中展示的结构，在此图4b是通过图4a的A-A剖视图。因此获得一种结构，在此结构上暴露出在硅衬底1上的在每个单个的存储单元中的二氧化硅层2，在此，引向用二氧化硅层2覆盖的硅衬底1的各孔，在两侧上是由二氧化硅层6和或由氮化硅层3的残余物包围的。
所以出现一种网状表面，在此这个“网”由二氧化硅层6和氮化硅层3的残余物形成。此“网”现在是随后的沟槽刻蚀或槽(Trench)刻蚀用的掩模。
图5中放大地展示了在此沟槽刻蚀之后的一个单个的单元，例如图4a的单元D。在此一个沟槽8是构成在硅衬底1的暴露表面的区域中的。
然后进行例如由沟槽8中二氧化硅制的电介层9的保形淀积，在此，电介层9有一个比较大的厚度，以致于在以后形成的浮栅之下存在对硅衬底1的小电容。此外用由例如平面化漆的辅助层10填满此沟槽8。选择性的反抛光或反刻蚀此辅助层10直到电介层9或二氧化硅层6为止。然后还进行电介层9和辅助层10的各向异性的反刻蚀直到例如为100至500nm的深度为止。
因此出现图6中所展示的结构。在此，沟槽主要在硅衬底1的区域中是用电介层9和辅助层10充填的。
然后通过剥离去除此辅助层10。这可例如湿化学法借助溶剂氢氟酸或通过借助氧等离子体的等离子体刻蚀进行。如果电介层9由二氧化硅制成的话，则它将通过氢氟酸刻蚀。但是此电介层9应是能抗氢氟酸的。换言之，当此电介层9是能抗氢氟酸时，才能采用氢氟酸。随后在沟槽8的开口的上部区域中形成由例如二氧化硅制的侧壁氧化层11。
因此出现图7中所展示的结构，在此结构上侧壁氧化层11已形成以后MOS晶体管的隧道氧化物。
然后在沟槽8中保形淀积了一个由就地掺杂的多晶硅制的浮栅层。由于在通向侧壁氧化层11的过渡区中电介层9的上部边缘上的阶梯，此浮栅层12也有一个阶梯，这也适用于以下的各层。为简化图示在浮栅层12中和在以下各层中未展示此阶梯。然后接着一个保形的，淀积一个由例如一个氧化膜和一个氮化物膜(ON)和一个填满此沟槽的辅助层14组成的互聚电介层13。在此对于辅助层14可采用如辅助层10用的相同的材料。最后还选择性地反抛光或反刻蚀浮栅层12，互聚电介层13和辅助层14，使得这些层是与二氧化硅层6中的上部边缘在相同高度上。
因此获得图8中所展示的结构。
在通过剥离去除沟槽8中的辅助层14之后进行热氧化，由此形成一种顶层氧化物，使得从现在起在互聚电介层13的区域中出现一种所谓的ONO(氧化物-氮化物-氧化物)结构。同时氧化暴露的浮栅层12和因此完全密封此浮栅层。图9中通过标记号15表示顶层氧化物区。
因此从现在起浮栅层12完全由绝缘物密封。此浮栅层12是由互聚电介层13，顶层氧化物15，电介层9和侧壁氧化物层11包围的。在用于形成“密封氧化物”的热氧化时，充分利用掺杂的多晶硅，即浮栅层12的材料，由于已知的加速因素，要比未掺杂的多晶硅明显较强地氧化。图9中此外也可看到在浮栅层12和互聚电介层13之间构成的众所周知的“鸟嘴”。此“鸟嘴”是典型的，但不形成干扰；它却绝不是有意形成的。
随后通过淀积用掺杂多晶硅充填沟槽8，然后反抛光或反刻蚀此硅。因此在沟槽8中形成控制栅层16。
现在出现图9中所展示的，有完全平面的表面结构。
然后淀积和结构化带有通向各控制栅层16的欧姆连接的各字线WL到此平面的表面上。在对准这期间已完全充填的沟槽或槽(Trench)8的条件下进行此结构化，使得最终获得图10中展示的结构。图11示出了按图10的多个存储单元的俯视图。最后图12展示通过按图10的各存储单元的C-C剖面图。在图11和12中为了简化图示仅用阴影线画出各字线WL，浮栅层12和控制栅层16。
各字线WL对各控制栅层16的微小对准偏差是允许的，因为这些字线WL和这些控制栅层是导电的，也就是在所有的单元中导致介于各字线WL和各控制栅层之间的足够的电连接。此外，这样的重叠在金属化中是作为“非嵌套”而众所周知的。
图12中一个晶体管沟道17是沿以前的沟槽8的外表面敷设的。但是浮栅层和控制栅层16之间的重叠区是构成在沟槽8中的和是比较大的。因而在此获得介于控制栅层16和浮栅层12之间的良好的电容耦合。
在按图11和12的存储单元中一个单位单元的各侧边各自约为最小可结构化长度F的两倍，使得人们获得一个为4F2的存储单元面积。大致如图12所示，沟槽8是大约构成为圆形的，这代表了这个事实，即真正用主要为圆形的各孔复制由二氧化硅层6和多晶硅层7组成的上述“网”。也可选择其它的在其上各角倒圆的各种形状代替圆形的造形。
图13最后展示一个存储单元装置的电路，此存储单元装置带有各选择性的字线WL select和各非选择性的字线WL nsel，一个虚源极和一个虚漏极。如果选择该电路的中间单元，如由虚线包围的此单元那样，则例如应采用“热”载流子提供以下的编程可能性。
用一个译码器可保证，所有在漏极侧位于所选出单元的单元获得相同的漏极电压。因此保证了，这些单元没有电压降和因此也不具有各位线之间的单独的源/漏电流。同样的也必须对所有源极侧的单元是满足的。
在清除模式中通常清除各整个块，以致于在有些情况下可取消WLselect和WL nset之间的区分。此外在此也可例如用-12V的WL电压和+5V的源/漏电压，或者例如用正的衬底电压来清除。
本发明使得一种自对准地制作非易失性的存储单元成为可能，在此存储单元上晶体管沟道分布在半导体本体的表面区中，而浮栅和控制栅是互相重叠地安置在一个沟槽或槽(Trench)中的。带有此沟槽的半导体本体的表面是完全平面的，以致于此表面是良好的适合于敷设各字线的或也适合于其它各种光刻技术的。
Claims (4)
1.非易失性存储单元
-带有由一个沟道区(17)互相保持距离的、构成在半导体衬底(1)的一个表面中的源区和漏区(6)，
-带有一个完全被绝缘的存储器栅电极(12)，此存储器栅电极是构成在半导体衬底(1)的一个罐形凹处(8)中的，
-带有一个控制栅电极(16)，此控制栅电极为了与存储器栅电极(12)电容耦合而探入半导体衬底(1)的罐形凹处(8)中，
-在此容纳这些栅电极(12，1 6)的衬底凹处(8)是布置在源区和漏区(6)之间的，
其特征在于，
-将半导体衬底(1)的存储器栅电极(12)绝缘的栅极氧化物(9，11)在衬底表面的区域中比在延伸入衬底中的凹处(8)中有一个较小的厚度，并且
-在较小厚度的该区域中的沟道区(17)是形成在水平方向上围绕此凹处(8)的衬底表面的区域中的。
2.按权利要求1的非易失性存储单元，其特征在于，存储器栅电极(12)U形地包围控制栅电极(16)，此控制栅电极是安放在凹处(8)的中心中的。
3.按权利要求1或2的非易失性存储单元，其特征在于，存储器栅电极(12)是完全由各二氧化硅层(9，11，13，15)包围的。
4.按权利要求1至3之一的非易失性存储单元，其特征在于，存储器栅电极(12)和控制栅电极(16)各自由掺杂的多晶硅制成。
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