JPH0738002A - 半導体装置及びその半導体装置を用いた不揮発性半導体メモリとそのメモリの駆動回路 - Google Patents
半導体装置及びその半導体装置を用いた不揮発性半導体メモリとそのメモリの駆動回路Info
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- JPH0738002A JPH0738002A JP18097393A JP18097393A JPH0738002A JP H0738002 A JPH0738002 A JP H0738002A JP 18097393 A JP18097393 A JP 18097393A JP 18097393 A JP18097393 A JP 18097393A JP H0738002 A JPH0738002 A JP H0738002A
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Abstract
(57)【要約】
【構成】 本発明は、一導電型の半導体基板と、この基
板に形成されかつ素子分離領域で囲まれた素子領域と、
この素子領域内に設けた少なくとも一つの電流路と、こ
の電流路に流される電流により発生する磁場に影響され
る位置に配置したヒステリシス特性を有する磁性体と、
上記電流路と上記磁性体とを絶縁する絶縁層とを具備
し、上記電流路に流れる電流の大きさ及び方向によって
上記磁性体の磁化状態を制御することにより、記憶素子
などとして用いられる半導体装置である。 【効果】 本発明によれば、より高集積化された装置が
得られ、さらには消費電力を小さく押さえることができ
るので、省エネルギー型の装置が得られるなどの優れた
効果を奏する。
板に形成されかつ素子分離領域で囲まれた素子領域と、
この素子領域内に設けた少なくとも一つの電流路と、こ
の電流路に流される電流により発生する磁場に影響され
る位置に配置したヒステリシス特性を有する磁性体と、
上記電流路と上記磁性体とを絶縁する絶縁層とを具備
し、上記電流路に流れる電流の大きさ及び方向によって
上記磁性体の磁化状態を制御することにより、記憶素子
などとして用いられる半導体装置である。 【効果】 本発明によれば、より高集積化された装置が
得られ、さらには消費電力を小さく押さえることができ
るので、省エネルギー型の装置が得られるなどの優れた
効果を奏する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にヒステリシス特性を持つ磁性体を利用した不揮発性
メモリの構造とその駆動回路に関する。
特にヒステリシス特性を持つ磁性体を利用した不揮発性
メモリの構造とその駆動回路に関する。
【０００２】
【従来の技術】従来、磁性体を用いた記憶装置として
は、磁性体をテープあるいは金属性の円盤等に堆積し、
これらのテープの走行／円盤の回転によって、情報の読
み書きをしている。この磁性体を利用したメモリ装置に
おいては、電源を落としても、情報が保持される利点が
ある。このような磁性体メモリには、磁性体に読み書き
を行うヘッドが必要である。通常このヘッド部分は、１
台の磁気記憶装置に１つまたは２つ程度しか装置でき
ず、記憶媒体へのアクセス速度は、これらヘッドの移動
速度とテープの走行／円盤の回転速度によって律速され
てきた。また、回転をともなうため、テープの走行／円
盤の回転をさせるためのモータ等の駆動部が必要であ
り、装置自体の小型化が難しい。
は、磁性体をテープあるいは金属性の円盤等に堆積し、
これらのテープの走行／円盤の回転によって、情報の読
み書きをしている。この磁性体を利用したメモリ装置に
おいては、電源を落としても、情報が保持される利点が
ある。このような磁性体メモリには、磁性体に読み書き
を行うヘッドが必要である。通常このヘッド部分は、１
台の磁気記憶装置に１つまたは２つ程度しか装置でき
ず、記憶媒体へのアクセス速度は、これらヘッドの移動
速度とテープの走行／円盤の回転速度によって律速され
てきた。また、回転をともなうため、テープの走行／円
盤の回転をさせるためのモータ等の駆動部が必要であ
り、装置自体の小型化が難しい。
【０００３】また、不揮発性メモリとしては、ＥＥＰＲ
ＯＭ等も上げられるが、基板上に形成されたゲート絶縁
膜を通して、電子の注入・排出を行う必要があり、ゲー
ト絶縁膜に高い信頼性が要求され、加工が難しいという
問題を有する。
ＯＭ等も上げられるが、基板上に形成されたゲート絶縁
膜を通して、電子の注入・排出を行う必要があり、ゲー
ト絶縁膜に高い信頼性が要求され、加工が難しいという
問題を有する。
【０００４】
【発明が解決しようとする課題】このように、従来のハ
ードディスク装置あるいは磁気テープを用いた記憶装置
においては、情報を蓄える磁性体にアクセスを行うため
に、ディスクを回転させるあるいはテープを走行させる
ためのモータが必要であり、動的な記憶装置の小形化が
難しいという問題がある。一方、静的な記憶装置とし
て、ＥＥＰＲＯＭ等の不揮発性記憶装置があるが、ゲー
ト絶縁膜の高信頼性が要求され、加工が難しいという問
題がある。
ードディスク装置あるいは磁気テープを用いた記憶装置
においては、情報を蓄える磁性体にアクセスを行うため
に、ディスクを回転させるあるいはテープを走行させる
ためのモータが必要であり、動的な記憶装置の小形化が
難しいという問題がある。一方、静的な記憶装置とし
て、ＥＥＰＲＯＭ等の不揮発性記憶装置があるが、ゲー
ト絶縁膜の高信頼性が要求され、加工が難しいという問
題がある。
【０００５】
【課題を解決するための手段】本発明は、上述した従来
技術の問題点に鑑みなされたもので、一導電型の半導体
基板と、この基板に形成され且つ素子分離領域で囲まれ
た素子領域と、この素子領域内に設けた少なくとも一つ
の電流路と、この電流路に流れる電流により発生する磁
場に影響される位置に配置したヒステリシス特性を有す
る磁性体と、上記電流路と上記磁性体とを絶縁する絶縁
層とを具備し、上記電流路に流れる電流の大きさ及び方
向によって上記磁性体の磁化状態を制御することによ
り、記憶素子などとして用いられる半導体装置を提供す
ることを目的とする。
技術の問題点に鑑みなされたもので、一導電型の半導体
基板と、この基板に形成され且つ素子分離領域で囲まれ
た素子領域と、この素子領域内に設けた少なくとも一つ
の電流路と、この電流路に流れる電流により発生する磁
場に影響される位置に配置したヒステリシス特性を有す
る磁性体と、上記電流路と上記磁性体とを絶縁する絶縁
層とを具備し、上記電流路に流れる電流の大きさ及び方
向によって上記磁性体の磁化状態を制御することによ
り、記憶素子などとして用いられる半導体装置を提供す
ることを目的とする。
【０００６】上記電流路は、素子領域内にＭＯＳ−ＦＥ
Ｔ構造を構成することによって、そのＭＯＳ−ＦＥＴの
ドレイン配線、ドレイン拡散層、チャネル、ソース拡散
層及びソース拡散層で囲まれた回路によって形成でき
る。
Ｔ構造を構成することによって、そのＭＯＳ−ＦＥＴの
ドレイン配線、ドレイン拡散層、チャネル、ソース拡散
層及びソース拡散層で囲まれた回路によって形成でき
る。
【０００７】上記磁性体は、素子領域内にＭＯＳ−ＦＥ
Ｔ構造を構成した場合、そのＭＯＳ−ＦＥＴのチャネル
の位置に絶縁層を介して設ければよい。また、チャネル
がトレンチ型であれば、そのトレンチの底に設けてもよ
い。
Ｔ構造を構成した場合、そのＭＯＳ−ＦＥＴのチャネル
の位置に絶縁層を介して設ければよい。また、チャネル
がトレンチ型であれば、そのトレンチの底に設けてもよ
い。
【０００８】この磁性体の材料としては、コバルト（Ｃ
ｏ）やニッケル（Ｎｉ）等の単体金属でよく、コバルト
フェライト（ＣｏＦｅ2 Ｏ4 ）、コバルトマグネタイ
ト、コバルトガンマ、ニッケルフェライト（ＮｉＦｅ2
Ｏ4 ）等の合金であってもよい。
ｏ）やニッケル（Ｎｉ）等の単体金属でよく、コバルト
フェライト（ＣｏＦｅ2 Ｏ4 ）、コバルトマグネタイ
ト、コバルトガンマ、ニッケルフェライト（ＮｉＦｅ2
Ｏ4 ）等の合金であってもよい。
【０００９】さらに、本発明は、ヒステリシス特性を有
する磁性体を配置してなる半導体装置をＭＯＳ−ＦＥＴ
構造で構成することにより、磁性体を用いたＭＯＦ−Ｆ
ＥＴ（以下、磁性体トランジスタと呼ぶ）を得て、この
磁性体トランジスタを用いて不揮発性メモリ回路を提供
することを目的とする。さらにまた、本発明は磁性体ト
ランジスタを用いてなる不揮発性メモリ回路を駆動する
駆動方法を提供することを目的とする。
する磁性体を配置してなる半導体装置をＭＯＳ−ＦＥＴ
構造で構成することにより、磁性体を用いたＭＯＦ−Ｆ
ＥＴ（以下、磁性体トランジスタと呼ぶ）を得て、この
磁性体トランジスタを用いて不揮発性メモリ回路を提供
することを目的とする。さらにまた、本発明は磁性体ト
ランジスタを用いてなる不揮発性メモリ回路を駆動する
駆動方法を提供することを目的とする。
【００１０】
【作用】本発明の半導体装置は、半導体装置内部の構造
として設けた閉曲線内にヒステリシス特性を有する磁性
体を配置してなる半導体装置を構成することによって、
装置の小形化及び信頼性を損なわずにデバイスの形成を
容易に行うことができる。
として設けた閉曲線内にヒステリシス特性を有する磁性
体を配置してなる半導体装置を構成することによって、
装置の小形化及び信頼性を損なわずにデバイスの形成を
容易に行うことができる。
【００１１】また、本発明は、その書き込み特性上その
素子が微細化されればされるほど、書き込み特性が向上
するという特性を有しており、より微細化された半導体
記憶装置、すなわち、より高い集積度を有する構造の半
導体記憶装置を構成できる。
素子が微細化されればされるほど、書き込み特性が向上
するという特性を有しており、より微細化された半導体
記憶装置、すなわち、より高い集積度を有する構造の半
導体記憶装置を構成できる。
【００１２】さらに、本発明は、ヒステリシス特性を有
する磁性体を配置してなる半導体装置をＭＯＳ−ＦＥＴ
構造で構成することにより、磁性体を用いたＭＯＳ−Ｆ
ＥＴ（以下、磁性体トランジスタと呼ぶ）を得て、この
磁性体トランジスタを用いて不揮発性メモリ回路を提供
することができる。さらにまた、本発明は磁性体トラン
ジスタを用いてなる不揮発性メモリ回路を駆動する駆動
方法によって、省電力化することができる。
する磁性体を配置してなる半導体装置をＭＯＳ−ＦＥＴ
構造で構成することにより、磁性体を用いたＭＯＳ−Ｆ
ＥＴ（以下、磁性体トランジスタと呼ぶ）を得て、この
磁性体トランジスタを用いて不揮発性メモリ回路を提供
することができる。さらにまた、本発明は磁性体トラン
ジスタを用いてなる不揮発性メモリ回路を駆動する駆動
方法によって、省電力化することができる。
【００１３】
【実施例】以下、本願発明の実施例について、詳細に説
明する。図１は本発明の半導体装置を半導体メモリトラ
ンジスタに適応した例で、以下このトランジスタを「磁
性体トランジスタ」と呼んで説明する。
明する。図１は本発明の半導体装置を半導体メモリトラ
ンジスタに適応した例で、以下このトランジスタを「磁
性体トランジスタ」と呼んで説明する。
【００１４】図１に示す磁性体トランジスタは、ゲート
埋込型のメモリセルであり、ｐ型半導体基板（ｐ−Ｗｅ
ｌｌ）１、このｐ型半導体基板１に掘設したトレンチに
形成したゲート絶縁膜２、トレンチ内に埋め込んだヒス
テリシス特性を有する磁性体３、この磁性体３の上に設
けたトレンチ内絶縁膜４、この絶縁物４の上に且つトレ
ンチ内を充填するように配置されているゲート電極５、
このゲート電極５を挟むように基板１の上面に配置され
ているｎ- 型半導体拡散層からなるソース電極６及びド
レイン電極９、このソース電極６及びドレイン電極９に
夫々延在して形成されたｎ+ 型半導体拡散領域からなる
ソース電極拡散層７及びドレイン電極拡散層１０、この
ソース電極拡散層７及びドレイン電極拡散層１０の夫々
にゲート絶縁膜２を貫通して植設されているソース用拡
散層コンタクト８及びドレイン用拡散層コンタクト１
１、及びこれらのソース用拡散層コンタクト８及びドレ
イン用拡散層コンタクト１１の間を埋めている層間酸化
物１２とで主に構成されている。
埋込型のメモリセルであり、ｐ型半導体基板（ｐ−Ｗｅ
ｌｌ）１、このｐ型半導体基板１に掘設したトレンチに
形成したゲート絶縁膜２、トレンチ内に埋め込んだヒス
テリシス特性を有する磁性体３、この磁性体３の上に設
けたトレンチ内絶縁膜４、この絶縁物４の上に且つトレ
ンチ内を充填するように配置されているゲート電極５、
このゲート電極５を挟むように基板１の上面に配置され
ているｎ- 型半導体拡散層からなるソース電極６及びド
レイン電極９、このソース電極６及びドレイン電極９に
夫々延在して形成されたｎ+ 型半導体拡散領域からなる
ソース電極拡散層７及びドレイン電極拡散層１０、この
ソース電極拡散層７及びドレイン電極拡散層１０の夫々
にゲート絶縁膜２を貫通して植設されているソース用拡
散層コンタクト８及びドレイン用拡散層コンタクト１
１、及びこれらのソース用拡散層コンタクト８及びドレ
イン用拡散層コンタクト１１の間を埋めている層間酸化
物１２とで主に構成されている。
【００１５】このように構成した磁性体トランジスタ
は、ゲート埋込型のトランジスタの底部に磁性体を埋め
込んでいるので、この磁性体を取り囲むチャネルに流れ
る円電流Ｉchによって発生する磁界Ｂchによって、磁性
体３の磁化の情報の読み出しと書き込みを行うことがで
き、情報記憶素子としての動作をさせることができる。
は、ゲート埋込型のトランジスタの底部に磁性体を埋め
込んでいるので、この磁性体を取り囲むチャネルに流れ
る円電流Ｉchによって発生する磁界Ｂchによって、磁性
体３の磁化の情報の読み出しと書き込みを行うことがで
き、情報記憶素子としての動作をさせることができる。
【００１６】次に、本発明の装置の原理的動作について
説明する。一般に電流と磁界との関係は、図２に示すよ
うに、電流Ｉを長さ方向に細かく分け、その細分化され
多電流を電流素片ｄｓとした場合、この電流素片ｄｓが
作用点Ｐ間での距離ｒに関係して作られる磁界ｄＨは、
ビオ・サヴァールの法則により、
説明する。一般に電流と磁界との関係は、図２に示すよ
うに、電流Ｉを長さ方向に細かく分け、その細分化され
多電流を電流素片ｄｓとした場合、この電流素片ｄｓが
作用点Ｐ間での距離ｒに関係して作られる磁界ｄＨは、
ビオ・サヴァールの法則により、
【００１７】
【数１】 で与えられる。上述した式１で与えられる法則を図３に
示すような円環状の電流路に対しては、半径ｒの円電流
Ｉが、円の中心に作り出す磁界Ｈの大きさは、
示すような円環状の電流路に対しては、半径ｒの円電流
Ｉが、円の中心に作り出す磁界Ｈの大きさは、
【００１８】
【数２】 となり、その向きは、円電流Ｉの回転方向に対して、右
ねじの法則が適用され、図３に示すような反時計方向で
あれば、図の裏から表に向けて磁界が発生することにな
る。
ねじの法則が適用され、図３に示すような反時計方向で
あれば、図の裏から表に向けて磁界が発生することにな
る。
【００１９】一方、（１）式で与えられる磁界Ｈが存在
する空間にヒステリシス特性を持つ磁性体が存在する場
合、その磁化Ｍと磁界Ｈの関係は、図４に示すようなヒ
ステリシス環線（履歴曲線）を描くことがよく知られて
いる。
する空間にヒステリシス特性を持つ磁性体が存在する場
合、その磁化Ｍと磁界Ｈの関係は、図４に示すようなヒ
ステリシス環線（履歴曲線）を描くことがよく知られて
いる。
【００２０】このヒステリシス特性を利用し、ゲート電
極ＷＬをＯＮし、Ｈ＞０となるように電流を流し、Ｍ＝
Ｍs （飽和磁化）した状態を“１”、Ｈ＜０となるよう
な向きに電流を流し、Ｆの状態になったときを“０”と
する。このいずれかの状態にあるとき、外部磁界Ｈに変
化がない限り磁性体に書き込まれた情報は保存される。
極ＷＬをＯＮし、Ｈ＞０となるように電流を流し、Ｍ＝
Ｍs （飽和磁化）した状態を“１”、Ｈ＜０となるよう
な向きに電流を流し、Ｆの状態になったときを“０”と
する。このいずれかの状態にあるとき、外部磁界Ｈに変
化がない限り磁性体に書き込まれた情報は保存される。
【００２１】またいったん書き込まれた情報を読み出す
には、次のようにする。すなわち、磁束密度Ｂで表され
る磁界中を速度ｖで運動する電子（電荷をｑとする）が
受ける力ｆは、
には、次のようにする。すなわち、磁束密度Ｂで表され
る磁界中を速度ｖで運動する電子（電荷をｑとする）が
受ける力ｆは、
【００２２】
【数３】 ｆ＝ｑ・Ｖ×Ｂ （３） で与えられる（ローレンツ力）。図１で示したように、
ヒステリシス特性を持つ磁性体が紙面の下から上に向け
て磁束密度Ｂで表される磁界を持つとき、基板にはこれ
とは逆向き上から下へ向けて磁界が生ずる。このとき、
Ｖs ＞０，Ｖg ＞０にすると電子はｅ- はドレインから
ソースへ流れようとするが、基板には紙面の上から下へ
向けて磁界が生じているので、キャリア電子は、式３に
従ってチャネルとは垂直でかつ基板方向に力を受ける。
この場合、ソースから流れてきた電流Ｉの一部は基板電
流（Ｉsub）として観測される。従って、ドレイン電流
値Ｉd は、
ヒステリシス特性を持つ磁性体が紙面の下から上に向け
て磁束密度Ｂで表される磁界を持つとき、基板にはこれ
とは逆向き上から下へ向けて磁界が生ずる。このとき、
Ｖs ＞０，Ｖg ＞０にすると電子はｅ- はドレインから
ソースへ流れようとするが、基板には紙面の上から下へ
向けて磁界が生じているので、キャリア電子は、式３に
従ってチャネルとは垂直でかつ基板方向に力を受ける。
この場合、ソースから流れてきた電流Ｉの一部は基板電
流（Ｉsub）として観測される。従って、ドレイン電流
値Ｉd は、
【００２３】
【数４】 Ｉd ＝Ｉs −Ｉsub （４） で与えられる。また上記磁性体が逆向きに紙面の上から
下に向けて磁界を持つときは、キャリア電子ｅ- はチャ
ネル側に力Ｆを受け、Ｉsub 〜０となるから、式４によ
り、ドレイン電流値は、
下に向けて磁界を持つときは、キャリア電子ｅ- はチャ
ネル側に力Ｆを受け、Ｉsub 〜０となるから、式４によ
り、ドレイン電流値は、
【００２４】
【数５】 Ｉd 〜Ｉs （５） このようにして、上記磁性体の磁化の向きによって、式
４、式５のようにＩd の値が変化するので、この電流値
の差を感知することによって、各セルに書き込まれた磁
性体の磁化の状態を知ることができる。
４、式５のようにＩd の値が変化するので、この電流値
の差を感知することによって、各セルに書き込まれた磁
性体の磁化の状態を知ることができる。
【００２５】即ち、この磁性体トランジスタは、メモリ
セルとしての微細化にともない、ソース・ドレインコン
タクト、ソース・ドレイン拡散層、チャンネルで形成さ
れる円電流半径ｒが小さくなることを意味している。換
言すると、前述した式２によれば、円電流内に作られる
磁界は、半径ｒの減少とともに大きくなり、電流値Ｉを
小さくしても書き込み磁界Ｈの大きさは維持できること
になる。
セルとしての微細化にともない、ソース・ドレインコン
タクト、ソース・ドレイン拡散層、チャンネルで形成さ
れる円電流半径ｒが小さくなることを意味している。換
言すると、前述した式２によれば、円電流内に作られる
磁界は、半径ｒの減少とともに大きくなり、電流値Ｉを
小さくしても書き込み磁界Ｈの大きさは維持できること
になる。
【００２６】このような点から、本発明による磁性体ト
ランジスタは、小さければ小さいほど書き込みに有利で
あり、また、消費電力を小さく押さえることができるの
である。
ランジスタは、小さければ小さいほど書き込みに有利で
あり、また、消費電力を小さく押さえることができるの
である。
【００２７】このような動作をする磁性トランジスタを
記号化して表示すると、図５（ａ），（ｂ）のように示
される。この図５では、ＷＬはゲート、φBLは信号出力
のビット線、φA は電流の方向を制御する配線、φwell
は基板、基板φwellからの矢印１３は磁性トランジスタ
１４のＮ型／Ｐ型の区別を示し、そして太線部分１５は
磁性体を設けたゲート部分を示している。
記号化して表示すると、図５（ａ），（ｂ）のように示
される。この図５では、ＷＬはゲート、φBLは信号出力
のビット線、φA は電流の方向を制御する配線、φwell
は基板、基板φwellからの矢印１３は磁性トランジスタ
１４のＮ型／Ｐ型の区別を示し、そして太線部分１５は
磁性体を設けたゲート部分を示している。
【００２８】なお、図５（ｂ）に示した記号の状態は、
図４で示した磁化の状態遷移の内、磁性体３が状態Ｃか
ら状態Ｄの間にある場合を示している。このような状態
であっては、この磁性体トランジスタは例えば情報の読
み出しのためにＷＬを“Ｈ”にさせても、電流はほとん
ど流れない。しかし、磁性体がＦからＧの状態にあると
すると、ＷＬを“Ｈ”にすることにより、大きな電流が
流れる。電流が流れる場合と流れない場合によりＢＬの
チャージ電圧が違うので、この差をセンスアンプにより
増幅し、出力線に読み出す。図５（ｂ）の場合、磁性体
をＣからＤの状態から、ＦからＧの状態に磁化の方向を
変える動作はφA 、φBL、ＷＬの電圧差を後に説明する
タイミングで駆動することで行う。
図４で示した磁化の状態遷移の内、磁性体３が状態Ｃか
ら状態Ｄの間にある場合を示している。このような状態
であっては、この磁性体トランジスタは例えば情報の読
み出しのためにＷＬを“Ｈ”にさせても、電流はほとん
ど流れない。しかし、磁性体がＦからＧの状態にあると
すると、ＷＬを“Ｈ”にすることにより、大きな電流が
流れる。電流が流れる場合と流れない場合によりＢＬの
チャージ電圧が違うので、この差をセンスアンプにより
増幅し、出力線に読み出す。図５（ｂ）の場合、磁性体
をＣからＤの状態から、ＦからＧの状態に磁化の方向を
変える動作はφA 、φBL、ＷＬの電圧差を後に説明する
タイミングで駆動することで行う。
【００２９】次に、本発明に係る磁性体トランジスタの
製造方法について説明する。図１に示した磁性体トラン
ジスタはＰ型半導体基板１上に、基板１とは異なる型の
不純物拡散層６，９を形成した後、溝を掘り、その底が
半径ｒとなるように半円形のトレンチを形成し、絶縁膜
２を介してＣｏあるいはＮｉなどのヒステリシス特性を
有する磁性体３、ＳｉＮあるいはＳｉＯ2 などの絶縁体
４、ポリシリコンのゲート電極５を順次堆積させて形成
する。
製造方法について説明する。図１に示した磁性体トラン
ジスタはＰ型半導体基板１上に、基板１とは異なる型の
不純物拡散層６，９を形成した後、溝を掘り、その底が
半径ｒとなるように半円形のトレンチを形成し、絶縁膜
２を介してＣｏあるいはＮｉなどのヒステリシス特性を
有する磁性体３、ＳｉＮあるいはＳｉＯ2 などの絶縁体
４、ポリシリコンのゲート電極５を順次堆積させて形成
する。
【００３０】さらに、基板１上には、ゲートセルフアラ
インでソース・ドレイン拡散層となる領域７，１０を形
成し、層間絶縁膜１２を堆積する。ソース・ドレイン拡
散層の一部に、配線を落とし込むための孔を絶縁膜１２
に形成し、この孔を貫通してポリシリコン等を落とし込
み、ソース側のコンタクト８（ソース配線）あるいはド
レイン側のコンタクト１１（ドレイン配線）を形成す
る。
インでソース・ドレイン拡散層となる領域７，１０を形
成し、層間絶縁膜１２を堆積する。ソース・ドレイン拡
散層の一部に、配線を落とし込むための孔を絶縁膜１２
に形成し、この孔を貫通してポリシリコン等を落とし込
み、ソース側のコンタクト８（ソース配線）あるいはド
レイン側のコンタクト１１（ドレイン配線）を形成す
る。
【００３１】本発明の磁性体トランジスタを記憶装置に
用いた回路例について説明する。図６は、複数の磁性体
トランジスタ１４を使用して構成されている。夫々の磁
性体トランジスタ１４は、そのソースにはビット線ＢＬ
（このビット線ＢＬに与えられる信号：φBL１、φ
BL２、…、φBLｎ）が、ドレインには電流の方向を制御
する制御線２０（この制御線２０に与えられる信号：φ
A １、φA ２、…、φA ｎ）が、そしてゲートにはワー
ド線ＷＬ（このワード線ＷＬに与えられる信号：ＷＬ
１、ＷＬ２、…、ＷＬｎ）が接続されている。ビット線
ＢＬは、夫々ＣＬＳ信号（ＣＬＳ１、ＣＬＳ２、…、Ｃ
ＬＳｎ）でスイッチング制御されるスイッチトランジス
タ２１（Ｑ１、Ｑ２、…、Ｑｎ）と、センスアンプ２２
（Ｓ／Ａ１、Ｓ／Ａ２、…、Ｓ／Ａｎ）を介して出力線
ＯＵＴ（ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ）に接続さ
れている。また、このビット線ＢＬは、制御信号φPRE
によってスイッチング制御されるスイッチトランジスタ
２３（Ｐ１、Ｐ２、…、Ｐｎ）を介して電圧ＶREF に接
続されている。
用いた回路例について説明する。図６は、複数の磁性体
トランジスタ１４を使用して構成されている。夫々の磁
性体トランジスタ１４は、そのソースにはビット線ＢＬ
（このビット線ＢＬに与えられる信号：φBL１、φ
BL２、…、φBLｎ）が、ドレインには電流の方向を制御
する制御線２０（この制御線２０に与えられる信号：φ
A １、φA ２、…、φA ｎ）が、そしてゲートにはワー
ド線ＷＬ（このワード線ＷＬに与えられる信号：ＷＬ
１、ＷＬ２、…、ＷＬｎ）が接続されている。ビット線
ＢＬは、夫々ＣＬＳ信号（ＣＬＳ１、ＣＬＳ２、…、Ｃ
ＬＳｎ）でスイッチング制御されるスイッチトランジス
タ２１（Ｑ１、Ｑ２、…、Ｑｎ）と、センスアンプ２２
（Ｓ／Ａ１、Ｓ／Ａ２、…、Ｓ／Ａｎ）を介して出力線
ＯＵＴ（ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｎ）に接続さ
れている。また、このビット線ＢＬは、制御信号φPRE
によってスイッチング制御されるスイッチトランジスタ
２３（Ｐ１、Ｐ２、…、Ｐｎ）を介して電圧ＶREF に接
続されている。
【００３２】上述した回路構成例では、一本のビット線
ＢＬに対して一本の電流の方向を制御する制御性２０と
が一対となっている回路構成について示したが、後述す
る他の構成であってもよい。また、磁性トランジスタ１
４をビット線ＢＬと制御線２０に対して並列に配置して
いるが、直列には位置した回路構成であってもよい。
ＢＬに対して一本の電流の方向を制御する制御性２０と
が一対となっている回路構成について示したが、後述す
る他の構成であってもよい。また、磁性トランジスタ１
４をビット線ＢＬと制御線２０に対して並列に配置して
いるが、直列には位置した回路構成であってもよい。
【００３３】この磁性体トランジスタを用いて構成した
記憶装置回路は、次のように動作する。まず、ビット線
ＢＬの電圧は、制御信号φPRE が“Ｈ”レベルでトラン
ジスタ２３が“ＯＮ”状態のときにチャージされていた
電圧ＶREF とほぼ同じ電圧（状態“０”）か、あるい
は、ある電圧（状態“１”）にチャージされる。このビ
ット線ＢＬの電圧をセンスアンプ２２により増幅し、出
力ＯＵＴに取り出す。
記憶装置回路は、次のように動作する。まず、ビット線
ＢＬの電圧は、制御信号φPRE が“Ｈ”レベルでトラン
ジスタ２３が“ＯＮ”状態のときにチャージされていた
電圧ＶREF とほぼ同じ電圧（状態“０”）か、あるい
は、ある電圧（状態“１”）にチャージされる。このビ
ット線ＢＬの電圧をセンスアンプ２２により増幅し、出
力ＯＵＴに取り出す。
【００３４】この場合の磁性体トランジスタは、ある基
準になる電圧よりも高い電圧か低い電圧かに基づく２値
情報を記録しているが、２値に限る必要はなく、ｎ値の
場合にも適用できる。
準になる電圧よりも高い電圧か低い電圧かに基づく２値
情報を記録しているが、２値に限る必要はなく、ｎ値の
場合にも適用できる。
【００３５】次に、この回路構成の動作タイミングを図
７を参照して説明する。まず、ＲＡＳバー＝“Ｌ”（図
示しないがＲＡＳ＝“Ｈ”）になると、情報の読み出し
動作を開始する。ＲＡＳバーを“Ｌ”にした後、制御信
号φPRE を“Ｌ”にすることによって、ビット線をフロ
ーティング状態にする。制御信号φPRE が“Ｌ”になっ
た後で、ワード線を“Ｈ”にして磁性体トランジスタに
記憶されている情報をビット線ＢＬに読み出す。図７に
示した回路構成では磁性体の方向が電流を流す方向であ
るので、ＷＬを“Ｈ”にすることによって、φBLはφ
PRE 信号によりチャージされていたＶREF の電圧から、
φA の電圧ＶφA へチャージされる。この状態を“１”
の状態とする。出力線ＯＵＴへの読み出しは、ＣＳＬ
（カラムセレクトライン）信号線を選択することで行
う。出力線ＯＵＴへ読み出した後で、φPRE 信号を
“Ｈ”にし、φBLをＶREF 電圧へチャージする。
７を参照して説明する。まず、ＲＡＳバー＝“Ｌ”（図
示しないがＲＡＳ＝“Ｈ”）になると、情報の読み出し
動作を開始する。ＲＡＳバーを“Ｌ”にした後、制御信
号φPRE を“Ｌ”にすることによって、ビット線をフロ
ーティング状態にする。制御信号φPRE が“Ｌ”になっ
た後で、ワード線を“Ｈ”にして磁性体トランジスタに
記憶されている情報をビット線ＢＬに読み出す。図７に
示した回路構成では磁性体の方向が電流を流す方向であ
るので、ＷＬを“Ｈ”にすることによって、φBLはφ
PRE 信号によりチャージされていたＶREF の電圧から、
φA の電圧ＶφA へチャージされる。この状態を“１”
の状態とする。出力線ＯＵＴへの読み出しは、ＣＳＬ
（カラムセレクトライン）信号線を選択することで行
う。出力線ＯＵＴへ読み出した後で、φPRE 信号を
“Ｈ”にし、φBLをＶREF 電圧へチャージする。
【００３６】次に電流を流さない磁性体トランジスタを
ＷＬによって選択した場合、磁性体トランジスタには電
流がほとんど流れないので、ＢＬはＶREF 電圧よりも少
し高い電圧にチャージされる。センスアンプはこのＢＬ
のチャージ電圧をある基準になる電圧ＶREF よりも大き
いか、小さいかによって、“１”状態と“０”状態を区
別する。
ＷＬによって選択した場合、磁性体トランジスタには電
流がほとんど流れないので、ＢＬはＶREF 電圧よりも少
し高い電圧にチャージされる。センスアンプはこのＢＬ
のチャージ電圧をある基準になる電圧ＶREF よりも大き
いか、小さいかによって、“１”状態と“０”状態を区
別する。
【００３７】図８に磁性体の磁化の方向を変える場合
の、動作タイミングを示す。磁化の方向は、図４のＣか
らＤの方向と、図４のＦからＧの２つの方向がある。図
８に示すように、ＷＬの書き込み電圧を読み出しの電圧
よりも高くし、φA 信号の電圧を“Ｈ”、ＶREF の電圧
を“Ｌ”φPRE を“Ｈ”レベルにし、トランジスタ２３
を“ＯＮ”状態にすることで、磁性体の状態をＣ状態に
する。これは読み出し動作時の磁性体の状態が“１”の
状態になることに対応する。
の、動作タイミングを示す。磁化の方向は、図４のＣか
らＤの方向と、図４のＦからＧの２つの方向がある。図
８に示すように、ＷＬの書き込み電圧を読み出しの電圧
よりも高くし、φA 信号の電圧を“Ｈ”、ＶREF の電圧
を“Ｌ”φPRE を“Ｈ”レベルにし、トランジスタ２３
を“ＯＮ”状態にすることで、磁性体の状態をＣ状態に
する。これは読み出し動作時の磁性体の状態が“１”の
状態になることに対応する。
【００３８】もし、φA 信号を“Ｌ”、ＶREF の電圧を
“Ｈ”にし、ＷＬを書き込み状態の電圧にすると、今度
は前回と逆の方向に電流が流れるので、磁性体の状態は
“０”状態（“Ｆ”状態）になる。
“Ｈ”にし、ＷＬを書き込み状態の電圧にすると、今度
は前回と逆の方向に電流が流れるので、磁性体の状態は
“０”状態（“Ｆ”状態）になる。
【００３９】以上のような動作を行うことによって、磁
性体トランジスタの中の磁性体の磁化の状態を変えるこ
とができる。図９に他の回路構成の一例を示す。この回
路構成では２本のＢＬに対して１本のφA 配線で構成で
きるので、小さな面積で回路を構成できる。
性体トランジスタの中の磁性体の磁化の状態を変えるこ
とができる。図９に他の回路構成の一例を示す。この回
路構成では２本のＢＬに対して１本のφA 配線で構成で
きるので、小さな面積で回路を構成できる。
【００４０】次に、本発明の磁性体トランジスタの他の
実施例について、図１０を参照しながら説明する。図１
０に示す磁性体トランジスタは、ゲート埋込型でないメ
モリセルであり、ｐ型半導体基板（ｐ−Ｗｅｌｌ）３
０、このｐ型半導体基板１の表面に形成したゲート絶縁
膜３１、このゲート絶縁膜３１の上に配置されているゲ
ート電極３２、このゲート電極５を挟むように基板１の
上面に配置されているｎ型半導体拡散層からなるソース
電極３３及びドレイン電極３４、このソース電極３３及
びドレイン電極３４の夫々にゲート絶縁膜３１を貫通し
て植設されているソース用拡散層コンタクト３５及びド
レイン用拡散層コンタクト３６、及びこれらのソース用
拡散層コンタクト３５及びドレイン用拡散層コンタクト
３６との間に層間酸化物３７を介して充填されているヒ
ステリシス特性を有する磁性体、すなわち磁化の情報を
蓄えるための磁性体３８とで主に構成されている。
実施例について、図１０を参照しながら説明する。図１
０に示す磁性体トランジスタは、ゲート埋込型でないメ
モリセルであり、ｐ型半導体基板（ｐ−Ｗｅｌｌ）３
０、このｐ型半導体基板１の表面に形成したゲート絶縁
膜３１、このゲート絶縁膜３１の上に配置されているゲ
ート電極３２、このゲート電極５を挟むように基板１の
上面に配置されているｎ型半導体拡散層からなるソース
電極３３及びドレイン電極３４、このソース電極３３及
びドレイン電極３４の夫々にゲート絶縁膜３１を貫通し
て植設されているソース用拡散層コンタクト３５及びド
レイン用拡散層コンタクト３６、及びこれらのソース用
拡散層コンタクト３５及びドレイン用拡散層コンタクト
３６との間に層間酸化物３７を介して充填されているヒ
ステリシス特性を有する磁性体、すなわち磁化の情報を
蓄えるための磁性体３８とで主に構成されている。
【００４１】この磁性体３８は、コンタクト３５、ソー
ス拡散層３３、チャンネル３９、ドレイン拡散層３４、
コンタクト３６で囲まれ、チャンネル３９を流れる電流
Ｉによって磁化の状態を変化させることができるように
構成されている。
ス拡散層３３、チャンネル３９、ドレイン拡散層３４、
コンタクト３６で囲まれ、チャンネル３９を流れる電流
Ｉによって磁化の状態を変化させることができるように
構成されている。
【００４２】このように構成した磁性体トランジスタ
は、コンタクト３５、ソース拡散層３３、チャンネル３
９、ドレイン拡散層３４、コンタクト３６で囲まれた電
流路に磁性体３８を埋め込んでいるので、この磁性体を
取り囲む円電流Ｉによって発生する磁界によって、磁性
体３の磁化の情報の読み出しと書き込みを行うことがで
き、情報記録素子としての動作をさせることができる。
は、コンタクト３５、ソース拡散層３３、チャンネル３
９、ドレイン拡散層３４、コンタクト３６で囲まれた電
流路に磁性体３８を埋め込んでいるので、この磁性体を
取り囲む円電流Ｉによって発生する磁界によって、磁性
体３の磁化の情報の読み出しと書き込みを行うことがで
き、情報記録素子としての動作をさせることができる。
【００４３】
【発明の効果】本発明によれば、より高集積化された装
置が得られ、さらには消費電力を小さく押さえることが
できるので、省エネルギー型の装置が得られるなどの優
れた効果を奏する。
置が得られ、さらには消費電力を小さく押さえることが
できるので、省エネルギー型の装置が得られるなどの優
れた効果を奏する。
【図１】 本発明の実施例を示す断面図。
【図２】 電流Ｉが点Ｐに作る磁界について説明する説
明図。
明図。
【図３】 円電流についての説明をする図。
【図４】 ヒステリシス環線を示す磁化曲線図。
【図５】 本発明による磁性体トランジスタを記号化し
たときの記号表示図。
たときの記号表示図。
【図６】 本発明の回路構成図。
【図７】 図５に基づく回路において、本発明による磁
性体トランジスタの「読出し動作」を説明するタイミン
グチャート。
性体トランジスタの「読出し動作」を説明するタイミン
グチャート。
【図８】 図５に基づく回路において、本発明による磁
性体トランジスタの「書き込み動作」を説明するタイミ
ングチャート。
性体トランジスタの「書き込み動作」を説明するタイミ
ングチャート。
【図９】 本発明の他の実施例を示す回路構成図。
【図１０】 本発明の他の実施例を示す磁性トランジス
タの断面図。
タの断面図。
【符号の説明】 １…ｐ型半導体基板、 ２…ゲート絶縁膜、 ３…ヒス
テリシス特性を有する磁性体、 ４…トレンチ内絶縁
膜、 ５…ゲート電極、 ６，９…ｎ- 型拡散層領域、
７，１０…ｎ+ 型拡散層領域、 ８…ソース拡散層コ
ンタクト、１１…ドレイン拡散層コンタクト、 １２…
層間酸化膜。
テリシス特性を有する磁性体、 ４…トレンチ内絶縁
膜、 ５…ゲート電極、 ６，９…ｎ- 型拡散層領域、
７，１０…ｎ+ 型拡散層領域、 ８…ソース拡散層コ
ンタクト、１１…ドレイン拡散層コンタクト、 １２…
層間酸化膜。
Claims (4)
- 【請求項１】一導電型の基板表面に形成された素子分離
領域で囲まれた素子領域内に形成されたＭＯＳ−ＦＥＴ
において、ドレイン配線、ドレイン拡散層、チャネル、
ソース拡散層、ソース配線で囲まれた電流路内にヒステ
リシス特性を有する磁性体を配置した構造を有すること
を特徴とする半導体装置。 - 【請求項２】半導体基板に設けた電流路に包囲されてな
るヒステリシス特性を有する磁性体を具備したＭＯＳ−
ＦＥＴのソース及びドレインに印加する電圧の符号を反
転させる動作により、前記電流路に流れる電流の向きを
変化させ、前記電流路内に生ずる磁界の向きを反転する
ことにより、前記電流路内に配置された磁性体の磁化の
向きを変えて、２値情報を蓄えることを特徴とする不揮
発性半導体メモリ。 - 【請求項３】半導体基板に設けた電流路に囲まれてなる
ヒステリシス特性を有する磁性体を具備してなる不揮発
性トランジスタとこのトランジスタを選択するための複
数のワード線と信号を読み出すためのビット線とこのビ
ット線をある基準電位にチャージするためのトランジス
タと上記ビット先を選択するためのトランジスタと上記
ビット線の電位変化を増幅して読み出すためのセンスア
ンプとセンスアンプの出力を読み出すための出力線を有
することを特徴とする不揮発性半導体メモリの駆動回
路。 - 【請求項４】ビット線のｎ値（ｎ＞２）情報は、ｎ−１
個の基準電圧の範囲内にあることで区別することを特徴
とするセンスアンプを持った不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18097393A JPH0738002A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置及びその半導体装置を用いた不揮発性半導体メモリとそのメモリの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18097393A JPH0738002A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置及びその半導体装置を用いた不揮発性半導体メモリとそのメモリの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738002A true JPH0738002A (ja) | 1995-02-07 |
Family
ID=16092521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18097393A Pending JPH0738002A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置及びその半導体装置を用いた不揮発性半導体メモリとそのメモリの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013878A1 (de) * | 1996-09-23 | 1998-04-02 | Siemens Aktiengesellschaft | Selbstjustierte nichtflüchtige speicherzelle |
-
1993
- 1993-07-22 JP JP18097393A patent/JPH0738002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013878A1 (de) * | 1996-09-23 | 1998-04-02 | Siemens Aktiengesellschaft | Selbstjustierte nichtflüchtige speicherzelle |
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