KR100894971B1 - 불휘발성 메모리 및 그 구동 방법 - Google Patents

불휘발성 메모리 및 그 구동 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리는 전기적 판독이 리프레시 메모리 트랜지스터로부터 생성된 참조 전압을 이용하여 메모리 트랜지스터에서 행해지기 때문에 시프트 현상(shift phenomenon)에 대한 메모리 트랜지스터 서브젝트에 포함된 정보를 정밀하게 판독할 수 있다. 게다가, 본 발명에 따라, 리프레시 동작(refresh operation)이 행해지는 시간 주기가 이전보다 길기 때문에, 메모리 트랜지스터에 저장된 정보의 신뢰성을 개선한다. 게다가, 문턱 전압 사이의 분포가 감소되어, 다중레벨 불휘발성 메모리의 집적도를 개선시킨다.
Figure R1020020030185
불휘발성 메모리, 메모리 트랜지스터, 플로팅 게이트, 드레인 전압, 다중레벨 정보, 참조 전압, 제어 게이트

Description

불휘발성 메모리 및 그 구동 방법{Nonvolatile memory and method of driving the same}
도 1은 본 발명에 따른 불휘발성 메모리의 회로도.
도 2의 a 내지 도 2의 e는 불휘발성 메모리(k-로직 레벨 메모리)의 시프트 현상의 해석도.
도 3은 본 발명에 따른 불휘발성 메모리 판독 회로의 설명도.
도 4a 및 4b는 본 발명에 따른 불휘발성 메모리 판독 회로의 설명도.
도 5a 및 5b는 본 발명에 따른 불휘발성 메모리 판독 회로의 설명도.
도 6은 본 발명에 따른 불휘발성 메모리의 회로도.
도 7은 NAND 타입 EEPROM의 회로도.
도 8a 내지 8c는 NAND 타입 EEPROM 메모리 트랜지스터 구성의 단면도.
도 9a 및 9b는 NAND 타입 EEPROM의 유닛 셀을 도시하는 도면.
도 10은 NAND 타입 EEPROM 유닛 셀을 도시하는 도면.
도 11은 본 발명에 따른 불휘발성 메모리의 블록도.
도 12a 내지 12c는 메모리 트랜지스터 구성의 단면도.
도 13은 관련 기술 불휘발성 메모리의 회로도.
도 14a 내지 14c는 메모리 트랜지스터 구성의 단면도.
도 15의 a 및 15의 b는 불휘발성 메모리(이진 메모리)의 시프트 현상의 설명도.
도 16의 a 및 16의 b는 불휘발성 메모리(4진 메모리)의 시프트 현상의 설명도.
도 17a 및 17b는 검증 동작의 설명도.
도 18a 내지 18h는 본 발명에 따른 불휘발성 메모리가 메모리 매체로서 적용되는 전기 장치를 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
100 : 다수의 메모리 셀 101 : 메모리 셀 어레이
102 : Y 어드레스 디코더 103 : 워드 라인 구동 회로
104 : 메모리 트랜지스터 105 : 멀티플렉서
106a : 기록/소거 회로 106b : 판독 회로
107 : 참조 메모리 셀 108 : 다수의 참조 메모리 트랜지스터
109 : 참조 메모리 셀 어레이 123 : 감지 증폭기 회로
130a, 130b : 바이어스 회로 132 : 데이터 래치 그룹
133 : 버퍼 134 : 검증 회로
1. 발명의 분야
본 발명은 불휘발성 메모리에 관한 것이다. 특히, 본 발명은 전기적 기록 및 소거가 행해지고(전기적 소거 및 프로그래밍 가능 판독 전용 메모리 : EEPROM) EEPROM을 포함하며 전기 소거가 하나의 비트 및 플래시 메모리를 위해 행해질 수 있는 불휘발성 메모리에 관한 것이다.
2. 관련 기술의 설명
메모리는 휘발성 메모리 및 불휘발성 메모리의 두 개의 카테고리로 주로 나뉜다. 통상적인 형태의 휘발성 메모리는 스태틱 랜덤 액세스 메모리(SRAM) 및 다이나믹 랜덤 액세스 메모리(DRAM)이다. 통상적인 형태의 불휘발성 메모리는 EEPROM, 플래시 EEPROM 및 자기 디스크이다. SRAM 및 DRAM 같은 휘발성 메모리는 이용된 데이터가 일시적으로 저장되지만 전원을 오프했을 때 손실되는 단점을 가진다. 다른 한편, EEPROM, 플래시 EEPROM 및 자기 디스크 같은 불휘발성 메모리는 전원이 오프될 때도 데이터가 손실되지 않고 시스템 시작용 프로그램을 저장하기 위하여 이용될 수 있다.
EEPROM 및 플래시 EEPROM 같은 불휘발성 메모리는 자기 디스크보다 집적도, 내진 구조, 전력 소비, 기록/판독 속도에서 우수한 특성을 가진다. 결과적으로, EEPROM 및 플래시 EEPROM은 자기 디스크 또는 불휘발성 메모리의 대안으로서 이용된다.
특히, EEPROM의 집적도는 일년 동안 두배로 개선되었고 매우 빠른 걸음으로 개발되고 있다. 따라, 몇 기가 비트의 용량을 가진 대량의 EEPROM은 근기간 내에 기대되고 집적도에서 DRAM 이상으로 나아갈 것이다. 상기 집적도 개선을 지원하는 기술은 회로 구조, 마이크로제조 기술 및 다중레벨 기술을 개선시킬 수 있다.
이들 기술중, 다중레벨 기술은 최근에 주목을 모으고 있고, 하나의 메모리 셀에 3개 이상의 값을 유지한다. 다중레벨 기술은 전하 축적 영역에 축적된 전하 양을 제어하고, 3개의 다른 상태의 메모리 셀을 나타낸다. 실제로, 4진 플래시 메모리는 상용화되었고, 메모리 셀의 4가지 다른 상태를 구별할 수 있다.
현재, EEPROM 및 플래시 EEPROM 같은 전기적 프로그램 및 소거 가능 불휘발성 메모리의 메모리 셀 어레이(MCA)에서 통상적인 회로의 예는 도 13을 참조하여 기술될 것이다.
메모리 셀 어레이(401)는 m 워드 라인(WL1 내지 WLm), n 비트 라인(BL1 내지 BLn), 매트릭스 방식으로 배열된 다수의 메모리 셀(400)을 가진다. 각각의 메모리 셀(400)은 메모리 트랜지스터(404)를 가진다. 메모리 트랜지스터(404)는 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 가진다. 메모리 트랜지스터(404)의 제어 게이트는 워드 라인(WL1 내지 WLm)중 임의의 하나에 접속된다. 메모리 트랜지스터(404)의 소스 영역이나 드레인 역역 중 하나는 임의의 하나의 비트 라인(BL1 내지 BLn)에 접속된다. 다른 하나는 공통 전극(SC)에 접속된다. 비트 라인 구동 회로(402), 워드 라인 구동 회로(403), 기록/소거 회로(406a) 및 판독 회로(406b)는 메모리 셀 어레이(401) 주변에 제공된다.
도 14a 내지 14c는 도 13에 도시된 메모리 트랜지스터(404)의 단면을 개략적으로 도시한다. 각각의 도 14a 내지 14c는 플로팅 게이트(FG)(1), 제어 게이트(CG)(2), 기판(3), 소스 영역(S)(4) 및 드레인 영역(D)(5)을 포함한다. 도 14a 내지 14의 "e-"는 플로팅 게이트(FG)(1)에 주입된 전자를 가리킨다. 기판(3)은 불순물 엘리먼트가 소스 영역(4) 및 드레인 영역(5)에 부가된 실리콘 기판이다. 게다가, 하나의 도전 형태가 제공된다. 여기서, 소스 영역(4) 및 드레인 영역(5)의 극성은 n 타입이고, 기판(3)의 극성은 p 타입이다.
지금, 전기적 기록이 이진 정보를 가진 메모리 셀(400)상에서 행해지는 경우가 도 14b를 참조하여 기술될 것이다. 정보가 메모리 셀(400)에서 전기적으로 판독되는 경우가 도 14c 및 15a를 참조하여 기술될 것이다.
우선, 메모리 셀(400)에서 전기적 기록은 도 14b를 참조하여 기술될 것이다. 전압 Vg(예를 들어, 12V)이 제어 게이트(CG)(2)에 인가되는 것을 가정한다. 전압 Vd(예를 들어, 6V)은 드레인 영역(5)에 인가된다. 그라운드 전압(0)이 소스 영역(4)에 인가된다. 그다음, 메모리 셀(400)이 턴온되고, 전자가 메모리 셀(400)의 소스 영역(4)으로부터 드레인 영역(5)으로 흐른다. 제어 게이트(CG)(2), 소스 영역(4) 및 드레인 영역(5)에 전압(신호 전압)을 인가하는 것은 여기서 바이어싱이라 한다.
그다음, 드레인 영역(5) 근처 핀치 오프 영역(도시되지 않음)에서 가속된 전자는 플로팅 게이트(FG)(1)에 의해 캡쳐되는 채널 핫 전자(CHE)가 된다. 다른 말로, 핫 전자(HE)가되는 전자 부분은 플로팅 게이트(FG)(1)에 축적된다. 플로팅 게이트(FG)(1)에 축적되는 전자의 양은 바이어스되기 전 문턱 전압을 포함하는 3개의 인자, 제어 게이트(CG)(2)에 인가되는 전압, 바이어스될 때 메모리 트랜지스터의 소스 영역(4) 및 드레인 영역(5), 및 전압이 인가되는 시간에 의해 결정된다.
전자가 플로팅 게이트(FG)(1)에 주입될 때, 메모리 셀(400)의 문턱 전압은 증가된다. "0" 과 "1" 사이의 어느 정보나, 메모리 셀(400)은 메모리 셀(400)의 문턱 전압을 바탕으로 결정된다.
다음, 메모리 셀(400)에서 행해지는 전기적 판독은 도 14c 및 도 15의 a를 참조하여 기술될 것이다.
도 15의 a는 전자 플로팅 게이트(FG)(1)에 주입된 메모리 셀(400)(정보 "1"을 가짐) 및 전자가 플로팅 게이트(FG)(1)에 주입되지 않은 메모리 셀(400)(정보 "0"을 가짐)의 문턱 전압 분포를 도시한다. 도 15의 a 및 도 15의 b 각각에서, 수직 축은 문턱 전압을 가리키고 수평축은 메모리 셀 어레이(401)에서 메모리 셀(400)의 수(비트 번호)를 가리킨다.
도 15의 a에 도시된 바와 같이, 5.0 V 또는 그 이상의 문턱 전압을 가진 메모리 셀(400)은 정보 "1"을 가진다. 5.0V 이하의 문턱 전압을 가진 메모리 셀(400)은 정보 "0"을 가진다. 문턱 전압 5.0V를 참조하여, 메모리 셀(400)의 정보 "1" 또는 "0"이 결정된다. 문턱 전압은 참조 전압이라 불린다.
이제, 도 14c에 도시된 하나의 예에서, 전압 Vg(예를 들어, 5V)는 제어 게이트(CG)(2)에 인가되고 전압 Vd(예를 들어, 2V)는 드레인 영역(5)에 인가된다. 게다가, 그라운드 전위(예를 들어, O)는 메모리 셀(400)의 소스 영역(4)에 인가된다. 상기 조건에서, 전기적 판독이 행해진다. 정보 "0"을 가진 메모리 셀(400)이 도 14c에 도시된 바와 같은 조건하에서 바이어스되는 것이 가정된다. 그다음, 메모리 셀(400)은 턴온되고, 전류가 흐른다.
다른 한편, 정보 "1"을 가진 메모리 셀(400)은 도 14c에 도시된 바와 같은 조건하에서 바이어스된다. 이 경우, 전하는 플로팅 게이트(FG)(1)에 축적되고, 문턱 전압은 증가된다. 결과적으로, 메모리 셀(400)은 오프 상태가 되고, 전류는 흐르지 않는다. "0" 또는 "1" 어느 것이나, 메모리 셀(400)은 전류 존재를 검출함으로써 결정될 수 있다.
다음, 하나 이상의 정보가 플로팅 게이트(FG)(1)에 축적된 전하량을 조절함으로써 하나의 메모리 셀(400)에 기록될 수 있는 다중레벨 기술은 도 16의 a 및 16의 b를 참조하여 기술될 것이다. 도 16의 a 및 16의 b는 기록이 다중레벨 기술을 이용하여 행해지는 메모리 셀(400)의 문턱 전압의 분포를 도시한다.
여기서, 메모리 셀(400)에 축적된 전하량은 a, b, c 및 d로 표시된다. 이들 사이의 비례 관계는 a>b>c>d이다. 도 16의 a 및 도 16의 b는 A, B, C 및 D를 포함한다. 분포 A는 메모리 셀(400)에 축적된 전하량이 a일 때(정보 "0"을 가짐) 메모리 셀(400)의 문턱 전압의 분포이다. 분포 B는 메모리 셀(400)에 축적된 전하량이 b일 때(정보 "1"을 가짐) 메모리 셀(400)의 문턱 전압의 분포이다. 분포 C는 메모리 셀(400)에 축적된 전하량이 c일 때(정보 "2"을 가짐) 메모리 셀(400)의 문턱 전압의 분포이다. 분포 D는 메모리 셀(400)에 축적된 전하량이 d일 때(정보 "3"을 가짐) 메모리 셀(400)의 문턱 전압의 분포이다.
그다음, 문턱 전압 분포 A는 0.5V 내지 1.5V이다. 문턱 전압 분포 B는 1.5V 내지 3.0V이다. 문턱 전압 분포 C는 3.0V 내지 4.5V이다. 문턱 전압 분포 D는 4.5V 내지 그 이상이다. 여기서, 3개의 전압 1.5V, 3.0V 및 4.5V는 참조 전압이다. 다중레벨 불휘발성 메모리의 동작은 이진 불휘발성 메모리의 동작과 유사하기 때문에 여기서 생략될 것이다.
다중레벨 기술에 따라, 메모리 셀(400)의 문턱 전압은 기술된 바와 같이 많은 정보가 하나의 메모리 셀(400)에 저장될수있도록 제어된다.
이렇게 함으로써, 이진 또는 다중레벨 불휘발성 메모리는 메모리 트랜지스터의 문턱 전압이 전기적 기록 동작 및 전기 소거 동작 동안 행해지는 것을 검증하기 위한 검증 동작(검증 기록 및 검증 소거)을 행한다. 특히, 메모리 트랜지스터에 축적된 전자량은 다중레벨 불휘발성 메모리에서 고정밀도로 제어되어야 한다. 따라서, 검증 동작은 필요하다.
검증 동작은 기록/소거후 상태가 소정 범위인 것을 검증하기 위한 기록/소거 기간 및 판독 기간을 선택적으로 행하는 동작이다. 여기서, 검증 동작은 도 17a 및 17b를 참조하여 기술될 것이다.
도 17a는 메모리 셀(400), 판독 회로(406a) 및 기록/소거 회로(406b)를 도시한다. 도 17a에서, 판독 회로(406a) 및 기록/소거 회로(406b)는 좌표(x,y)에 위치된 메모리 셀(400)에 접속된다. 검증 신호(Sv)는 판독 회로(406a)로부터 출력되고, 검증 신호(Sv)는 기록/소거 회로(406b)에 입력된다. 기록/소거 회로(406b)는 검증 신호(Sv)를 참조하여 메모리 셀(400)상에서 기록/소거를 행한다.
다음, 검증 동작에서 전기적 기록 동작 및 전기 소거 동작은 도 17b를 참조하여 기술될 것이다. 우선, 판독 회로(406a)는 활성화되고("활성"로 표시됨) 및 전기적 판독 동작은 행해진다. 여기서, 기록/소거 회로(406b)는 동작하지 않는다("비활성화"). 판독 회로(406a)로부터 출력된 검증 신호(Sv)는 판독 메모리 셀(400)의 상태가 의도된 상태와 다를 때 로우 신호가 된다. 판독 메모리 셀(400)의 상태가 의도된 상태와 같을 때, 검증 신호(Sv)는 하이 신호가 된다.
검증 신호(Sv)가 로우 신호일 때, 기록/소거 회로(406b)는 전기적 판독 동작후 활성화되고, 기록/소거는 임의의 시간 동안 행해진다. 다음, 전기적 판독 동작은 다시 행해지고 메모리 셀(400)의 상태는 의도된 상태와 비교된다. 유사하게, 검증 신호(Sv)가 로우 신호일 때, 기록/소거는 임의의 시간 동안 다시 행해진다. 이들 동작은 검증 신호(Sv)가 하이 신호일 때 반복되고 끝난다. 상기 동작은 검증 동작이라 한다.
전자가 메모리 셀(400)에 주입되고 문턱 전압이 소정 값으로 증가된후 유지될 때, 시프트 현상이 발생하고 여기서 메모리 셀(400)의 문턱 전압은 시간 경과와 함께 감소된다. 시프트 현상은 메모리 셀(400)의 플로팅 게이트(FG)(1)에 축적되었던 전자가 시간 경과후 플로팅 게이트(FG)(1)로부터 방출되기 때문에 발생한다.
지금, 도 15의 a 및 15의 b를 참조하여 시프트 현상이 설명될 것이다.
도 15의 a는 이진 불휘발성 메모리의 메모리 셀에 전자가 주입된후 즉각적으로 메모리 셀 어레이의 문턱 전압 분포를 도시한다. 도 15의 b는 임의의 시간의 경과후 메모리 셀 어레이의 문턱 전압 분포를 도시한다. 도 16의 a는 전자가 4진 불휘발성 메모리의 메모리 셀에 주입된후 즉각적으로 메모리 셀 어레이의 문턱 전압 분포를 도시한다. 도 16의 b는 임의의 시간 경과후 메모리 셀 어레이의 문턱 전압의 분포를 도시한다.
도 15의 b에 도시된 이진 불휘발성 메모리는 문턱 전압의 분포에서 충분한 마진을 가진다(문턱 전압 분포 사이의 차). 그러므로, 문턱 전압의 작은 감소는 매우 큰 정보의 전기적 판독에 영향을 주지 않는다. 그러나, 공급 전압이 이진 불휘발성 메모리에서 감소되었기 때문에 충분히 마진을 갖기가 어렵다.
도 16의 b에 도시된 다중레벨 불휘발성 메모리에서, 문턱 전압의 분포 사이의 마진은 매우 작다. 따라서, 시프트 현상으로 인한 문턱 전압 분포 감소는 무시될수없다. 도 16의 b에 도시된 바와 같이, 분포 C 및 D에서 점선으로 도시된 영역은 정보 "2" 및 "3"을 각각 가진다. 그러나, 시프트 현상으로 인해, 이들 영역은 정보 "1" 및 "2"를 가진 문턱 전압의 분포 영역에 속한다. 전기적 판독이 이런 조건하에서 행해될 때, 저장된 정보는 다른 정보로 전환된다. 결과적으로, 데이터 파괴가 발생한다.
시프트 현상은 시간 경과뿐 아니라 판독 스트레스에 의해 발생할 수 있다. 판독 스트레스는 전압이 전기적 판독 동작 동안 인가되는 메모리 셀과 동일한 로우 또는 칼럼에서 메모리 셀의 플로팅 게이트(FG)(1)로부터 메모리 셀에 인가된 전압으로 인해 전자가 방출되는 현상이다.
본 발명은 상기 문제의 측면에서 이루어진다. 본 발명의 목적은 시프트 현상으로 인한 문제 및 시간 경과로 인한 판독 스트레스를 극복하는 것이다. 본 발명의 다른 목적은 상기 문제를 극복하는 이진 및 다수의 불휘발성 메모리와, 상기 메모리를 구동하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 리프레시 동작을 행하는 수단을 가진 불휘발성 메모리를 제공한다. 리프레시 동작은 데이터 파괴를 유발하는 메모리 트랜지스터에 축적된 전자가 자연스럽게 방출되는 것을 방지하고, 데이터 파괴를 유발하는 판독 스트레스로 인해 메모리 트랜지스터에 축적된 전자가 방출되는 것을 방지하기 위하여 메모리 트랜지스터에 전자를 주입하여 다시 전하를 축적하는 것이다. 본 발명은 참조 메모리 트랜지스터로부터 발생된 참조 전압을 이용함으로써 전기적 판독을 행하고, 메모리 트랜지스터 및 참조 메모리 트랜지스터상에 리프레시 동작을 행한다.
본 발명의 일측면에 따라, 참조 메모리 트랜지스터의 문턱 전압을 이용함으로써 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 판독 수단, 메모리 트랜지스터의 문턱 전압이 제 1 참조 전압보다 높아질 때까지 메모리 트랜지스터상 전기적 기록을 행하는 제 1 기록 수단, 및 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지 참조 메모리 트랜지스터상 전기적 기록을 행하는 제 2 기록 수단을 포함하는 메모리 트랜지스터 및 참조 메모리 트랜지스터를 가진 불휘발성 메모리가 제공된다.
본 발명의 다른 측면에 따라, 참조 메모리 트랜지스터의 참조 전압을 바탕으로 판독되는 메모리 트랜지스터의 제 1 문턱 전압, 및 참조 메모리 트랜지스터의 제 1 참조 전압을 바탕으로 판독되는 메모리 트랜지스터의 제 2 문턱 전압이 동일 정보에 대한 문턱 전압 분포에 속할 때까지 메모리 트랜지스터상 전기적 기록을 행하기 위한 제 1 기록 수단, 및 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지 참조 메모리 트랜지스터상 전기적 기록을 행하기 위한 제 2 기록 수단을 포함하는 메모리 트랜지스터 및 참조 메모리 트랜지스터를 가진 불휘발성 메모리가 제공된다.
판독 수단은 메모리 트랜지스터, 참조 메모리 트랜지스터, 감지 증폭기 회로 등이 제공된 판독 회로에 대응한다. 제 1 기록 수단은 메모리 트랜지스터, 기록 회로등에 대응한다. 제 2 기록 수단은 참조 메모리 트랜지스터, 기록 회로 등에 대응한다.
본 발명의 다른 측면에 따라, 참조 메모리 트랜지스터의 문턱 전압을 이용하여 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 단계, 메모리 트랜지스터의 문턱 전압이 제 1 참조 전압보다 높아질 때까지 메모리 트랜지스터상 전기적 기록을 행하는 단계, 및 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지 참조 메모리 트랜지스터 전기적 기록을 행하는 단계를 포함하는 메모리 트랜지스터 및 참조 메모리 트랜지스터를 가진 불휘발성 메모리를 구동하는 방법이 제공된다.
본 발명의 다른 측면에 따라, 참조 메모리 트랜지스터의 참조 전압을 바탕으로 판독되는 메모리 트랜지스터의 제 1 참조 전압, 및 참조 메모리 트랜지스터의 제 1 참조 전압을 바탕으로 판독되는 메모리 트랜지스터의 제 2 문턱 전압이 동일 정보에 대한 문턱 전압 분포에 속할 때까지 메모리 트랜지스터상 전기적 기록을 행하는 단계, 및 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지 참조 메모리 트랜지스터상 전기적 기록을 행하는 단계를 포함하는 메모리 트랜지스터 및 참조 메모리를 가진 불휘발성 메모리를 구동하는 방법이 제공된다.
바람직한 실시예의 설명
제 1 실시예
이 실시예에서, 본 발명에 따른 불휘발성 메모리 및 그것의 방법은 도 1 내지 2E를 참조하여 기술될 것이다. 본 발명의 리프레시 동작은 이진 및 다중레벨 불휘발성 메모리 양쪽에 적용될 수 있다. 이 실시예에서, k 레벨 불휘발성 메모리는 설명된다(k는 자연수이고, k≥2).
본 발명에 따른 불휘발성 메모리의 구성은 도 1을 참조하여 기술될 것이다. 그 다음, 불휘발성 메모리에 포함된 메모리 셀의 동작은 도 1 내지 2E를 참조하여 기술될 것이다.
도 1은 본 발명에 따른 메모리 셀 어레이(101)를 도시한다. 메모리 셀 어레이(101)은 m 워드 라인(WL1 내지 WLm), n 비트 라인(BL1 내지 BLn), 및 매트릭스 방식으로 배열된 다수의 메모리 셀(100)을 가진다. 각각의 메모리 셀(100)은 메모리 트랜지스터(104)를 가진다. 메모리 트랜지스터(104)는 플로팅 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 가진다. 메모리 트랜지스터(104)의 제어 게이트는 워드 라인(WL1 내지 WLm)중 임의의 하나에 접속된다. 메모리 트랜지스터(104)의 소스 영역 또는 드레인 역역 중 어느 하나는 비트 라인(BL1 내지 BLn)중 어느 하나에 접속된다. 다른 하나는 공통 전극(SC)에 접속된다.
Y 어드레스 디코더(102), 워드 라인 구동 회로(103), 멀티플렉서(105), 기록/소거 회로(106a), 판독 회로(106b), 검증 회로(134) 및 버퍼(133)은 메모리 셀 어레이(101) 주변에 제공된다. 판독 회로(106b)는 바이어스 회로(130a), 바이어스 회로(130a), 감지 증폭기 회로(123) 및 데이터 래치 그룹(132)을 가진다. 바이어스 회로(130a)는 멀티플렉서(105)를 통하여 메모리 셀(100)중 임의의 하나에 접속된다. 바이어스 회로(130b)는 참조 메모리 셀 어레이(109)에 제공된 참조 메모리 셀(107)중 임의의 하나에 접속된다.
참조 메모리 셀(107)은 다수의 참조 메모리 트랜지스터(108)를 가진다. 도 1에서, (1×1) 참조 메모리 셀(107)이 도시되지만, 본 발명은 여기에 제한되지 않는다. 참조 메모리 셀(107)의 임의의 수는 제공될 수 있다. 그러나, 적어도 (k-1) 참조 메모리 셀(107)은 k 레벨 불휘발성 메모리를 위해 제공되어야 한다.
다음, 본 발명에 따른 불휘발성 메모리에 포함된 메모리 트랜지스터의 동작은 도 2의 a 내지 도 2의 e를 참조하여 기술될 것이다. 도 2의 a 내지 도 2의 e는 k 레벨 불휘발성 메모리에 포함된 메모리 셀(100)의 문턱 전압 분포를 도시한다.
도 2의 a 내지 도 2의 e에서, 각각의 수평 축은 정보 "k-1" 또는 "k"를 가진 메모리 셀(100)의 수를 가리키고 각각의 수직 축은 정보 "k-1" 또는 "k"를 가진 메모리 셀(100)의 문턱 전압을 가리킨다. Vref(a) 내지 Vref(f)는 참조 전압을 가리킨다.
여기서, 참조 전압 Vref(a) 보다 높은 문턱 전압 및 참조 전압 Vref(a) 내지 Vref(d) 보다 낮은 문턱 전압을 가진 메모리 셀(100)은 정보 "k-1"을 가진다. 참조 전압 vref(d) 보다 높은 문턱 전압은 정보 "k"를 가진다.
도 2의 a는 메모리 셀(100)의 플로팅 게이트에 전자가 주입된후 상태를 도시한다. 정보 "k-1" 및 "k"를 가진 메모리 셀(100)의 문턱 전압의 분포는 도 2의 a에서 각각 다른 범위내의 문턱 전압 분포이다.
도 2의 b는 도 2의 a 상태에서 임의의 시간 경과 후 상태를 도시한다. 도 2의 a 와 도 2의 b의 상태 사이의 비교에 의해, 문턱 전압 분포에서 시프트 현상이 발생하는 것이 이해된다. 다른 말로, 메모리 셀(100)에 축적된 전자는 자연적으로 방출된다. 결과적으로, 도 2의 b에 도시된 문턱 전압의 분포는 도 2의 a에 도시된 문턱 전압 분포보다 낮다.
다음, 도 2의 c에 도시된 상태는 도 2의 b 상태에서 임의의 시간 경과후 상태이다. 도 2의 b 와 도 2의 c 상태 사이의 비교에 의해, 시프트 현상이 문턱 전압 분포에서 발생한다는 것이 이해된다. 다른 말로, 메모리 셀(100)에 축적된 전자는 시간 경과후 자연적으로 방출된다. 결과적으로, 도 2의 c에 도시된 문턱 전압의 분포는 도 2의 b에 도시된 문턱 전압의 분포보다 낮다.
여기서, 도 2의 c에 도시된 상태하에서 메모리 셀(100)의 정보는 판독된다. 다른 말로, 메모리 셀(100)의 문턱 전압은 메모리 셀(100)이 가지는 정보 "k-1" 및 "k"를 검사하도록 판독된다.
도 2에 도시된 상태하에서, 정보 "k"를 가진 메모리 셀(100)의 문턱 전압의 분포에서 영역 I(경사진 라인에 의해 표시된 영역)의 문턱 전압은 참조 전압 Vref(d) 보다 낮다. 전기적 판독이 이런 조건하에서 일반적인 방식으로 메모리 셀(100)상에 행해질 때, 영역 I에서 문턱 전압의 분포에 속하는 메모리 셀(100)은 잘못으로 인해 정보 "k-1"을 가지는 것으로 판독된다.
따라서, 본 발명은 참조 전압 Vref(d)을 이용하는 것이 아니라 참조 메모리 셀(107)로부터 생성된 참조 전압 Vref(e)를 이용한다. 참조 전압 Vref(e)는 참조 전압 Vref(d)보다 낮은 값이다.
참조 메모리 셀(107)은 메모리 셀(100)과 동일한 특성을 가지며, 유사한 시프트 현상은 문턱 전압 분포에서 발생한다. 다른 말로, 참조 메모리 셀(107)의 참조 전압 Vref(e)은 메모리 셀(100)의 참조 전압을 판독하기 위하여 이용되고, 영역 I에서 문턱 전압의 분포에 속하는 메모리 셀(100)은 정보 "k"를 가지는 것으로 고려되어 판독된다. 결과적으로, 시프트 현상으로 인한 데이터 파괴는 방지될 수 있다.
정보 "k-1"를 가진 메모리 셀(104)의 문턱 전압의 분포에서 영역 H(경사진 라인으로 표시된 영역)의 문턱 전압은 참조 전압 Vref(a)보다 낮다. 전기적 판독이 이런 상태에서 일반적인 방식으로 메모리 셀(100)에서 행해질 때, 영역 H의 문턱 전압 분포에 속하는 메모리 셀(100)은 잘못으로 인해 정보 "k-2"를 가지는 것으로 고려되어 판독된다.
따라서, 본 발명은 참조 전압 Vref(a)를 이용하는 것이 아니라 참조 메모리 셀(107)로부터 생성된 참조 전압 Vref(b)를 이용한다. 참조 전압 Vref(b)은 참조 전압 Vref(a)보다 낮은 값이다.
참조 메모리 셀(107)은 메모리 셀(100)과 동일 특성을 가지며, 유사한 시프트 현상은 문턱 전압의 분포에서 발생한다. 다른 말로, 참조 메모리 셀(107)의 참조 전압 Vref(b)이 메모리 셀(100)의 문턱 전압을 판독하기 위하여 이용될 때, 영역 H에서 문턱 전압의 분포에 속하는 메모리 셀(100)은 정보 "k-1"를 가지는 것으로 고려되어 판독된다. 결과적으로, 시프트 현상으로 인한 데이터 파괴는 방지될 수 있다.
참조 메모리 셀(107)을 이용하는 전기적 판독은 제 2 실시예에서 상세히 기술될 것이다.
그다음, 전기적 기록은 도 2의 a의 상태로 되돌아 가기 위하여 참조 전압 Vref(e) 및 Vref(f)(도 2의 d)을 이용하여 메모리 셀(100)에서 행해진다. 메모리 셀(100)에 축적된 전하는 시간 경과 후 자연스럽게 방출된다. 게다가, 메모리 셀(100)에 축적된 전하는 판독 스트레스로 인해 방출된다. 따라서, 임의의 양의 전자는 전하가 메모리 셀(100)에 주입된 상태(도 2의 a의 상태)를 얻도록 메모리 셀(100)에 주입된다.
다음, 참조 전압 Vref(a) 및 Vref(d)는 참조 메모리 셀(107)상에서 전기적 기록을 행하기 위하여 이용된다(도 2의 e). 여기서, 참조 전압 Vref(a) 및 Vref(b)의 참조 전압은 동일한 참조 전압 Vref(a)를 가리키는 점선 및 참조 전압 Vref(b)을 가리키는 실선이 중첩되는 상태). 그러므로, 참조 전압 Vref(d) 및 Vref(e)의 값은 동일하다(참조 전압 Vref(d)를 가리키는 점선 및 참조 전압 Vref(e)를 가리키는 실선이 중첩되는 상태). 도 2의 d에 도시된 상태에서 메모리 셀(100)상에서 전기적 기록이 행해지는 것 외에, 이 동작은 참조 메모리 셀(107) 및 메모리 셀(100)을 동일 상태에서 얻도록 행해진다.
상기된 바와 같이 메모리 셀(100)상에서 행해진 전기적 기록에 이용된 참조 전압은 참조 메모리 셀(107)상에서 행해진 전기적 기록에 이용된 참조 전압과 다르다. 참조 전압 Vref(a) 내지 Vref(f)는 참조 메모리 셀(107)로부터 생성된 전압 또는 바이어스 회로(130a 및 130b) 같은 외부 제공 회로로부터 생성된 전압이다.
도 2의 d 및 도 2의 e에 도시된 동작은 여기에서 리프레시 동작이라 한다.
리프레시 동작은 관련 기술의 불휘발성 메모리에서 행해진다. 그러나, 리프레시 동작은 본 발명의 리프레시 동작과 다르다. 관련 기술의 리프레시 동작은 전자를 주입하기 위한 동작이어서 도 2의 b 스테이지의 문턱 전압 분포는 도 2의 a의 상태의 문턱 전압 분포와 동일하다.
본 발명에 따라, 리프레시 메모리 셀(107)은 메모리 셀(100)상에서 전기적 판독을 행하기 위하여 이용된다. 따라서, 본 발명의 리프레시 동작의 간격은 관련 기술의 리프레시 동작보다 길다. 판독 마진은 전기적 판독이 행해질 때 크게 유지 된다. 그러므로, 불휘발성 메모리는 데이터 파괴를 거의 유발하지 않는다.
제 2 실시예
이 실시예에서, 참조 메모리 셀을 이용하여 메모리 셀상에서 행해진 전기적 판독 및 리프레시 동작은 도 3을 참조하여 기술될 것이다. 게다가, 이 실시예에서 k 레벨 불휘발성 메모리(k는 자연수이고 k≥2)는 제 1 실시예와 동일한 방식으로 기술될 것이다.
도 3은 도 1의 메모리 셀(100) 및 참조 메모리 셀(107)이 판독 회로(106b)를 통하여 전기적으로 접속되는 부분의 확대도이다. 도 3에서, 메모리 셀(100)은 멀티플렉서(105)를 통하여 판독 회로(106b)에 접속된다. 간단한 설명을 위하여, 멀티플렉서(105)는 도 3에서 생략된다.
도 3은 메모리 셀 어레이(101)의 좌표(x,y)에서 메모리 셀(100)을 도시한다. 간단한 설명에서, 참조 메모리 셀 어레이(109)에 제공된 좌표(r,s), (r,s+1) 및 (r, s+2)의 3개의 임의의 좌표 메모리 셀(107)은 도 3에 도시된다. 그러나, 참조 메모리 셀 어레이(109)에 제공된 참조 메모리 셀(107)의 수는 특정하게 제한되지 않는다. 최소한 (k-1) 참조 메모리 셀(107)은 참조 메모리 셀 어레이(109)에 제공할 필요가 없다. (x,y) 및 (r,s)는 좌표를 가리키고, 1≤x≤n, 1≤y≤m, r=1 및 1≤s≤1(여기서 x,y 및 1은 자연수이다)인 것이 가정된다.
도 3은 트랜지스터 Tr1 내지 Tr8을 포함한다. 저항(121) 및 저항(122)은 메모리 트랜지스터(104)의 상태에 해당하는 전위를 생성하기 위한 회로이고, 효과적으로 저항으로 기능한다. 다른 말로, 저항(121 및 122)은 만약 그것이 효과적으로 메모리 트랜지스터(104)의 상태에 해당하는 전위를 생성하기 위한 기능을 가지면 임의의 구성을 가질 수 있다.
도 3에서, 메모리 셀(100)은 메모리 트랜지스터(104)를 가진다. 메모리 트랜지스터(104)의 소스 영역은 공통 전극(SC)에 접속된다. 메모리 트랜지스터(104)의 드레인 영역은 감지 증폭기(123)의 입력 단자(1)에 접속된다. 참조 메모리 셀(107)은 참조 메모리 트랜지스터(108)를 가진다. 참조 메모리 트랜지스터(108)의 소스 영역은 공통 전극(SC)에 접속된다. 참조 메모리 트랜지스터(108)의 드레인 영역은 감지 증폭기 회로(123)의 입력 단자(2)에 접속된다.
전압(Vcc)은 저항(121 및 122)에 공급된다. 전압(Vss)은 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)가 접속된 공통 전극(SC)에 공급된다. 많은 경우, 전압(Vcc)>전압(Vss) 사이의 관계는 만족된다. 전류는 전압(V cc) 및 전압(Vss) 사이의 전위차로 인해 직렬로 접속된 저항(121) 및 메모리 트랜지스트(104)로 흐른다. 유사하게, 전류는 직렬로 접속된 저항(122) 및 참조 메모리 트랜지스터(108)로 흐른다.
메모리 트랜지스터(104)의 드레인 전압(Vd)은 메모리 트랜지스터(104) 및 저항(121)의 유효 저항 비에 의해 결정된다. 유사하게, 참조 메모리 트랜지스터(108)의 드레인 전압(Vd)은 참조 메모리 트랜지스터(108)와 저항(122)의 유효 저항 사이의 비에 의해 결정된다. 그러므로, 저항(121) 및 저항(122)의 저항 값이 동일하고, 메모리 트랜지스터(104)의 제어 게이트에 인가된 전압과 참조 메모리 트랜지스터(108)의 제어 게이트에 인가된 전압이 동일할 때, 메모리 트랜지스터(104)의 드레인 전압(Vd)과 참조 메모리 트랜지스터의 드레인 전압(Vd) 사이의 비례 관계는 메모리 트랜지스터(104)의 문턱 전압과 참조 메모리 트랜지스터(108)의 문턱 전압 사이의 비례 관계와 동일하다. 따라서, 메모리 트랜지스터(104)의 드레인 전압(Vd) 및 참조 메모리 트랜지스터(108)의 드레인 전압(Vd)은 여기서 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)의 문턱 전압에 해당하는 전압이다. 게다가, 상기된 바와 같이 결정된 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)의 드레인 전압(Vd)은 감지 증폭기 회로(123)의 각각의 입력 단자(1 및 2)에 입력된다.
참조 전압 Vref(a), Vref(c), Vref(d) 및 Vref(e)중 하나는 온 또는 오프 상태로 Tr4 또는 Tr5를 터닝함으로써 감지 증폭기 회로(123)의 입력 단자(1 또는 2)중 어느 하나에 입력된다.
하이 신호는 입력 단자(1)에 입력되는 전압(Vd1)이 입력 단자(2)에 입력되는 전압(Vd2)보다 클 때 감지 증폭기 회로(123)로부터 출력된다. 로우 신호는 입력 단자(1)에 입력되는 전압(이후 Vd1 이라 함)이 입력 단자(2)에 입력되는 전압(이후 Vd2라 함)보다 작을 때 출력된다.
우선, 참조 메모리 트랜지스터(108)를 이용하여 메모리 트랜지스터(104)상에서 행해지는 전기적 판독이 기술될 것이다. 여기서, 참조 전압 Vref(e)는 좌표(r,s) 에 제공된 참조 메모리 셀(107)로부터 생성된다. 참조 전압 Vref(b)은 좌표(r,s+1)에 제공된 참조 메모리 셀(107)로부터 생성된다.
그다음, 트랜지스터(Tr2, Tr3 및 Tr6)는 온되고, 다른 트랜지스터는 오프된다. 전압(Vcg)은 좌표(r,s)에서 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)에 인가된다. 이런 조건하에서, 좌표(r,s)에서 메모리 트랜지스터(104)의 문턱 전압에 해당하는 드레인 전압(Vdmir) 및 참조 메모리 트랜지스터(108)의 문턱 전압에 해당하는 드레인 전압(Ddrtr)은 감지 증폭기(123)의 입력 단자(1 및 2)에 입력된다. 그 다음, 메모리 트랜지스터(104)의 문턱 전압은 좌표(r,s)에서 참조 메모리 트랜지스터(108)의 문턱 전압보다 크다. 하이 신호는 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 메모리 트랜지스터(104)의 문턱 전압이 좌표(r,s)에서 참조 메모리 트랜지스터(108)의 문턱 전압보다 작을 때, 로우 신호는 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 그 다음, 감지 증폭기 회로(123)의 출력 단자로부터 출력되는 하이 또는 로우 신호는 데이터 래치 그룹(132)에 저장된다.
그 다음, 트랜지스터(Tr3, Tr6 및 Tr7)는 턴온되고, 다른 트랜지스터 턴오프된다. 전압(Vcg)은 좌표(r,s+1)에서 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)에 인가된다. 이런 조건하에서, 좌표(r,s+1)에서 메모리 트랜지스터(104)의 문턱 전압에 해당하는 드레인 전압(Vdmtr) 및 참조 메모리 트랜지스터(108)의 문턱 전압에 해당하는 드레인 전압(Vdrtr)은 감지 증폭기 회로(123)의 입력 단자(1 및 2)에 입력된다. 그 다음, 메모리 트랜지스터(104)의 문턱 전압이 좌표(r,s+1)에서 참조 메모리 트랜지스터(108)의 문턱 전압보다 클 때, 하이 신호는 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 메모리 트랜지스터(104)의 문턱 전압이 좌표(r,s+1)에서 참조 메모리 트랜지스터(108)의 문턱 전압보다 작을 때, 로우 신호는 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 그 다음, 감지 증폭기 회로(123)의 출력 단자로부터 출력된 하이 또는 로우 신호는 데이터 래치 그룹(132)에 저장된다.
다른 말로, 전기적 판독은 참조 메모리 트랜지스터(108)를 이용하여 감지 증폭기 회로(123)에서 영 내지 (k-1)의 정보를 가진 참조 메모리 트랜지스터(108)의 (k-1) 전압 및 메모리 트랜지스터(104)의 문턱 전압을 비교하여 행해짐으로써 메모리 트랜지스터(104)상에서 행해진다.
예를 들어, 메모리 셀(100)은 감지 증폭기 회로(123)로부터 출력된 신호가 모두 하이일 때 정보 "k"를 가진다. 다른 실시예에서, 메모리 트랜지스터(104)의 문턱 전압이 참조 전압 Vref(e)과 비교될 때, 하이 신호는 감지 증폭기 회로(123)로부터 출력된다. 게다가, 메모리 트랜지스터(104)의 문턱 전압이 다른 참조 전압과 비교될 때, 로우 신호는 감지 증폭기 회로(123)로부터 출력된다. 이 경우, 메모리 셀(100)은 정보 "k-1"를 가진다.
다음, 본 발명의 리프레시 동작이 설명될 것이다. 본 발명의 리프레시 동작 은 메모리 셀(100)상에서 행해진 전기적 기록 및 참조 메모리 셀(107)상에서 행해지는 전기적 기록을 결합한 동작이다. 우선, 메모리 셀(100)에서 행해지는 전기적 기록은 기술될 것이다. 이 실시예에서, 간단한 설명을 위하여 참조 전압『Vref(d) 내지 Vref(f)}이 정보 "k"를 가진 메모리 셀(100)에서 전기적 기록을 행하기 위하여 이용되는 경우가 기술된다.
전기적 기록(검증 기록)이 메모리 셀(100)에서 행해질 때, 트랜지스터(Tr1, Tr3 및 Tr6)는 턴온되고 다른 트랜지스터는 턴오프된다.
도 3에 도시된 바와 같이, 메모리 셀(100)에 포함된 메모리 트랜지스터(104)의 드레인 영역은 감지 증폭기 회로(123)의 입력 단자에 접속된다. 그러므로, 메모리 트랜지스터(104)의 드레인 전압(Vdmtr)은 감지 증폭기 회로(123)의 입력 단자(1)에 입력된다. 참조 전압 Vref(e) 또는 Vref(f)중 어느 하나에 해당하는 드레인 전압은 감지 증폭기 회로(123)의 입력 단자(2)에 입력된다. 우선, 참조 전압 Vref(e)은 감지 증폭기 회로(123)의 입력 단자(2)에 입력된다. 그다음, 전기적 판독은 메모리 트랜지스터(104)에서 행해지고, 판독 데이터(이후 데이터 1)는 데이터 래치 그룹(132)에 저장된다.
다음, 트랜지스터 Tr6는 턴오프되고 트랜지스터 Tr5는 턴온된다. 메모리 트랜지스터(104)의 드레인 전압 Vdmtr은 감지 증폭기 회로(123)의 입력 단자(1)에 입력되고 참조 전압 Vref(f)는 입력 단자(2)에 입력된다. 그 다음, 전기적 판독은 메모리 트랜지스터(104)에서 행해지고, 판독 데이터(이후 데이터 2)는 데이터 래치 그룹(132)에 저장된다. 데이터 래치 그룹(132)에 저장된 데이터 1 및 데이터 2(도 3에 도시되지 않음)는 검증 회로(134)에서 비교된다. 데이타 1 및 데이터 2가 다른 정보를 가질 때, 전기적 기록은 다시 메모리 트랜지스터(104)에서 행해진다. 그 다음, 전기적 판독은 감지 증폭기 회로(123)를 이용하여 메모리 셀(100)에서 다시 행해진다. 이 동작은 데이터 1 및 데이터 2가 동일 정보로서 인식될 때까지 반복된다.
다음, 참조 메모리 셀(107)에서 행해지는 전기적 기록(검증 기록)이 기술될 것이다.
참조 메모리 셀(107)에서 전기적 기록을 행하기 위하여, 트랜지스터(Tr2, Tr4 및 Tr6)는 모두 턴온되고 다른 트랜지스터는 턴오프된다. 도 3에 도시된 바와 같이, 참조 메모리 셀(107)에 포함된 참조 메모리 트랜지스터(108)의 드레인 영역은 감지 증폭기 회로(123)의 입력 단자(2)에 접속된다. 참조 메모리 트랜지스터(108)의 드레인 전압(Vdrtr)은 감지 증폭기 회로(123)의 입력 단자에 입력된다. 참조 전압 Vref(d)에 해당하는 드레인 전압 Vdrtr은 입력 단자 1에 입력된다.
하이 또는 로우 신호중 하나는 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 하이 신호가 감지 증폭기 회로(123)의 출력 단자로부터 출력될 때, 전압은 참조 메모리 트랜지스터(108)의 제어 게이트(CG)에 인가된다. 그 다음, 전기적 기록은 다시 행해진다. 그 다음, 참조 메모리 트랜지스터(108)의 드레인 전압(Vdrtr)은 감지 증폭기 회로(123)의 입력 단자(2)에 입력된다. 이 동작은 감지 증폭기 회로(123)의 출력 단자로부터 출력된다. 그 다음, 전기적 기록은 참조 메모리 트랜지스터(108)에서 행해진다.
이 실시예는 제 1 실시예와 자유롭게 결합될 수 있다.
예들
제 1 예
참조 메모리 셀(107)로부터 생성된 참조 전압을 이용하여 전기적 판독을 위해 이용된 회로의 상세한 구조의 예는 도 4a 및 도 4b를 참조하여 기술될 것이다. 우선, 도 4a에 도시된 회로 및 그것의 동작이 기술될 것이다. 그 다음, 도 4b에 도시된 회로 및 그것의 동작이 기술될 것이다.
도 4a는 좌표(x,y)에서 제공된 메모리 셀(100) 및 좌표(r,s)에서 제공된 참조 메모리 셀(107)이 감지 증폭기 회로(123)에 전기적으로 접속되는 경우를 도시한다. 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)의 소스 영역 및 드레인 역역 중 하나는 공통 전극(SC)에 접속되고 다른 하나는 각각 저항(121 및 122)의 단자에 접속된다. 전압(Vcc)은 저항(121 및 122)의 다른 단자에 공급된다.
다음 방정식 [1] 및 [2]은 만족되고, 여기서 Vd1은 감지 증폭기 회로(123)의 입력 단자(1)에 입력되는 전압이고, Vd2는 감지 증폭기 회로(123)의 입력 단자(2)에 입력되는 전압이다. r1은 저항(121)의 저항 값이고, r3는 저항(122)의 저항 값이다. r2는 메모리 트랜지스터(104)의 유효 저항값이고, r4는 참조 메모리 트랜지스터(108)의 유효 저항값이다.
Vd1 = Vcc×r2/(r1+r2) [1]
Vd2 = Vcc×r4/(r3+r4) [2]
여기서, Vth1은 메모리 트랜지스터(104)의 문턱 전압이고, Vth2는 참조 메모리 트랜지스터(108)의 문턱 전압이다. 그다음, Vth1>Vth2 일 때 r2>r4이다. 유사하게, Vth1<Vth2 일 때 r2<r4이다.
상기를 방정식 [1] 및 [2]와 대체함으로써, Vth1>Vth2 일 때 Vd1>Vd2이고, Vth1>Vth2 일 때 Vd1<Vd2이다. 다른 말로, 감지 증폭기 회로(123)에서 Vd1 및 Vd2를 비교함으로써, 메모리 트랜지스터(104)의 문턱 전압(Vth1) 및 참조 메모리 트랜지스터(108)의 문턱 전압(Vth2)은 비교될 수 있다. 결과적으로, 메모리 트랜지스터(104)의 문턱 전압(Vth1)은 판독될 수 있다.
다음, 도 4b에 도시된 회로가 기술될 것이다. 도 4b에 도시된 바와 같이, 메모리 트랜지스터(104) 및 참조 메모리 트랜지스터(108)의 소스 영역 및 드레인 역역 중 하나는 공통 전극(SC)에 접속되고 다른 하나는 감지 증폭기 회로(123)의 입력 단자(1 및 2)에 접속된다. 다음 방정식 [3] 및 [4]은 만족되고, 여기서 Vd1은 입력 단자(1)에 입력되는 전압이고, Vd2는 입력 단자(2)에 입력되는 전압이다.
Vd1 = Vcg- Vh1 [3]
Vd2 = Vcg-Vth2 [4]
게다가, 공통 전극(SC)에 입력될 전압(Vss)은 다음 방정식 [5] 및 [6]을 만족해야 한다.
Vss>Vcg-Vth1 [5]
Vss>Vcg-Vth2 [6]
방정식 [5] 및 [6]을 바탕으로, Vth1>Vth2 일 때 Vd1<Vd2이고, Vth1<Vth2 일 때 Vd1>Vd2이다. 다른 말로, 감지 증폭기 회로(123)에서 Vd1 및 Vd2를 비교함으로써, 메모리 트랜지스터(104)의 문턱 전압(Vth1) 및 참조 메모리 트랜지스터(108)의 문턱 전압(Vth2)은 비교될 수 있다. 결과적으로, 메모리 트랜지스터(104)의 문턱 전압(Vth1)은 판독될 수 있다.
이 실시예는 제 1 및 제 2 실시예와 결합될 수 있다.
제 2 예
이 예에서, 다수의 참조 메모리 셀(107)이 제공된 참조 메모리 셀 어레이(109)를 가진 불휘발성 메모리는 도 5a 및 5b를 참조하여 기술될 것이다.
간단한 설명을 위하여, 참조 메모리 셀 어레이(109)이 저항(122)에 접속된 부분은 도 5a 및 5b에 도시된다.
도 5a는 (1×q) 참조 메모리 셀(107)이 병렬로 배열된 참조 메모리 셀 어레이(109)를 도시한다.
도 5a에서, 각각의 참조 메모리 셀(107)은 참조 메모리 트랜지스터(108)를 가진다. 참조 메모리 트랜지스터(108)의 소스 영역 또는 드레인 역역 중 하나는 공통 전극(SC)에 접속되고 다른 하나는 저항(122)에 접속된다. 참조 메모리 셀 어레이(109)에 포함된 참조 메모리 트랜지스터(108)의 게이트 전극은 공통인 접속 와이어(SA)에 접속된다.
동일한 전압이 도 5a의 접속 와이어(SA)를 통하여 다수의 참조 메모리 트랜지스터(108)의 게이트 전극 모두에 인가된다. 여기서, 저항(122)의 유효 저항 값은 R이고, 여기서 하나의 참조 메모리 트랜지스터(108)는 저항(122)에 접속된다. 도 5a에 도시된 회로에서, q 참조 메모리 트랜지스터(108)는 제공된다. 따라서, 저항(1220의 유효 저항 값은 R/q이다.
도 5b는 (q×1) 참조 메모리 셀(107)이 직렬로 제공된 참조 메모리 셀 어레이(109)를 포함한다.
도 5b에서, 각각의 참조 메모리 셀(107)은 참조 메모리 트랜지스터(108)를 가진다. 좌표(1,1)에서 제공된 참조 메모리 트랜지스터(108)의 소스 영역 및 드레인 역역 중 하나는 공통 전극(SC)에 접속된다. 다른 하나는 좌표(2,1)에서 제공된 참조 메모리 트랜지스터(108)의 소스 영역 또는 드레인 역역 중 하나에 접속된다. 좌표(2,1) 내지 (p-1,1)에서 참조 메모리 트랜지스터(108)의 각각의 소스 영역 및 드레인 영역은 인접한 참조 메모리 트랜지스터(108)의 소스 영역 또는 드레인 역역 중 어느 하나에 접속된다. 좌표(p,1)에서 참조 메모리 트랜지스터(108)의 소스 영역 또는 드레인 역역 중 어느 하나는 저항(122)에 접속된다. 다른 하나는 인접한 참조 메모리 트랜지스터(108)의 소스 영역 또는 드레인 역역 중 어느 하나에 접속된다. 참조 메모리 셀 어레이(109)에 포함된 참조 메모리 트랜지스터(108)의 게이트 전극은 모두 공통인 접속 와이어(SB)에 접속된다.
동일 전압은 도 5b의 접속 와이어(SB)를 통하여 다수의 참조 메모리 트랜지스터(109)의 게이트 전극 모드에 인가된다. 여기서, 저항(122)의 유효 저항값은 R이고, 하나의 참조 메모리 셀(107)은 저항(122)에 접속된다. 도 5b에 도시된 회로에서, p 참조 메모리 트랜지스터(108)가 제공된다. 따라서, 저항(122)의 유효 저항 값은 (p×R)이다.
직렬(도 5a) 및 병렬(도 5b)로 참조 메모리 셀 어레이(109)에 접속된 참조 메모리 셀(107)이 제공된 예가 기술되고, 본 발명은 여기에 제한되지 않는다. 직렬로 접속된 참조 메모리 셀(107) 및 병렬로 접속된 참조 메모리 셀(107)은 결합될 수 있다. 선택적으로, 동일한 참조 전압을 생성하는 참조 메모리 셀(107)은 직렬 또는 병렬로 제공될 수 있다. 이 경우, 하나의 참조 메모리 셀(107)이 빈약한 경우에서 조차, 리프레시 동작은 다른 참조 메모리 셀(107)을 이용하여 정상적으로 행해질 수 있다.
만약 도 5a 및 5b에 도시된 바와 같은 다수의 참조 메모리 셀(107)이 제공되면, 전기적 판독은 다수의 참조 메모리 셀(107)로부터 생성된 참조 전압의 평균값을 이용하여 행해질 수 있다. 따라서, 전하 유지 특성의 변화로부터의 효과는 감소될 수 있다. 게다가, 리프레시 동작을 행하기 위한 신뢰성은 개선된다.
이 예는 제 1 및 제 2 실시예 및 제 1 예와 결합될 수 있다.
제 3 예
이 예에서, 다수의 감지 증폭기 회로(123) 및 다수의 참조 메모리 셀(107) 및 그 동작을 포함하는 불휘발성 메모리는 도 6을 참조하여 기술될 것이다.
도 6은 다수의 참조 메모리 셀(107), 다수의 바이어스 회로(130a 및 130b) 및 다수의 감지 증폭기 회로(123)를 포함하는 불휘발성 메모리를 도시한다. 실제로, 기록/소거 회로(106a) 같은 다른 회로, 및 검증 회로(134)는 도 1에 도시된 바와 같이 제공된다. 그러나, 그것들은 도 6에서 생략되었다.
병렬로 제공된 참조 메모리 셀(107) 각각의 소스 영역 및 드레인 역역 중 하나는 감지 증폭기 회로(123) 각각의 입력 단자(1)에 접속되고, 다른 하나는 공통 전극(SC)에 접속된다. 각각의 메모리 트랜지스터(104)의 소스 영역 및 드레인 역역 중 하나는 감지 증폭기 회로(123)의 입력 단자(2)에 접속되고, 다른 하나는 공통 전극(SC)에 접속된다.
메모리 셀(100)의 드레인 전압(Vdmtr)은 감지 증폭기 회로(123)의 입력 단자(1 및 2)중 하나에 입력된다. 참조 메모리 셀(107)의 드레인 전압(Vdrtr)은 다른 입력 단자에 입력된다. 다수의 감지 증폭기 회로(123)는 도 6에 도시된 판독 회로(106b)에 제공된다. 따라서, 전기적 판독은 동시에 메모리 셀 어레이(101)에 제공된 하나의 라인을 위해 메모리 셀(100)상에 제공될 수 있다.
하나의 감지 증폭기 회로(123)는 도 6에 도시된 판독 회로(106b)에서 각각의 칼럼에 제공되고, 본 발명은 여기에 제한되지 않는다. 예를 들어, 메모리 셀(100)은 임의의 수의 그룹으로 분할된다. 그다음, 참조 메모리 셀(107), 감지 증폭기 회로(123) 및 바이어스 회로(130a 및 130b)는 각각의 그룹에 제공될 수 있다.
이 예는 제 1 실시예 및 제 2 실시예 및 제 1 및 제 2 예와 결합될 수 있다.
제 4 예
이 에에서, 8개의 메모리 셀을 포함하는 다수의 유닛 셀이 매트릭스 방식으로 배열된 메모리 셀을 포함하는 NAND 타입 EEPROM은 도 7 내지 10을 참조하여 기술될 것이다.
우선, NAND 타입 EEPROM의 구성의 구성은 도 7을 참조하여 설명된다. NAND 타입 EEPROM의 메모리 셀 어레이(301)은 도 7에 도시된다. 메모리 셀 어레이(301)는 매트릭 형태로 배열된 (n×m) 유닛 셀(300), (m×8) 워드 라인([WL1(1) 내지 지1(8)] 내지 [WLm(1) 내지 WLm(8)], m 선택 게이트 라인(SS1 내지 SSm), 및 m 선택 게이트 라인(SD1 내지 SDm), 및 n 비트 라인(BL1 내지 BLn)을 가진다.
유닛 셀(300)은 8개의 메모리 트랜지스트[MTr1(x,y) 내지 MTr8(x,y)], 및 직렬로 접속된 두 개의 선택 트랜지스터[STr1(x,y) 및 STr2(x,y)]를 포함하고, (x,y)는 여기서 좌표를 가리키고, 1≤x≤n 및 1≤y≤m(x 및 y는 자연수)이다.
도 7에서, 메모리 트랜지스터[MTr1(x,y) 내지 MTr8(x,y)]의 각각의 제어 게이트(CG)(11)는 워드 라인([WL1(1) 내지 WL1(8)] 내지 [WLm(1) 내지 WLm(8)])에 접속된다. 메모리 트랜지스터[MTr1(x,y) 내지 MTr8(x,y)]의 각각의 소스 영역 및 드레인 역역 중 하나는 비트 라인(BL1 내지 BLn)중 임의의 하나에 접속되고 다른 하나는 공통 전극(SC)에 접속된다.
워드 라인 구동 회로(303), Y 어드레스 디코더(302), 멀티플렉서(305), 기록/소거 회로(306a), 판독 회로(306b), 검증 회로(334) 및 버퍼(333)는 메모리 셀 어레이(301) 주위에 제공된다. 판독 회로(306b)는 바이어스 회로(330a), 바이어스 회로(330b), 감지 증폭기 회로(323) 및 데이터 래치 그룹(332)을 가진다. 바이어스 회로(330a)는 멀티플렉서(305)를 통하여 임의의 유닛 셀(300)에 접속된다. 바이어스 회로(330b)는 참조 메모리 셀 어레이(309)에 제공된 임의의 참조 메모리 셀(307)에 접속된다. 단지 (1×1) 참조 메모리 셀(307)이 도 7에 도시된 참조 메모리 셀 어레이(309)에 제공되지만, 본 발명은 여기에 제한되지 않는다. 임의의 수의 참조 메모리 셀(307)은 참조 메모리 셀 어레이(309)에 제공될 수 있다. 그러나, 적어도 (k-1) 참조 메모리 셀(307)은 k 레벨 불휘발성 메모리에 제공되어야 한다.
다음, 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]의 단면 구성은 도 8a 내지 8c를 참조하여 기술될 것이다. 각각의 도 8a 내지 8c는 플로팅 게이트(FG)(11), 제어 게이트(CG)(12), P 웰(13), 소스 영역(S)(14), 및 드레인 영역(D)(15), 및 N- 기판(16)을 포함한다. P-웰(13) 및 N- 기판(16)은 불순물 엘리먼트가 각각 부가되고 주어진 다른 도전성을 가지는 실리콘 기판이다. 도 8a는 전기적 판독을 행하기 위하여 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]중 하나의 단면 구성을 도시한다. 도 8b는 전기 소거를 행하기 위하여 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]중 하나의 단면 구성을 도시한다. 도 8c는 전기적 기록을 행하기 위하여 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]중 하나의 단면 구성을 도시한다.
이제, NAND 타입 EEPROM의 전기적 판독, 전기 소거 및 전기적 기록 동작이 기술될 것이다. 이 실시예에서, 이진 NAND 타입 EEPROM은 간단한 설명을 위하여 기술될 것이다. 그러나, 본 발명은 여기에 제한되지 않고 다중값 NAND 타입 EEPROM에 인가될 수 있다. 여기서, 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]의 문턱 전압이 0.5 V 또는 그 이상 및 4.5V 또는 그 이하를 가질 때 이진 NAND 타입 EEPROM이 정보 "1"을 가진다는 것이 가정된다. 게다가, 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]의 문턱 전압이 5.5V 또는 그 이상 및 7.0V 또는 그 이하를 가질 때 이진 NAND 타입 EEPROM이 정보 "0"을 가진다는 것이 가정된다. 정보 "0"을 가진 문턱 전압은 Vt("0")으로 표시되고 정보 "1"을 가진 문턱 전압은 Vt("1")로 표시된다. 이 경우, Vt("0") 및 Vt("1")는 다음 방정식 [7] 및 [8]을 만족시킨다.
0.5V≤Vt("1")≤4.5V [7]
5.5V≤Vt("0")≤7.0V [8]
우선, NAND 타입 EEPROM상에서 행해지는 전기적 판독은 도 9a를 참조하여 기술될 것이다. 도 9a는 (x,y)에 위치된 유닛 셀(300)을 도시한다. 이 예에서, MTr7(x,y)는 메모리 트랜지스터 MTr7(x,y)가 포함하는 정보의 전기적 판독을 행하 기 위하여 선택된다. 전기적 판독을 행하기 위한 메모리 트랜지스터 MTr7(x,y)의 단면 구성은 참조를 위하여 도 8a에 도시된다.
전압(이 예에서 5.0V)은 선택된 메모리 트랜지스터 MTr7(x,y)의 게이트 전극에 인가된다. 전압(이 예에서 8.0V)은 다른(선택되지 않은) 메모리 트랜지스터 MTr1(x,y) 내지 MTr6(x,y) 및 MTr8(x,y)의 게이트 전극에 인가된다. 방정식[7] 및 [8]에 따라, 8.0 V의 전압을 인가하는 메모리 트랜지스터 MTr1(x,y) 내지 MTr6(x,y) 및 MTr8(x,y)를 도전시킨다.
이 상태에서, 선택된 트랜지스터 MTr7(x,y)의 드레인 전압(Vdmtr)은 바이어스 회로(330a)를 통하여 감지 증폭기 회로(323)의 입력 단자(1)에 입력된다. 좌표(r,s)에서 참조 메모리 트랜지스터(308)의 드레인 전압(Vdrtr)은 감지 증폭기 회로(323)의 입력 단자(2)에 입력된다. 그 다음 하이 또는 로우 신호중 하나가 감지 증폭기 회로(323)의 출력 단자로부터 출력된다.
이 예에서, 참조 전압 Vref(e)는 좌표(r,s)에 제공된 참조 메모리 셀(307)로부터 생성된다.
그 다음, 메모리 트랜지스터 MTr7(x,y)의 드레인 전압(Vdmtr)은 감지 증폭기 회로(323)의 입력 단자(1)에 입력된다. 좌표(r,s)에 제공된 참조 메모리 트랜지스터(308)의 참조 전압 Vref(e)에 해당하는 드레인 전압은 감지 증폭기 회로(323)의 입력 단자(2)에 입력된다. 그 다음, 하이 또는 로우 신호는 감지 증폭기 회로(323)의 출력 단자로부터 출력된다. 그 다음, 감지 증폭기 회로(323)의 출력 단자로부 터 출력된 하이 또는 로우 신호는 데이터 래치 그룹(332)에 저장된다.
이 예에서, 감지 증폭기 회로(323)로부터 출력된 신호가 하이 신호일 때, 메모리 트랜지스터 MTr7(x,y)는 정보 "0"를 가지는 것으로 결정된다. 감지 증폭기 회로(323)로부터 출력된 신호가 로우 신호일 때, 메모리 트랜지스터 MTr7(x,y)는 정보 "1"을 가지는 것으로 결정된다. 이런 방식으로, 전기적 판독이 행해진다.
다음, NAND 타입 EEPROM상에서 행해진 전기 소거는 도 9b를 참조하여 기술될 것이다. 전기 소거를 행하기 위한 메모리 트랜지스터 [MTr1(x,y) 내지 MTr8(x,y)]의 단면 구성은 참조를 위하여 도 8b에 도시된다.
이 예에서, NAND 타입 EEPROM의 메모리 셀 어레이(301)에 포함된 정보가 전기적으로 하나의 동작으로 소거되는 경우가 기술될 것이다. 다른 말로, 모든 메모리 트랜지스터[MTr1(x,y) 내지 MTr8(x,y)]에 포함된 정보는 하나의 동작에 의해 전기적으로 소거된다.
용어 "전기 소거"는 모든 메모리 트랜지스터 [MTr1(x,y)내지 MTr8(x,y)]의 플로팅 게이트(11)에 축적된 전하가 제거되고, 모든 메모리 트랜지스터 [MTr1(x,y)내지 MTr8(x,y)]의 문턱 전압이 상태 "1"을 얻기 위하여 4.5V 또는 그 이하인 상태를 가리킨다.
우선, 20V의 전압은 각각 P- 웰(13) 및 N- 기판(16)에 인가된다. 0V의 전압은 워드 라인[WLy(1) 내지 WLy(8)]에 인가된다. OV의 전압은 메모리 트랜지스터 [MTr1(x,y)내지 MTr8(x,y)]의 제어 게이트(12)에 인가된다. 이런 조건하에서, 플로팅 게이트(11)에 축적된 전자는 P- 웰(13)쪽으로 방출된다. 결과적으로, 모든 메모리 트랜지스터의 문턱 전압은 4.5V 또는 그 이하이다. 이런 방식으로, 전기 소거가 행해질 수 있다.
다음, NAND 타입 EEPROM상에서 행해진 전기적 기록은 도 10을 참조하여 기술될 것이다. 전기적 기록을 행하기 위한 메모리 트랜지스터 [MTr1(x,y)내지 MTr8(x,y)]의 단면 구성은 참조를 위하여 도 8c에 도시된다.
이 예에서, 워드 라인[WLy(2)]는 메모리 트랜지스터 MTr2(x,y)에서 정보 "0"의 전기적 기록을 행하기 위하여 선택된다. 전기적 기록은 동시에 선택된 워드 라인 [WLy(2)]에 접속된 메모리 트랜지스터 [MTr2(1,y) 내지 MTr2(n,y)]상에서 행해진다.
우선, 0(제로)V 전압은 P- 웰(13), N- 기판(16) 및 비트 라인(BLx)에 인가된다. 그 다음, 20V의 고전압은 선택된 워드 라인 [WLy(2)]에 인가된다. 전압(이 예에서, 7.0V)은 선택되지 않은 워드 라인 [WLy(1) 및 WLy(3) 내지 WLy(8)]에 인가된다.
정보 "0"의 전기적 기록이 선택된 트랜지스터 MTr2(x,y)에서 행해지기 때문에, 메모리 트랜지스터 MTr2(x,y)의 문턱 전압은 5.5V 내지 7.0V 범위내에 있어야 한다. 전기 소거가 메모리 트랜지스터 MTr2(x,y)에서 행해지기 때문에, 메모리 트랜지스터 MTr2(x,y)의 문턱 전압은 4.5V 또는 그 이하이다. 그러므로, 전자는 플로팅 게이트(12)에 주입된다.
0V의 전압은 비트 라인(BLx)에 인가되고, 20V의 고전압은 선택 게이트 신호 라인(SSy)에 인가된다. 게다가, 0V의 전압은 선택 게이트 신호 라인(SDy)에 인가된다.
이런 조건하에서, 20 V의 전압은 메모리 트랜지스터 MTr2(x,y)에서 제어 게이트(12)와 P- 웰(13) 사이에 인가되고, 전자는 P- 기판(13)으로부터 플로팅 게이트로 주입될 수 있다.
다른 한편, 정보 "1"는 비트 라인 [BL(x+1)]에 접속된 메모리 트랜지스터 MTr2(x+1, y)에 기록된다. 그다음, 전기 소거가 행해질 때, 모든 트랜지스터의 문턱 전압은 4.5V 또는 그 이하이다. 따라서, 정보 "1"을 기록하는 상태 수단에서 발생하는 변화는 없다.
그러나, 20V의 고전압은 워드 라인(WLy(2))에 인가된다. 그러므로, 임의의 전위(이 예에서 7.0V)는 전자가 P- 웰(13)에서 플로팅 게이트(11)로 주입되는 것을 방지하기 위하여 비트 라인 [BL(x+1)]에 인가된다.
상기된 바와 같은 동작을 행함으로써, 정보 "1"은 메모리 트랜지스터 MTr2(x+1,y)에 기록될 수 있다.
다음, 본 발명의 리프레시 동작이 NAND 타입 EEPROM에 인가되는 경우가 도 7을 참조하여 기술될 것이다. 메모리 트랜지스터 [MTr1(x,y)내지 MTr8(x,y)] 및 참조 메모리 트랜지스터(308)는 동일 특성을 가진다.
본 발명에 따라, 리프레시 동작은 메모리 셀에서 행해지는 전기적 기록과 참 조 메모리 셀에서 행해지는 전기적 기록을 결합한 동작이다. 우선, 메모리 셀에서 행해지는 전기적 기록이 기술될 것이다. 이 예에서, 전기적 기록이 참조 전압 Vref(e) 및 Vref(f)를 이용하여 정보 "K"를 가진 메모리 트랜지스터 MTr7(x,y)상에서 행해지는 경우가 기술될 것이다.
도 7에 도시된 바와 같이, 유닛 셀(300)에 포함된 메모리 트랜지스터 MTr7(x,y)의 드레인 영역은 감지 증폭기 회로(323)의 입력 단자(1)에 접속된다. 다른 말로, 메모리 트랜지스터 MTr7(x,y)의 드레인 전압(Vdmtr)은 감지 증폭기 회로(323)의 입력 단자에 입력된다. 게다가, 참조 전압 Vref(e) 또는 Vref(f)중 어느 하나는 감지 증폭기 회로(323)의 입력 단자(2)에 입력된다. 우선, 참조 전압 Vref(e)는 감지 증폭기 회로(323)의 입력 단자(2)에 입력된다. 그 다음 전기적 판독은 메모리 트랜지스터 MTr7(x,y)상에서 행해지고 판독 데이터(이후 "데이타 1"이라 함)는 데이터 래치 그룹(132)에 저장된다.
다음, 메모리 트랜지스터 MTr7(x,y)의 드레인 전압(Vdmtr)은 감지 증폭기 회로(323)의 입력 단자(1)에 입력되고 참조 전압 Vref(f)는 입력 단자(2)에 입력된다. 그 다음, 전기적 판독은 메모리 트랜지스터 MTr7(x,y)상에서 행해지고, 판독 데이터(이후 "데이타 2"라 함)는 데이터 래치 그룹(132)에 저장된다. 만약 데이터 1 및 데이터 2의 정보가 다르면, 전압은 메모리 트랜지스터 MTr7(x,y)에 인가된다. 그 다음, 전기적 기록은 메모리 트랜지스터 MTr7(x,y)에서 다시 행해진다. 그 다 음, 전기적 판독은 데이터 1 및 데 2 의 정보가 동일 정보로서 실현되기까지 감지 증폭기 회로(323)를 이용하여 메모리 트랜지스터 MTr7(x,y)에서 행해진다.
다음, 전기적 기록은 도 7을 참조하여 기술될 참조 메모리 셀(307)에서 행해진다. 이 예에서, 참조 전압 Vref(e) 및 Vref(f)를 이용하여 정보 "k"를 가진 참조 메모리 셀(307)에서 전기적 기록이 행해지는 경우가 기술될 것이다.
도 7에 도시된 바와 같이, 참조 메모리 셀(307)에 포함된 참조 메모리 트랜지스터(308)의 드레인 영역은 감지 증폭기 회로(323)의 입력 단자(2)에 접속된다. 참조 메모리 트랜지스터(308)의 드레인 전압(Vdrtr)은 감지 증폭기 회로(323)의 입력 단자(2)에 입력되고, 참조 전압 Vref(f)는 입력 단자(1)에 입력된다.
하이 또는 로우 신호는 감지 증폭기 회로(323)의 출력 단자로부터 출력된다. 하이 신호가 감지 증폭기 회로(323)의 출력 단자에서 출력될 때, 전압은 전기적 기록을 행하기 위하여 참조 메모리 트랜지스터(308)의 제어 게이트(CG)에 인가된다. 그다음, 참조 메모리 트랜지스터(308)의 드레인 전압(Vdrtr)은 감지 증폭기 회로(323)의 입력 단자(2)에 다시 입력된다. 이 예에서, 동작은 로우 신호가 감지 증폭기 회로(323)의 출력 단자로부터 출력될 때까지 반복된다. 그 다음 전기적 기록은 참조 메모리 트랜지스터(308)에서 행해진다.
이 예는 제 1 및 제 2 실시예 및 제 1 내지 제 3 예와 결합될 수 있다.
제 5 예
본 발명이 적용되는 불휘발성 메모리는 다양한 응용에 이용될 수 있다. 예를 들어, 퍼스널 컴퓨터에 설치된 메모리 매체로서 이용될 수 있다. 선택적으로, 메모리 카드에 설치된 메모리 매체로서 이용될 수 있다. 이 예에서, 타이머 및 배터리가 제공된 불휘발성 메모리는 도 11을 참조하여 기술될 것이다.
도 11은 본 발명의 불휘발성 메모리의 구성을 개략적으로 도시한다. 도 11은 메모리 셀 어레이(500), 워드 라인 구동 회로(501) 및 비트 라인 구동 회로(502)를 포함한다. 워드 라인 구동 회로(501) 및 비트 라인 구동 회로(502)는 메모리 셀 어레이(500)를 제어한다. 게다가, 도 11은 참조 메모리 셀 어레이(503) 및 기록/판독/소거 회로(504)를 제어한다. 메모리 셀 어레이(500)는 다수의 메모리 셀을 포함한다. 참조 메모리 셀 어레이(503)는 적어도 (k-1) 참조 메모리 셀을 포함한다.
게다가, 도 11은 타이머(505) 및 배터리(506)를 포함한다. 배터리(506)는 타이머(505)를 백업하기 위하여 배터리가 이용될 때 이용된다.
타이머(505) 및 배터리(506)가 불휘발성 메모리에 제공될 때, 타이머(505)는 최종 리프레시 동작 이후 경과된 시간을 측정하기 위하여 이용될 수 있다. 그 다음, 리프레시 동작은 소정 시간의 각각 경과후 행해진다. 이 경우, 리프레시 신호는 메모리 셀 어레이(500)상에서 리프레시 동작을 행하기 위하여 타이머(505)로부터 기록/판독/소거 회로(504)로 출력된다. 선택적으로, 리프레시 동작은 전력 공급기(507)이 턴온되거나 턴오프될 때 자동적으로 행해질 수 있도록 설정된다.
이 예는 제 1 및 제 2 실시예 및 제 1 내지 제 4 예와 결합될 수 있다.
제 6 예
도 8에 도시된 제어 게이트(11), 플로팅 게이트(12), 소스 영역(14) 및 드레인 영역(15)을 포함하는 구성을 가진 메모리 트랜지스터가 이용되는 경우가 상기되었다. 그러나, 본 발명은 다양한 구성을 가진 메모리 트랜지스터에 적용할 수 있다. 이 예로서, 도 8에 도시된 것과 다른 구성을 가진 메모리 트랜지스터가 도 12a 내지 12c를 참조하여 기술된다.
도 12a는 클러스터 층을 가진 메모리 트랜지스터의 단면 구성의 예를 도시한다. 메모리 트랜지스터는 활성 영역(2601), 제 1 절연막(2602), 클러스터 층(2603), 제 2 절연막(2605) 및 제어 게이트(2606)을 가진다. 클러스터 층을 가진 통상적인 메모리 트랜지스터는 일본특허 공개 번호 49-22356에 개시된다.
클러스터 층(2603)은 다수의 클러스터(2604)를 포함한다. 각각의 클러스터(2604)는 전하를 축적하는 기능을 가지며 이산 및 집합 반도체 또는 전도체(금속)을 포함한다.
각각의 도 12b 및 12c는 전하를 축적하기 위한 영역으로서 기능하는 질화막을 가진 메모리 트랜지스터의 단면 구성을 도시한다. 도 12b에 도시된 메모리 트랜지스터는 금속 질화 산화물 반도체(MNOS) 타입이고, 활성 영역(2607), 산화막(2608), 질화막(2609) 및 제어 게이트(2610)를 가진다. 이 예에서, 산화막(2608)은 실리콘 산화물(SiO2) 막에 의해 형성되고 질화막(2609)은 실리콘 질화물(Si3N4) 막에 의해 형성된다.
도 12c에 도시된 메모리 트랜지스터는 금속 산화물 질화 산화 반도체(MONOS) 타입이고, 활성 영역(2611), 제 1 산화막(2612), 질화막(2613), 제 2 산화막(2614), 및 제어 게이트(2615)를 가진다. 이 예에서, 제 1 산화막(2612) 및 제 2 산화막(2614)은 실리콘 산화물(SiO2) 막에 의해 형성되고 질화막(2613)은 실리콘 질화(Si3N4) 막에 의해 형성된다.
상기 메모리 트랜지스터중 두 개에서, 질화막(2609) 및 질화막(2613)은 전하를 축적하는 기능을 가진다. 여기서, 질화막(2609) 및 질화막(2613)의 이산 불순물 레벨은 전하를 축적하기 위하여 기능한다.
MNOS 타입(도 12b)에 포함된 질화막 및 메모리 트랜지스터의 MONOS 타입(도 12c)은 다른 메모리 트랜지스터보다 전하 보유 특성이 나쁘다. 따라서, 본 발명의 리프레시 동작이 행해지는데 상당히 효과적이다.
이 예는 제 1 및 제 2 실시예 및 제 1 내지 제 5 예와 결합될 수 있다.
제 7 예
메모리 매체로서 본 발명의 불휘발성 메모리를 이용하는 전자 장치는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착 디스플레이), 네비게이션 시스템, 소닉 재생 장치(카 오디오 제품, 오디오 부품 등), 노트북형 퍼스널 컴퓨터, 게임 장치, 이동 정보 터미널(이동 컴퓨터, 이동 전화, 이동 게임 장치, 전자 책등), 및 메모리 매체를 포함하는 이미지 재생 장치(특히, 재구성된 이미지를 디스플레이하기 위한 디스플레이를 포함하는 디지털 다용도 디스크(DVD) 같은 기록 매체를 동작시키기 위한 장치)를 포함한다. 이들 전자 장치의 특정 예는 도 18a 내지 18h에 각각 도시된다.
도 18a는 발광 장치이고, 캐비넷(3001), 지지 베이스(3002), 디스플레이 부분(3003), 스피커 부분(3004) 및 비디오 입력 터미널(3005)을 포함한다. 본 발명의 불휘발성 메모리는 디스플레이 부분(3003) 또는 다른 신호 제어 회로에 접속된다. 본 발명의 불휘발성 메모리는 이미지 신호 수정 및/또는 처리 데이터를 위한 메모리 매체로서 이용된다.
도 18b는 디지털 스틸 카메라를 도시하고, 바디(3101), 디스플레이 부분(3102), 이미지 수신 부분(3103), 조작키(3104), 외부 접속 포트(3105) 및 셔터(3106)를 포함한다. 본 발명의 불휘발성 메모리는 예를 들어 디지털 스틸 카메라에 장착된 LSI 기판에 통합될 수 있고 이미지 데이터를 위한 메모리 매체로서 이용될 수 있다.
도 18c는 노트북형 퍼스널 컴퓨터를 도시하고, 바디(3201), 캐비넷(3202), 디스플레이 부분(3203), 키보드(3204), 외부 접속 포트(3205) 및 포인팅 마우스(3206)를 포함한다. 본 발명의 불휘발성 메모리는 노트북형 퍼스널 컴퓨터에 장착된 LSI 기판에 통합되고 이미지 데이터를 위한 메모리 매체로서 이용될 수 있다.
도 18d는 이동 컴퓨터이고, 바디(3301), 디스플레이 부분(3302), 스위치(3303), 동작 키(3304) 및 적외선 포트(3305)를 포함한다. 본 발명의 불휘발성 메모리는 이동 컴퓨터에 내장된 LSI 기판에 통합되고 이미지 데이터 및/또는 처리 데이터를 위한 메모리 매체로서 이용된다.
도 18e는 이동 이미지 재구성 장치(특히, DVD 플레이어)를 도시하고, 바디(3401), 캐비넷(3402), 디스플레이 부분(A 3403), 디스플레이 부분(B 3404), 메모리 매체(DVD) 판독 부분(3405), 조작키(3406) 및 스피커 부분(3407)을 포함한다. 본 발명의 불휘발성 메모리는 DVD 플레이어에 내장된 LSI 기판에 통합되고 이미지 데이터를 위한 메모리 매체로서 이용될 수 있다.
도 18f는 고글형 디스플레이(헤드 장착용 디스플레이)를 도시하고, 바디(3501), 디스플레이 부분(3502) 및 아암 부분(3503)을 포함한다. 본 발명의 불휘발성 메모리는 예를 들어 고글형 디스플레이에 내장된 LSI 기판에 통합되고 이미지 데이터를 위한 메모리 매체로서 이용될 수 있다.
도 18g는 비디오 카메라를 도시하고, 바디(3601), 디스플레이 부분(3602), 캐비넷(3603), 외부 접속 포트(3604), 원격 제어 수신 부분(3605), 이미지 수신 부분(3606), 배터리(3607), 음성 입력 부분(3608) 및 조작키(3609)를 포함한다. 본 발명의 불휘발성 메모리는 예를 들어 비디오 카메라에 내장된 LSI 기판에 통합될 수 있고 , 이미지 데이터를 위한 메모리 매체로서 이용될 수 있다.
도 18h는 이동 전화를 도시하고, 바디(3701), 캐비넷(3702), 디스플레이 부분(3703), 음성 입력 부분(3704), 음성 출력 부분(3705), 조작키(3706), 외부 접속 포트(3707) 및 안테나(3708)를 포함한다. 본 발명의 불휘발성 메모리는 이동 전화에 내장된 기판에 통합될수있고, 전화 번호를 저장하기 위한 메모리 매체로서 이용될 수 있다.
상기된 바와 같이, 본 발명은 다양한 방식으로 응용되고 다양한 분야의 전자 장치에 대한 메모리 매체로서 이용될 수 있다.
본 발명에 따른 불휘발성 메모리는 전기적 판독이 리프레시 메모리 트랜지스터로부터 생성된 참조 전압을 이용함으로써 메모리 트랜지스터상에서 행해지기 때문에 시프트 현상에 영향을 받는 메모리 트랜지스터에 포함된 정보를 정확하게 판독할 수 있다.
게다가, 본 발명에 따라, 리프레시 동작이 행해지는 시간은 전보다 길어져서, 메모리 트랜지스터에 저장된 정보의 신뢰성을 개선시킨다. 게다가, 문턱 전압의 분포 사이의 마진은 감소되어, 다중레벨 불휘발성 메모리의 집적도를 개선시킨다.

Claims (90)

  1. 메모리 트랜지스터 및 참조 메모리 트랜지스터(reference memory transistor)를 가진 불휘발성 메모리에 있어서:
    상기 참조 메모리 트랜지스터의 문턱 전압을 이용하여 상기 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 판독 수단;
    상기 메모리 트랜지스터의 상기 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 제 1 기록 수단; 및
    상기 참조 메모리 트랜지스터의 상기 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 제 2 기록 수단을 포함하는, 불휘발성 메모리.
  2. 삭제
  3. 메모리 트랜지스터 및 참조 메모리 트랜지스터가 구비된 유닛 셀을 가진 불휘발성 메모리에 있어서:
    상기 참조 메모리 트랜지스터의 문턱 전압을 이용하여 상기 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 판독 수단;
    상기 메모리 트랜지스터의 상기 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 제 1 기록 수단; 및
    상기 참조 메모리 트랜지스터의 상기 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 제 2 기록 수단을 포함하는, 불휘발성 메모리.
  4. 삭제
  5. 메모리 트랜지스터, 참조 메모리 트랜지스터 및 타이머를 가진 불휘발성 메모리에 있어서:
    상기 타이머에 의해 측정된 경과 시간이 임의로 미리 설정된 시간에 도달할 때마다, 상기 참조 메모리 트랜지스터의 참조 전압에 기초하여 판독되는 상기 메모리 트랜지스터의 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 제 1 기록 수단; 및
    상기 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 제 2 기록 수단을 포함하는, 불휘발성 메모리.
  6. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 참조 전압은 상기 제 2 참조 전압보다 높은, 불휘발성 메모리.
  7. 삭제
  8. 제 1 항, 제3항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 전하 축적 영역 및 제어 게이트를 가지며, 상기 전하 축적 영역은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리.
  9. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 플로팅 게이트(floating gate) 및 제어 게이트를 가지며, 상기 플로팅 게이트는 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리.
  10. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 질화막 및 제어 게이트를 가지며, 상기 질화막은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리.
  11. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 클러스터 층(cluster layer) 및 제어 게이트를 가지며, 상기 클러스터 층은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리.
  12. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터는 다중레벨 정보(multilevel information)를 저장하는, 불휘발성 메모리.
  13. 제 1 항, 제 3 항 또는 제 5 항 중 어느 한 항에 따른 상기 불휘발성 메모리를 포함하는 전자 장치에 있어서,
    상기 전자 장치는 발광 장치, 디지털 스틸 카메라, 노트북형 퍼스널 컴퓨터, 이동 컴퓨터, 이동 이미지 재구성 장치, 고글형 디스플레이, 비디오 카메라, 및 이동 전화를 포함하는 그룹에서 선택되는, 전자 장치.
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  46. 메모리 트랜지스터 및 참조 메모리 트랜지스터를 가진 불휘발성 메모리를 구동하는 방법에 있어서:
    상기 참조 메모리 트랜지스터의 문턱 전압을 이용하여 상기 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 단계;
    상기 메모리 트랜지스터의 상기 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 단계; 및
    상기 참조 메모리 트랜지스터의 상기 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 단계를 포함하는, 불휘발성 메모리 구동 방법.
  47. 삭제
  48. 메모리 트랜지스터 및 참조 메모리 트랜지스터가 구비된 유닛 셀을 가진 불휘발성 메모리를 구동하는 방법에 있어서:
    상기 참조 메모리 트랜지스터의 문턱 전압을 이용하여 상기 메모리 트랜지스터의 문턱 전압을 전기적으로 판독하는 단계;
    상기 메모리 트랜지스터의 상기 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 단계; 및
    상기 참조 메모리 트랜지스터의 상기 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 단계를 포함하는, 불휘발성 메모리 구동 방법.
  49. 삭제
  50. 메모리 트랜지스터, 참조 메모리 트랜지스터 및 타이머를 가진 불휘발성 메모리를 구동하는 방법에 있어서:
    상기 타이머에 의해 측정된 경과 시간이 임의로 미리 설정된 시간에 도달할 때마다, 상기 참조 메모리 트랜지스터의 참조 전압에 기초하여 판독되는 상기 메모리 트랜지스터의 문턱 전압이 제 1 참조 전압보다 높아질 때까지, 상기 메모리 트랜지스터에 전기적 기록을 행하는 단계; 및
    상기 참조 메모리 트랜지스터의 문턱 전압이 제 2 참조 전압보다 높아질 때까지, 상기 참조 메모리 트랜지스터에 전기적 기록을 행하는 단계를 포함하는, 불휘발성 메모리 구동 방법.
  51. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 제 1 참조 전압은 상기 제 2 참조 전압보다 높은, 불휘발성 메모리 구동 방법.
  52. 삭제
  53. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 전하 축적 영역 및 제어 게이트를 가지며, 상기 전하 축적 영역은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리 구동 방법.
  54. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 플로팅 게이트 및 제어 게이트를 가지며, 상기 플로팅 게이트는 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리 구동 방법.
  55. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 질화막 및 제어 게이트를 가지며, 상기 질화막은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리 구동 방법.
  56. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터 각각은 활성 영역, 클러스터 층 및 제어 게이트를 가지며, 상기 클러스터 층은 상기 활성 영역과 상기 제어 게이트 사이에 제공되고 상기 제어 게이트와 중첩하는, 불휘발성 메모리 구동 방법.
  57. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 메모리 트랜지스터 및 상기 참조 메모리 트랜지스터는 다중레벨 정보를 저장하는, 불휘발성 메모리 구동 방법.
  58. 제 46 항, 제 48 항 또는 제 50 항 중 어느 한 항에 있어서,
    상기 불휘발성 메모리는 발광 장치, 디지털 스틸 카메라, 노트북형 퍼스널 컴퓨터, 이동 컴퓨터, 이동 이미지 재구성 장치, 고글형 디스플레이, 비디오 카메라 및 이동 전화로부터 선택된 전자 장치에 내장되는, 불휘발성 메모리 구동 방법.
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO309253B1 (no) * 1999-03-25 2001-01-08 Nutreco Aquaculture Res Ct As Fremgangsmåte ved fremstilling av fôrpelleter og anlegg for bruk ved gjennomföring av fremgangsmåten
FR2820539B1 (fr) * 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
WO2004097839A1 (ja) * 2003-04-28 2004-11-11 Fujitsu Limited 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法
KR101157409B1 (ko) 2004-02-10 2012-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 비휘발성 메모리와 그것을 내장하는 ic 카드, id 카드 및 id 태그
KR100594262B1 (ko) * 2004-03-05 2006-06-30 삼성전자주식회사 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법
DE602005014567D1 (de) 2004-10-21 2009-07-02 Nxp Bv Speicherbaustein und verfahren zur bereitstellung eines auf einer mittleren schwelle basierenden auffrischmechanismus
CN101080815B (zh) * 2004-12-14 2010-08-04 株式会社半导体能源研究所 半导体器件及其制造方法
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
EP1909289A1 (en) 2005-06-28 2008-04-09 Spansion LLC Semiconductor device and control method thereof
EP1750281B1 (en) * 2005-07-29 2011-07-06 STMicroelectronics Srl Nonvolatile memory device with multiple references and corresponding control method
KR100757410B1 (ko) * 2005-09-16 2007-09-11 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
JP2007149241A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7968932B2 (en) * 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100673026B1 (ko) 2006-01-24 2007-01-24 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리의 프로그램 방법
CN100433087C (zh) * 2006-02-09 2008-11-12 友达光电股份有限公司 平面显示器的像素单元及其驱动方法
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
US7692973B2 (en) * 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US8645793B2 (en) 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US7596024B2 (en) * 2006-07-14 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
KR100799018B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US7808834B1 (en) 2007-04-13 2010-10-05 Marvell International Ltd. Incremental memory refresh
US8031526B1 (en) 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
US8189381B1 (en) 2007-08-28 2012-05-29 Marvell International Ltd. System and method for reading flash memory cells
US8085605B2 (en) 2007-08-29 2011-12-27 Marvell World Trade Ltd. Sequence detection for flash memory with inter-cell interference
US7684273B2 (en) * 2007-11-14 2010-03-23 Qimonda North America Corp. Sense amplifier biasing method and apparatus
CN101499318B (zh) * 2008-02-03 2011-12-21 力晶半导体股份有限公司 存储器编程方法以及数据存取方法
US8045390B2 (en) * 2008-03-21 2011-10-25 Macronix International Co., Ltd. Memory system with dynamic reference cell and method of operating the same
CN102017129B (zh) * 2008-05-09 2013-10-23 株式会社半导体能源研究所 非易失性半导体存储装置
US8188535B2 (en) * 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
JP5537366B2 (ja) * 2009-10-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9070473B2 (en) 2009-12-02 2015-06-30 Micron Technology, Inc. Refresh architecture and algorithm for non-volatile memories
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011125456A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5743790B2 (ja) 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US8605181B2 (en) * 2010-11-29 2013-12-10 Teledyne Dalsa B.V. Pixel for correlated double sampling with global shutter
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102881331A (zh) * 2011-07-15 2013-01-16 复旦大学 灵敏放大器的控制电路及包括其的dram
KR20130089472A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 카드
US9607708B2 (en) 2012-03-07 2017-03-28 Medtronic, Inc. Voltage mode sensing for low power flash memory
US8582354B1 (en) * 2012-05-04 2013-11-12 Qualcomm Incorporated Method and apparatus for testing a resistive memory element
CN104063184B (zh) * 2013-03-19 2017-08-04 财团法人工业技术研究院 磁盘记录方法及其非易失性存储媒体与电子装置
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6370151B2 (ja) * 2014-07-31 2018-08-08 エイブリック株式会社 半導体集積回路装置及びその出力電圧調整方法
JP6563313B2 (ja) * 2014-11-21 2019-08-21 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US10382915B2 (en) * 2015-10-26 2019-08-13 Rubicon Global Holdings, Llc Customer tool for remote management of waste services
DE102016209045B4 (de) 2016-05-24 2022-05-25 Adidas Ag Verfahren und vorrichtung zum automatischen herstellen von schuhsohlen, sohlen und schuhe
KR20170143125A (ko) 2016-06-20 2017-12-29 삼성전자주식회사 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치
CN108109662A (zh) * 2016-11-24 2018-06-01 北京兆易创新科技股份有限公司 一种选通开关电路及包含该电路的存储器
US10216570B2 (en) * 2017-01-31 2019-02-26 Winbond Electronics Corporation Memory device and control method thereof
US9940232B1 (en) 2017-02-08 2018-04-10 Seagate Technology Llc Post-program conditioning of stacked memory cells prior to an initial read operation
US10095568B2 (en) 2017-02-08 2018-10-09 Seagate Technology Llc Background reads to condition programmed semiconductor memory cells
KR102438459B1 (ko) * 2017-08-31 2022-08-30 엘지디스플레이 주식회사 발광 표시장치와 그의 구동방법
US10446246B2 (en) * 2018-03-14 2019-10-15 Silicon Storage Technology, Inc. Method and apparatus for data refresh for analog non-volatile memory in deep learning neural network
CN114187935B (zh) * 2021-11-24 2024-05-28 北京时代民芯科技有限公司 一种flash存储器灵敏放大电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990012400A1 (en) * 1989-04-13 1990-10-18 Sundisk Corporation Multi-state eeprom read and write circuits and techniques
JP2001307494A (ja) * 2000-04-24 2001-11-02 Sharp Corp 半導体記憶装置
US6646922B2 (en) * 2001-05-31 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and method of driving the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120346B2 (ko) 1972-06-23 1976-06-24
US4648074A (en) * 1984-06-29 1987-03-03 Rca Corporation Reference circuit with semiconductor memory array
DE68923588T2 (de) * 1988-06-24 1996-07-04 Toshiba Kawasaki Kk Halbleiterspeicheranordnung.
US5163021A (en) 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
JPH0346197A (ja) * 1989-07-13 1991-02-27 Fujitsu Ltd 半導体記憶装置
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
JP3122201B2 (ja) * 1991-11-30 2001-01-09 株式会社東芝 メモリカード装置
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5418743A (en) * 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5444656A (en) * 1994-06-02 1995-08-22 Intel Corporation Apparatus for fast internal reference cell trimming
RU2190260C2 (ru) * 1994-06-02 2002-09-27 Интел Корпорейшн Считывающая схема для флэш-памяти с многоуровневыми ячейками
JP3610621B2 (ja) * 1994-11-11 2005-01-19 ソニー株式会社 不揮発性半導体メモリ装置
US5493241A (en) * 1994-11-16 1996-02-20 Cypress Semiconductor, Inc. Memory having a decoder with improved address hold time
KR100477494B1 (ko) * 1995-01-31 2005-03-23 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
JP3336813B2 (ja) * 1995-02-01 2002-10-21 ソニー株式会社 不揮発性半導体メモリ装置
JP3132637B2 (ja) * 1995-06-29 2001-02-05 日本電気株式会社 不揮発性半導体記憶装置
JPH0982097A (ja) * 1995-07-10 1997-03-28 Hitachi Ltd 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム
JP3562043B2 (ja) 1995-07-19 2004-09-08 ソニー株式会社 不揮発性記憶装置
US5617350A (en) * 1995-08-01 1997-04-01 Roohparvar; Frankie F. Flash memory system having reduced disturb and method
KR0182866B1 (ko) * 1995-12-27 1999-04-15 김주용 플래쉬 메모리 장치
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5694366A (en) * 1996-05-01 1997-12-02 Micron Quantum Devices, Inc. OP amp circuit with variable resistance and memory system including same
JP3584607B2 (ja) 1996-05-10 2004-11-04 ソニー株式会社 不揮発性記憶装置
WO2004090908A1 (ja) * 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
CN1222246A (zh) * 1996-07-10 1999-07-07 株式会社日立制作所 非逸失性半导体存储器
JP3920415B2 (ja) * 1997-03-31 2007-05-30 三洋電機株式会社 不揮発性半導体メモリ装置
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
JP3884839B2 (ja) * 1997-10-17 2007-02-21 株式会社ルネサステクノロジ 半導体記憶装置
JP3344313B2 (ja) * 1998-03-25 2002-11-11 日本電気株式会社 不揮発性半導体メモリ装置
US6044004A (en) * 1998-12-22 2000-03-28 Stmicroelectronics, Inc. Memory integrated circuit for storing digital and analog data and method
US6418054B1 (en) * 1999-08-31 2002-07-09 Advanced Micro Devices, Inc. Embedded methodology to program/erase reference cells used in sensing flash cells
US6219279B1 (en) * 1999-10-29 2001-04-17 Zilog, Inc. Non-volatile memory program driver and read reference circuits
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
FR2820539B1 (fr) 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference
US7301807B2 (en) 2003-10-23 2007-11-27 Sandisk Corporation Writable tracking cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990012400A1 (en) * 1989-04-13 1990-10-18 Sundisk Corporation Multi-state eeprom read and write circuits and techniques
JP2001307494A (ja) * 2000-04-24 2001-11-02 Sharp Corp 半導体記憶装置
US6646922B2 (en) * 2001-05-31 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and method of driving the same
US6947327B2 (en) * 2001-05-31 2005-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and method of driving the same

Also Published As

Publication number Publication date
CN1462038A (zh) 2003-12-17
US7372737B2 (en) 2008-05-13
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