JP3584607B2

JP3584607B2 - 不揮発性記憶装置

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Publication number: JP3584607B2
Application number: JP11657396A
Authority: JP
Inventors: 万千雄山岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 2004-11-04
Anticipated expiration: 2016-05-10
Also published as: JPH09306182A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な半導体メモリ、例えばＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどの不揮発性記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ，フラッシュＥＥＰＲＯＭなどの半導体メモリでは、コントロールゲートと半導体基板との間にフローフィングゲートや絶縁膜からなる電荷蓄積層を有して、メモリトランジスタが構成されている。そして、この電荷蓄積層に、一般的には電子を注入することで、データを書き込み、書き込んだメモリトランジスタにおける電子の蓄積状態からの電流を読出すことで、記憶データを判別するようにしている。
【０００３】
従って、これら電気的に書き換え可能な不揮発性記憶装置では、データ書き換え後の電荷保持特性を保証することが、製品の信頼性上、非常に重要である。
一方、例えばフラッシュＥＥＰＲＯＭなどでは、もともとビットごとにしきい値電圧を検証し精密に制御することから、各セルのメモリトランジスタのしきい値電圧を多値化することが容易であり、この種のメモリを多値化して実効的な高集積化を図る動きが、最近になって活発化してきている。
【０００４】
【発明が解決しようとする課題】
しかし、この従来の多値化した不揮発性記憶装置（以下、多値メモリという）では、例えばＤＲＡＭのように電荷保持特性を保証するためのリフレッシュ機能を備えたものがなく、このためメモリトランジスタの微細化、特にトンネル酸化膜の薄膜化にともない、電荷保持特性を長期にわたって保証することが難しくなってきた。
【０００５】
図５は、電荷蓄積層として窒化シリコン膜を用いたＭＯＮＯＳ（ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型のフラッシュＥＥＰＲＯＭについて、窒化シリコン膜中に蓄積された電荷の保持特性を示す図である。図中、横軸は、熱的にストレスを印加した時間を示し、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈを示している。また、中間の窒化シリコン膜と上層酸化シリコン膜との膜厚は、それぞれ８．３ｎｍ，４ｎｍとし、窒化シリコン膜と半導体基板との間に介在させたトンネル酸化膜の膜厚ｔ_ｏｘをパラメータとしている。
【０００６】
図５から判るように、最初に正電圧に設定されたメモリトランジスタと、最初に負電圧に設定されたメモリトランジスタとは、ストレス印加時間の経過にともなって、互いのしきい値電圧が接近してくる。これは、電荷蓄積層としての窒化シリコン膜中に保持された電子が外部に抜ける現象を反映したものである。この現象は、熱放出モデルにしたがい、時間の経過にともなって電荷が自然放出することに加え、ストレスに起因するトンネル酸化膜のリーク電流増加に起因すると、一般に説明されている。また、微細化の進展にともなって（具体的には、トンネル酸化膜の膜厚ｔ_ｏｘが薄くなるほど）、しきい値電圧の変動も激しく、今後、現在の最低保証期間である１０年をクリアすることが、益々厳しくなる状況が予想される。さらに、図示のように、トンネル酸化膜とＣＶＤ法による窒化シリコン膜との界面特性を向上させるために、トンネル酸化膜の成膜後に予め行われるＲＴＮ（ＲａｐｉｄＴｈｅｒｍａｌＮｉｔｒｉｚａｔｉｏｎ）等の加熱プロセスによっても、電荷保持特性が劣化することが判っている。
【０００７】
このような電荷保持特性の劣化が顕著になると、データの判別マージンが低下し、データの判別ができない、ひどい場合では他のデータに化けることもあり、メモリの信頼性を著しく損なうことになる。
この電荷保持特性の劣化は、メモリのデータが２値であるか多値であるかを問わない共通した問題であるが、特に多値メモリの場合にあっては、多値化を進めれば、それだけ２値のときよりしきい値電圧の分布が互いに接近してくることから、なお一層、電荷保持特性の劣化がメモリの読み出し（データ判別）に与える影響が大きくなる。
【０００８】
本発明は、このような実情に鑑みてなされ、多値メモリに適した電荷保持特性の劣化補償の手法を新たに提案し、これを用いた多値の不揮発性記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明にかかる不揮発性記憶装置は、メモリセルごとに電荷蓄積層を備えたメモリトランジスタを有し、各メモリトランジスタは半導体基板上にトンネル酸化膜、電荷蓄積層としての窒化膜およびトップ酸化膜を備え、当該電荷蓄積層への注入電荷量を変えてメモリトランジスタのしきい値電圧を調整することで、各メモリセルに書き込み可能なデータを３値以上とする不揮発性記憶装置であって、メモリトランジスタのしきい値電圧の変動を検出する検出手段と、該検出手段がメモリトランジスタのしきい値電圧の変動を検出した場合、メモリセルに対し再度の電荷注入を行う手段と、を有し、前記トンネル酸化膜の膜厚が３ｎｍ以上で４ｎｍ未満に設定され、前記検出手段は、電荷が注入されているデータ状態のしきい値電圧が分布可能な範囲に一方側で隣接する所定電圧範囲にしきい値電圧が入るトランジスタの有無により、前記メモリトランジスタのしきい値電圧の変動を検出する。
【００１１】
具体的には、例えば蓄積電荷が電子の場合、電子が抜けると正に設定されたしきい値電圧は下がるので、しきい値電圧分布の負電圧側で、その変動を検出するとよい。すなわち、本発明によれば、検出手段によって、電荷が注入されているデータ状態のしきい値電圧が分布可能な範囲に一方側で隣接する所定電圧範囲にしきい値電圧が入るトランジスタの有無により、メモリトランジスタのしきい値電圧の変動が検出される。そして、このしきい値電圧の変動が検出された場合に、再度の電荷注入を行う手段によって、たとえば変動を元に戻すような電荷注入が実行される。
【００１３】
本発明では、電荷蓄積層がトンネル酸化膜とトップ酸化膜に挟まれた、例えば窒化シリコン膜等の絶縁膜であり、しかも、その下のトンネル酸化膜厚が３．０ｎｍ以上で４．０ｎｍ未満に規定されていることから、しきい値電圧の変動方向が一方の向きになる。このため、検出手段は、しきい値電圧分布の一方端側のみで、そのしきい値電圧変動を検出する。
【００１４】
【発明の実施の形態】
以上の説明からも明らかなように、本発明の不揮発性記憶装置は、電気的にデータの書き換えができ、多値化が可能な不揮発性メモリ、例えばＥＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ等である。
【００１５】
以下、本発明に係る不揮発性記憶装置の一例として、フラッシュＥＥＰＲＯＭを、図面にもとづいて詳細に説明する。
図１は、本発明に係わるフラッシュＥＥＰＲＯＭについて、その要部を示す概略構成図である。図２は、ＮＯＲ型のフラッシュメモリセルアレイを一部拡大して示す回路図、図３は、このメモリセルアレイを構成するメモリトランジスタの略断面構造図である。
【００１６】
このフラッシュＥＥＰＲＯＭ２は、大別すると、図１に示すように、多数のメモリセルで構成されたフラッシュメモリセルアレイ４と、このメモリセルアレイ４にデータを書き込み，消去，読み出すための周辺回路６とから構成されている。周辺回路６には、ここでの図示は省略するが、各種のデコーダやバッファ回路のほか、センスアンプ，入出力コントロール回路，クロック発生回路等を含んで構成されている。また、通常、メモリセルアレイ４に正確にデータを書き込むためのベリファイ回路をも含んでいることも多い。
【００１７】
本発明に係わるフラッシュＥＥＰＲＯＭ２は、そのセル方式に特に限定はなく、ＮＯＲ型の他に、ＮＡＮＤ型，ＤＩＮＯＲ（ＤＩｖｉｄｅｄｂｉｔｌｉｎｅＮＯＲ）型等、何れのセル方式であってもよい。
具体的なメモリセルアレイ４の回路構成を、例えば図２に示すＮＯＲ型において説明しておくと、このメモリセルアレイ４には、多数のメモリトランジスタＭＴｍ−１，ｎ−１、ＭＴｍ−１，ｎ、ＭＴｍ−１，ｎ＋１、ＭＴｍ，ｎ−１、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋１、ＭＴｍ＋１，ｎ−１、ＭＴｍ＋１，ｎ、ＭＴｍ＋１，ｎ＋１がマトリックス状に配置されている。そして、これらメモリトランジスタは、横方向にワード線ＷＬｍ−１、ＷＬｍ、ＷＬｍ＋１で相互接続され、縦方向にビット線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１及び共通ソース線ＳＲＬで相互接続されている。
【００１８】
本発明における各メモリトランジスタは、メモリセルごとに配置され、それぞれ記憶データを電荷として蓄積する電荷蓄積層を備えている。また、この電荷蓄積層の注入電荷量を変えてメモリトランジスタのしきい値電圧を調整してあることで、各メモリセルに書き込み可能なデータを３値以上として、多値化されている。
【００１９】
電荷蓄積層としては、フローティングゲート等の導電層であるか、ＭＯＮＯＳ（ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型や、更には上層絶縁膜を省略したＭＮＯＳ（ＭｅｔａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型のように絶縁層であるかを問わず、又、その材質に限定はない。
【００２０】
以下、具体的なメモリトランジスタの構成を、例えば図３に示すＭＯＮＯＳ型において簡単に説明しておく。
図３中、符号１０は、例えばｐ型の不純物を導入して導電化された半導体基板を示し、この半導体基板１０の表面には、ＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅ）膜１２を介してゲート電極１４が形成されている。ＯＮＯ膜１２は、基板表面側の下層酸化膜（トンネル酸化膜１６）と、中間の窒化膜（窒化シリコン膜１８）と、上層酸化膜２０とで構成されている。トンネル酸化膜１６の膜厚は、特に限定はないが、後で詳述するように、データ保持特性の劣化を一方方向に揃える等の意味では、４ｎｍより薄くすることが望ましい。このＭＯＮＯＳ型では、中間の窒化シリコン膜１８が上記した電荷蓄積層として機能し、このトラップに電荷を蓄積する。ゲート電極１４は、例えばポリシリコン膜，ポリシリコン膜上にシリサイド膜（例えばＷＳｉ）を積層させたポリサイド膜等で構成される。
【００２１】
ＯＮＯ膜１２及びゲート電極１４の両側には、例えば酸化シリコン膜等からなるサイドウォール２２が形成されている。また、トンネル酸化膜１６の両縁から外側にかけての基板表面側には、それぞれＬＤＤと称される低濃度の不純物拡散領域（ｎ⁻領域２４）が浅く形成されている。これに対し、サイドウォール２２の外縁から外側にかけての基板奥側には、それぞれソース又はドレイン領域と称される高濃度の不純物拡散領域（ｎ^＋領域２６）が深く形成されている。
【００２２】
特に図示しないが、この上には層間絶縁層を介して、Ａｌ等の配線層が多層配線され、ゲート電極１４やソース又はドレイン領域としてのｎ^＋領域２６が、この多層配線等に接続されている。これにより、図２に示すワード線ＷＬｍ−１，ＷＬｍ，ＷＬｍ＋１、ビット線ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１、及び共通ソース線ＳＲＬによるメモリトランジスタの相互接続がなされている。
【００２３】
このような構成のＭＯＮＯＳ型メモリトランジスタでは、無バイアス時においてもトンネル酸化膜１６を挟んで基板表面にチャネルが形成されたディプレッション・トランジスタが用いられる。
そのデータ書き込みは、ゲート電極１４やｎ^＋領域２６に、所定のバイアスを印加して行う。たとえば、中央のメモリトランジスタＭＴｍ，ｎにデータを書き込む場合、図２に例示したような条件でパルス電圧をワード線ＷＬｍ及びビット線ＢＬｎに印加すれば、共通ソース線ＳＲＬから、電荷（この場合、電子）が図３のｎ^＋領域２６に供給される。そして、チャネル内を加速された電子は、ドレイン近傍のピンチオフ領域でチャネルホットエレクトロン（ＣＨＥ）となってトンネル酸化膜１６を突き抜けることで、電荷蓄積層としての窒化シリコン膜１８に注入された後、そのトラップに蓄積される。電荷蓄積量は、パルス電圧の電圧と印加時間で決まる。
【００２４】
この電荷蓄積量に応じて、メモリトランジスタのしきい値電圧Ｖｔｈが正側にシフトし、メモリトランジスタがエンハンスメントモードに遷移する。
前述したように、本発明に係わるメモリトランジスタは３値以上に多値化されている。図４は、４値のデータをメモリトランジスタ内に記憶する場合を例示する。この図は、メモリセルアレイ４内のしきい値電圧Ｖｔｈの分布図であり、横軸はＶｔｈを、縦軸はＶｔｈが同一なメモリトランジスタの個数（度数）を示す。
【００２５】
図示のように、電荷が蓄積されていないディプレッションモードのメモリトランジスタ群を“０”とすると、電荷蓄積量が多くなりＶｔｈが高くなる方向へ順に、エンハンスメントモードのメモリトランジスタ群“１”，“２”，“３”が離散的に分布している。通常、データの判別を容易にするため、図示のように、各分布間には書き込みの禁止領域が設定され、この禁止領域に対してマージンをもってデータ書き込みが行われている。このように正確なデータの書き込み（蓄積電荷量の調整）は、上記したデ−タ書き込みの際に、前記ベリファイ回路により、その値を検証しながらＶｔｈを精密制御することにより達成される。
【００２６】
他方、このＮＯＲ型セルでは、そのデータ消去時には、特に図示しない所定のバイアス条件下、蓄積電荷がＦＮ（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）トンネルリングにより引き抜かれる。
ところで、図５で、先に従来技術の問題点として指摘したように、ＥＥＲＯＭでは、電荷蓄積層（例えば、窒化シリコン膜１８）に一旦蓄積された電荷が、長時間放置されると、熱放出モデルにしたがい、或いはストレスにより徐々に基板側に抜けて、電荷保持特性が劣化するといった問題がある。
【００２７】
この問題に対処するために、本発明に係わるフラッシュＥＥＰＲＯＭ２では、この特性劣化を補償するための幾つかの手段を有して構成されている。
すなわち、図１に示すように、周辺回路６内には、メモリトランジスタのしきい値電圧Ｖｔｈの変動を検出する検出手段としてのしきい値変動検出回路３０と、このしきい値変動検出回路３０がＶｔｈの変動を検出するタイミングを付与するためのタイマ３２と、しきい値変動検出回路３０がメモリトランジスタのＶｔｈ変動を検出した場合、メモリセルに対し再度のデータ書き込みを行う再書込手段としての再書込回路３４とが設けられている。
【００２８】
この劣化補償の動作を更に詳しく説明すると、まず、タイマ３２から、しきい値変動検出回路３０にＶｔｈの変動検出を指示する検出タイミング信号Ｓ１が、例えば月に一度といった定期的に、或いは非定期的に出力される。
非定期的な場合の具体例としては、例えば電源を入れる毎に検出タイミング信号Ｓ１を出力させるようにしたり、書き換えの有無を監視しておき、書き換えがない時間が所定時間を越えたら検出タイミング信号Ｓ１を出力させるようにしてもよい。また、例えば書き換え頻度とデータ判別の限界となる最長の電荷保持時間（限界保持時間）との関係を示すテーブルを、予めメモリに格納しておき、書き換えの頻度を監視して、読みだしたテーブルを参照しながら、書き換え頻度が大きければ早めに検出タイミング信号Ｓ１を出力させ、書き換え頻度が小さければ検出タイミング信号Ｓ１を出力させる時期を遅らせるようにしてもよい。なお、これら非定期的な場合の処理（電源や書き換えについての監視、テーブルの読出し等）は、タイマ３２側に限らず、しきい値変動検出回路３０側で制御するようにしても構わない。この場合、検出タイミング信号Ｓ１は、時間情報の信号である。
【００２９】
検出タイミング信号Ｓ１の入力により、しきい値変動検出回路３０が、メモリセルアレイ４に対し、その特定トランジスタのしきい値電圧Ｖthの変動検出を行う。すなわち、図１に示すように、検出開始信号Ｓ２を特定トランジスタに出力し、そのＶthの変動を検出信号Ｓ３として入力する。
【００３０】
具体的には、例えばメモリセルと同等なストレスを受けるリファレンスセルを、予めメモリセルアレイ４内に設けておき、そのリファレンストランジスタのＶｔｈがずれているか否かをみる。メモリセルアレイ４の面積が広い場合は、リファレンスセルを、例えばメモリセルアレイ４を構成するブロックやワード線セクタごとに設けてもよい。また、リファレンスセルを設けずに、正規のメモリトランジスタについてＶｔｈのずれを検出するようにしてもよい。検出する正規のメモリセルの指定は、リファレンスセルの配置と同様に、任意である。
【００３１】
このＶｔｈのずれを検出するためには、蓄積電荷（電子）が抜けることでＶｔｈは負側にシフトするので、図４に示すように、しきい値電圧分布“１”，“２”，“３”に対しては、その負電圧側にΔＶｔｈ幅の検出箇所を設定し、この所定幅内にＶｔｈが入る特定トランジスタの有無を検知する。この検出箇所は任意であり、どのしきい値電圧分布に対して設定してもよいが、一般には、蓄積電荷量の多い高Ｖｔｈ側の分布“３”の変動量が大きいと考えられることから、高Ｖｔｈ側の分布“３”の負電圧側に所定距離をおいて設定するとよい。Ｖｔｈ分布に対する検出箇所の位置は、特に限定はないが、例えば図示のように、禁止領域の正電圧側端に設けることができる。
【００３２】
このようにして、しきい値変動検出回路３０がＶｔｈ変動があったと判断すると、しきい値変動検出回路３０からは、再書込開始信号Ｓ４が、再書込回路３４に出力される。
再書込開始信号Ｓ４を入力した再書込回路３４は、図１に示すように、メモリセルアレイ４に対し、データの再書き込みをかける。
【００３３】
この再書き込みは、全てのメモリセルについて行ってもよいが、一部のメモリセルのみについて行ってもよい。例えば、リファレンスセルをモニタする場合は、Ｖｔｈ変動があったリファレンスセル周囲のメモリセルについてのみ、ブロックやワード線セクタ等の所定単位で、データの再書き込みを行ってもよい。また、正規のメモリセルをモニタする場合では、所定単位のほか、モニタしたメモリセルのみデータの再書き込みを行ってもよい。
【００３４】
このデータの再書き込みは、通常、記憶データを一旦消去し、初期データを再び書き込むことで行う。また、記憶データを消去せずに行う方法もある。すなわち、多値メモリでは、通常、ビットごとにしきい値電圧を検証し精密に制御することができるので、記憶データの消去は行わずに、メモリトランジスタのしきい値電圧の変動分の電荷量を補償するように、データを書き戻すことも可能である。これらのデータ再書き込みにより、電荷保持特性の劣化補償を容易に行うことができる。
【００３５】
このように、電荷蓄積層が窒化シリコン膜等の絶縁膜であるＭＯＮＯＳ型（又はＭＮＯＳ型）では、電荷蓄積層が導電膜である場合に比べ電荷保持特性の劣化が激しいので、本発明の適用による劣化補償の効果が大きい。
なお、本発明は、上記説明に限定されるものではない。
【００３６】
たとえば、上記説明では、セル方式はＮＯＲ型でＭＯＮＯＳ型のメモリトランジスタを有する場合を例示し、電荷注入はチャネルホットエレクトロン（ＣＨＥ）によるとした。しかし、低消費電力化を理由に、特にＮＡＮＤ型やＤＩＮＯＲ型では、ＮＦトンネリングによる電荷注入も可能である。また、低電圧化のため、ダイレクトトンネリングを利用してもよい。
【００３７】
本発明者らは、前記したトンネル酸化膜１８の膜厚を４ｎｍより薄くすると、電荷の突き抜けがＮＦトンネリングからダイレクトトンネリングに移行し、その膜厚が３〜４ｎｍの範囲では、Ｖｔｈの変動方向を一方に揃えることができることを確認した。この膜厚範囲でＶｔｈの変動方向を一方に揃えることができるのは、電子が抜ける際に正孔が電荷蓄積層に基板側から入ることがなく、このためバイアス印加時にディプレッション領域が形成されるようなことがないためと考えられる。
【００３８】
これは、図４では、低Ｖｔｈ側の分布“０”のＶｔｈ変動が殆どなくなることを意味する。また、データ書き込みの際に周囲に接続されたメモリセルが影響を受ける、いわゆるソフトライトがあっても、しきい値電圧の変動方向を一方に予め揃えておけば、これが周囲のメモリセルにとってもしきい値電圧の補償方向と一致するので、この意味で好ましい。
【００３９】
【発明の効果】
以上説明してきたように、本発明に係る不揮発性記憶装置によれば、多値メモリにおいて、電荷保持特性の劣化補償を容易に行うことができる。
この結果、多値化して実質的な高集積化を図り、しかも信頼性が高い不揮発性記憶装置を提供することが可能となった。
【図面の簡単な説明】
【図１】本発明に係わるフラッシュＥＥＰＲＯＭについて、その要部を示す概略構成図である。
【図２】図１のフラッシュＥＥＰＲＯＭに採用可能な、ＮＯＲ型のフラッシュメモリセルアレイを一部拡大して示す回路図である。
【図３】図１のフラッシュＥＥＰＲＯＭに採用可能な、ＭＯＮＯＳ型のメモリトランジスタの略断面構造図である。
【図４】図１のフラッシュＥＥＰＲＯＭにおいて、多値化の例として、４値のデータをメモリトランジスタ内に記憶する場合のメモリセルアレイ内のしきい値電圧（Ｖｔｈ）の分布図である。
【図５】従来技術の問題点説明のために、ＭＯＮＯＳ型のフラッシュＥＥＰＲＯＭについて、窒化シリコン膜中に蓄積された電荷の保持特性を示す図である。
【符号の説明】
２…フラッシュＥＥＰＲＯＭ（不揮発性記憶装置）、４…フラッシュメモリセルアレイ、６…周辺回路、１０…半導体基板、１２…ＯＮＯ膜、１４…ゲート電極、１６…トンネル酸化膜、１８…窒化シリコン膜（電荷蓄積層）、２０…上層酸化膜、２２…サイドウォール、２４…ｎ⁻領域、２６…ソース又はドレイン領域としてのｎ^＋領域、３０…しきい値検出回路（検出手段）、３２…タイマ、３４…再書込回路（再書込手段）、ＭＴｍ，ｎ等…メモリトランジスタ、ＷＬｍ−１，ＷＬｍ，ＷＬｍ＋１ …ワード線、ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１ …ビット線、ＳＲＬ…共通ソース線、Ｓ１…検出タイミング信号、Ｓ２…検出開始信号、Ｓ３…検出信号、Ｓ４…再書込開始信号。

Claims

メモリセルごとに電荷蓄積層を備えたメモリトランジスタを有し、各メモリトランジスタは半導体基板上にトンネル酸化膜、電荷蓄積層としての窒化膜およびトップ酸化膜を備え、当該電荷蓄積層への注入電荷量を変えてメモリトランジスタのしきい値電圧を調整することで、各メモリセルに書き込み可能なデータを３値以上とする不揮発性記憶装置であって、
メモリトランジスタのしきい値電圧の変動を検出する検出手段と、
該検出手段がメモリトランジスタのしきい値電圧の変動を検出した場合、メモリセルに対し再度の電荷注入を行う手段と、を有し、
前記トンネル酸化膜の膜厚が３ｎｍ以上で４ｎｍ未満に設定され、
前記検出手段は、電荷が注入されているデータ状態のしきい値電圧が分布可能な範囲に一方側で隣接する所定電圧範囲にしきい値電圧が入るトランジスタの有無により、前記メモリトランジスタのしきい値電圧の変動を検出する
不揮発性記憶装置。