WO2010114406A1 - Ячейка памяти для быстродействующего эсппзу и способ ее программирования - Google Patents
Ячейка памяти для быстродействующего эсппзу и способ ее программирования Download PDFInfo
- Publication number
- WO2010114406A1 WO2010114406A1 PCT/RU2009/000149 RU2009000149W WO2010114406A1 WO 2010114406 A1 WO2010114406 A1 WO 2010114406A1 RU 2009000149 W RU2009000149 W RU 2009000149W WO 2010114406 A1 WO2010114406 A1 WO 2010114406A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- gate
- memory cell
- region
- diode
- anode
- Prior art date
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
Definitions
- the invention relates to nanoelectronics, and more particularly to non-volatile electrically programmable read-only memory devices (EEPROM).
- EEPROM electrically programmable read-only memory devices
- CMOS complementary metal-oxide-semiconductor
- CMOS complementary metal-oxide-semiconductor
- the gate region (substrate) of the MOS transistor is connected to a common bus (ground), the gate to the address bus, and the drain to the discharge bus, and the source to the numerical bus.
- the design of the memory cell is a functionally integrated structure, in which the information capacity is formed by the source region of the n (p) type, the space charge region is the pn junction source-substrate, and the substrate n (p) itself is of the type of a MOS transistor, region the gate forms an address bus, and an electrode (contact) of the discharge bus is located on the drain region n (p) - type.
- Such a memory cell does not have extremely small sizes due to the need to place information capacity, which is desirable to have a larger size.
- the second disadvantage is the complexity of the technological implementation of a non-volatile element based on it / it requires the manufacture and placement of an additional capacitor from a ferroelectric. /
- the aim of the invention is to increase the speed, reliability and integration of EEPROM.
- the electrical circuit of the memory cell additionally contains the first and second diodes and a numerical bus, while the cathode (anode) of the first diode is connected to the numerical bus and the source of n (p) -MOP transformer, its anode is connected to the anode of the second diode , with the gate region of n (p) -MOS transistor and the first output of the capacitor, the second terminal of which is connected to the gate of the n (p) -MOS transistor and to the address bus, and the cathode of the second diode is connected to the drain region n (p) - MOS transistor and bit bus.
- the gate of the n (p) -MOS transformer is connected to the cathode (anode) of the first diode.
- the design of the memory cell is a single functionally integrated structure that contains an n (p) -MOS transformer with a “floating” gate region, while its n (p) -region of the source is simultaneously the region n (p) - the type of cathode (anode) of the first diode, and the p (n) gate region is the region of the p (n) -type of the anode (cathode) of the first diode; the n (p) region of the drain is the region n (p) of the cathode (anode) of the second diode, and the p (n) gate region forms the region of the p (n) type of the anode (cathode) of the second diode; the capacitor is respectively formed by a gate, a dielectric, and a gate region of a MOS transistor.
- the record of operational information in the form of a charge in the capacitor can be stored (similarly to the prototype memory cell) for a sufficiently long time and its storage time is determined by the leakage currents of the pn junctions of the drain-source of the MOS transistor, while the potential difference the capacitor formed by the gate by the gate insulator and the gate region Vc does not exceed the potential value ⁇ V ⁇ p ⁇ in the gate system of the MOS transistor necessary for programming the memory cell i.e. Vpp ⁇ Vpp
- an additional ⁇ high ⁇ potential YVd ⁇ is supplied to the gate of the MOS transistor, and such that the sum of the potentials Vc and Vd exceeds the programming voltage of the memory cell, i.e.
- the proposed memory cell solves this problem due to the fact that at the first, first stage, operational information is recorded in the memory cell in the form of charges in the gate capacitances of the corresponding MOS transistors, as in DOS relatively quickly.
- a short ⁇ l-2 milliseconds ⁇ additional voltage is applied (or irradiated with ionizing radiation), as a result of which all EEPROM memory cells are programmed simultaneously.
- the EEPROM programming time is reduced from tens of minutes to several milliseconds.
- n (p) -MOS transformer T 1 the source of which is connected to the cathode (anode) of the first diode Dl, a digital bus Z
- the anode (cathode) of the first diode is connected to the anode (cathode) of the second diode D2 by the gate region of the MOS transistor Tl and the first terminal of the capacitor C 5, the second terminal of which is connected to the gate of the n (p) -MOP transistor Tl and the address bus X
- the cathode (anode) of the second diode D2 is connected to the drain of the n (p) -MOP transformer and the discharge bus Y.
- the gate of the MOS transistor is connected to the drain area, (see Fig. 26)
- It consists of a substrate - 1, on the surface of which there is a dielectric layer - 2, on the surface of which there is a drain region - 3 forming a numerical bus, a source region -4 forming a discharge bus, a gate region
- SUBSTITUTE SHEET (RULE 26) of which the gate - 7, which forms the address bus, is located, on the surface of the drain, source, and gate regions there is an insulating dielectric -8, and on the source region - 4 there is a discharge bus electrode - 9.
- the gate 7 of the MOS transistor forms an electrical contact with the drain region - 3 (see Fig. 4 a and Fig. 4 b)
- the memory cell works as follows:
- the lattice recording operational information "log 1" Upon receipt of a positive potential on the address bus X, and a zero potential on the discharge bus y, the information capacitor C is discharged through the diode D2, while a negative potential (charge) is formed on the “floating” gate region of the MOS transistor with respect to the gate, which can be stored sufficiently long in the mode of storing operational information, that is, with a zero potential at the gate (address bus X) and a positive potential at the drain of the discharge bus Y.
- the storage time of the charge information in the capacitor is determined by the current leakage of diodes, that is, the drain-source pn junctions of the MOS transistor, and usually amounts to hundreds of milliseconds (as in a conventional DOS based on a Dennard memory cell taken as a prototype).
- the state “log 0” corresponds to the absence of an information charge in the capacitor in the memory cell, as in the usual DOSE ..
- operational information in the form of “log 1” and “log 0” is recorded in all cells of the EEPROM.
- the recording time of the RAM also corresponds to the time of its recording in the usual DOSE, i.e., ⁇ 10 ⁇ 9 s per cell.
- MOS transistor of the EEPROM memory cell It is important that the physical programming principle of the MOS transistor of the EEPROM memory cell is not significant.
- an MNOS transistor, a FAMOS transistor with a “floating” gate, a MOS transistor programmed with hydrogen ions [4], etc. can be used.
- a high-speed EEPROM based on the proposed memory cell can be implemented, for example, on the basis of the traditional K-MOS silicon isolator technology.
- ⁇ KHI ⁇ see figure 3, and figure .. 4., or on monosilicon see figure 5
Abstract
Изобретение относится к наноэлектронике, более конкретно к энергонезависимым электрически программируемым постоянным запоминающим устройствам \ ЭСППЗУ.\ "Flеsh" - памяти. В настоящее время ЭСППЗУ "Flеsh" - памяти имеет относительно низкое быстродействие по сравнением с оперативной памятью \ ДОЗУ \ составляющее в зависимости от размера памяти единицы - десятки минут.. Это прежде всего связано с последовательным принципом программирования ячеек памяти ЭСППЗУ. Предлагаемое изобретение позволяет на порядки повысить быстродействие ЭСППЗУ., за одновременного использования оригинальной электрической схемы ячейки памяти, функционально- интегрированной ее конструкции и двух этапного способа ее программирования.
Description
Ячейка памяти для быстродействующего ЭСППЗУ и способ ее программирования
Изобретение относится к наноэлектронике, более конкретно к энергонезависимым электрически программируемым постоянным запоминающим устройствам (ЭСППЗУ).
Известны однотранзисторные ячейки памяти для запоминающих устройств (ЗУ). Например: ячейка «Дeннapдa» [1] для динамической оперативной памяти (ДОЗУ), ячейка памяти "с плавающим)) затвором " FAMOS [2] для ЭСППЗУ, ячейка памяти на основе транзистора со структурой " кремний - оксид- нитрид - оксид - поликремний " ( МНОП, КОНОП , SONOS ) [3]. В этих ячейках подзатворная область (подложка) МОП- транзистора подсоединена к общей шине (земля), затвор к адресной шине, а сток к разрядной шине, а исток к числовой шине.
В такой ячейке [1] сложно обеспечить энергонезависимость ЗУ и она имеет относительно большие размеры из-за необходимости иметь большую площадь информационной емкости Ячейки [2,3] не обеспечивают быстрое программирование ЭППЗУ из-за последовательного по времени способа их программирования.
Наиболее близкой по технической сущности к изобретению является ячейка памяш «Дeннapдa» [1] На. фиг.lа и фиг.lб показаны соответственно электрическая схема и конструкция ячейки памяти . Она содержит n(p)-MOП транзистор, сток которого подсоединен с разрядной шиной, затвор с адресной шиной, подзатворная область с общей шиной, а исток с первым выводом конденсатора, второй вывод которого соединен с общей шиной.
При этом конструкция ячейки памяти является функционально-интегрированной структурой, у которой информационная емкость образована областью истока n(p)-типa, областью пространственного заряда р-п-переход исток-подложка и самой подложкой n(p)- типа МОП-транзистора, область затвора образует адресную шину, а на области стока n(p)- типа расположен электрод (контакт) разрядной шины.
Такая ячейка памяти не обладает предельно малыми размерами из-за необходимости размещать информационную емкость, которую желательно иметь большей величины. Вторым недостатком является сложность технологической реализации энергонезависимого элемента на ее основе / для него требуется изготовление и размещение дополнительного конденсатора из сегнетодиэлектрика./
Целью изобретения является повышение быстродействия, надежности и интеграции ЭСППЗУ.
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
Поставленная цель достигается тем, что электрическая схема ячейки памяти содержит дополнительно первый и второй диоды и числовую шину, при этом катод (анод) первого диода соединен с числовой шиной и истоком n(p)-MOП-тpaнзиcтopa, его анод соединен с анодом второго диода, с подзатворной областью n(p)-MOП-тpaнзиcтopa и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(p)-MOП- транзистора и к адресной шине, а катод второго диода соединен с областью стока n(p)- МОП-транзистора и разрядной шиной.
С целью упрощения электрической схемы затвор n(p)-MOП-тpaнзиcтopa соединен с катодом (анодом) первого диода.
Конструкция ячейки памяти (как и прототип) является единой функционально- интегрированной структурой, которая содержит n(p)-MOП-тpaнзиcтop с «плaвaющeй» подзатворной областью, при этом его n(p)-oблacть истока является одновременно областью n(p)-типa катода (анода) первого диода, а p(n) подзатворная область является областью p(n)-типa анода (катода) первого диода; n(p)-oблacть стока является областью n(p) катода (анода) второго диода, а p(n) подзатворная область образует область p(n)-типa анода (катода) второго диода; конденсатор соответственно образован затвором, диэлектриком и подзатворной областью МОП-транзистора.
Программирование ячейки памяти происходит в два этапа
На первом этапе осуществляют запись оперативной информации, Vr.е. логической единицы «лoг 1» \ путем подачи на адресную шину высокого (низкого) нулевого потенциала, а на разрядную шину низкого (высокого) потенциала (+V) и заряжают конденсатор через второй диод, при этом «плaвaющaя» подзатворная область МОП- транзистора (являющаяся первой обкладкой конденсатора) приобретает отрицательный заряд и потенциал по отношению к затвору, который является второй обкладкой конденсатора.
.Произведенная запись оперативной информации в виде заряда в конденсаторе, может сохраняться (аналогично, как в ячейке памяти-прототипе) достаточно долго и время его хранения определяется токами утечки р-п-переходов сток-истока МОП- транзистора, при этом величина разности потенциалов в конденсаторе образованным затвором подзатворным диэлектриком и пдзатворной областью Vc не превышает величину потенциалов \ Vпp\ в подзатворной системе МОП транзистора, необходимую для программирования ячейки памяти т.е. Vпp<Vпp
На втором этапе на затвор МОП-транзистора подается дополнительный \выcoкий\ потенциал YVд \ причем такой, что сумма потенциалов Vc и Vд превышает напряжение программирования ячейки памяти, т.е.
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
Vc + Vд > Vпр при этом происходит запись постоянной (энергонезависимой) информации в ячейку памяти.
В случае «зaпиcи» логического нуля «лoг 0» конденсатор не заряжается отрицательным потенциалом, и записи информации в ячейку памяти при подаче дополнительного Vд напряжения не происходит.
Преимущество заявленной ячейки памяти по сравнению с аналогами и прототипом очевидно из конструкций матриц ЭППЗУ представлены на рис .2 и рис. 3. при этом интеграция памяти ЭППЗУ, как это видно из рисунков достигает теоретического предела.
Быстродействие традиционного ЭППЗУ по сравнению с ДОЗУ достаточно медленное и определяется длительностью процесса последовательного по времени программирования ячеек памяти ЭППЗУ.
Предполагаемая ячейка памяти решает эту проблему за счет того, что вначале, на первом этапе в ячейке памяти записывается оперативная информация в виде зарядов в емкостях затворов соответствующих МОП-транзисторов , как в ДОЗУ относительно быстро.
На втором этапе подается кратковременно \l-2 миллисекунды \ дополнительное напряжение (или проводят облучение ионизирующим излучением) в результате чего программируются все ячейки памяти ЭППЗУ одновременно Таким образом, время программирования ЭППЗУ сокращается с десятков минут до нескольких миллисекунд.
Электрическая схема ячейки памяти (см. фиг. 2а )
Она содержит n(p)-MOП-тpaнзиcтop T 1, исток которого соединен с катодом (анодом) первого диода Dl, числовой шиной Z, анод (катод) первого диода соединен с анодом (катодом) второго диода D2 подзатворной областью МОП-транзистора Tl и первым выводом конденсатора C5 второй вывод которого соединен с затвором n(p)-MOП- транзистора Tl и адресной шиной X, катод (анод) второго диода D2 соединен со стоком n(p)-MOП-тpaнзиcтopa и разрядной шиной Y.
С целью упрощения электрической схемы затвор МОП транзистора соединен с областью стока, (см. фиг. 26 )
Конструкция и топология ячейки памяти (см. рис. За , б)
Она состоит из подложки - 1, на поверхности которой расположен слой диэлектрика - 2, на поверхности которого расположена область стока - 3 образующая числовую шину, область истока -4 образующая разрядную шину , подзатворная область
- 5, , на поверхности которой расположен подзатворный диэлектрик - 6, на поверхности
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
которого расположен затвор - 7,oбpaзyющий адресную шину , на поверхности областей стока, истока, затвора расположен изолирующий диэлектрик -8, а на области истока - 4 расположен электрод разрядной шины - 9.
С целью упрощения конструкции ячейки памяти затвор 7 МОП транзистора образует электрический контакт с областью стока - 3 (см. фиг. 4 а и фиг.4 б)
Ячейка памяти работает следующим образом:
В решетке записи оперативной информации «лoг 1». При поступлении положительного потенциала на адресную шину X, нулевого - на разрядную шину у происходит разрядка информационного конденсатора С через диод D2, при этом на «плaвaющeй» подзатворной области МОП-транзистора формируется отрицательный потенциал (заряд) по отношению к затвору, который может хранится достаточно долго в режиме хранения оперативной информации, т. е. при нулевом потенциале на затворе (адресной шины X ) и положительном потенциале на стоке разрядной шины Y. Время хранения информации заряда в конденсаторе определяется токами утечки диодов, т. е. сток-истоковых р-п-переходов МОП-транзистора, и обычно составляет сотни миллисекунд (как в обычном ДОЗУ на основе ячейки памяти «Дeннapдa» , взятой за прототип).
Состояние «лoг 0» соответствует отсутствию записи в ячейку памяти информационного заряда в конденсатор, как в обычном ДОЗУ..
Таким образом, во все ячейки ЭППЗУ записывается оперативная информация в виде «лoг 1» и «лoг 0». При этом время записи оперативной памяти также соответствует времени ее записи в обычное ДОЗУ, т. е. ~10~9 с на ячейку. После записи оперативной информации в ячейке памяти , ее фактически переводят в постоянную путем одновременного программирования всех МОП-транзисторов, например, подачей дополнительного напряжения на все затворы транзисторов.
При этом важно, что физический принцип программирования МОП-транзистора ячейки памяти ЭСППЗУ не имеет существенного значения. В ячейке памяти может быть использован, в частности МНОП-транзистор, FАМОS-транзистор с «плaвaющим» затвором, МОП-транзистор, программируемый ионами водорода [4] и т. д.
Примеры реализации
Быстродействующая ЭСППЗУ на основе предлагаемой ячейки памяти может быть реализована, например, на основе традиционной К-МОП технологии кремний на изоляторе. \ KHИ\ см. фиг.3,и фиг.. 4. , или на монокремнии см. фиг.5
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
Источники информации
1- Маtsuе S,Vamamoto H, Коbауski К , еt аl/ А 256 Кbit dynamia RAM IEEE , J. 1980. V sс-. 15. ..Nb 5 , p.872-874.
2- Al Fаziо , Маrk Ваuег " Iпtеl Strаtа Flеsh TM Меmоrу Теспоlоgу Diеvорmепt епd Imрmепtаtiоп /" Iпtеl Теспоlоgу Gоurпаl Q 4 ,1997 1-13
3-M.L. Frепсh епd М.Н. VVhitе " Sсаliпg оf miltidiеlесtriс попvоlаtilе Sопоs Меmоrу
Stшсturес " Sоlid - Stаtе Еlес. , vоl, 37 , р. 1913 , 1995
4- К.Vапhеusdеп, W.L: Wаrrеп, R.А.В Dеviпе, D. M. Flееtwооd, J.R. Sсhwапk еt.аl.
Nоп-vоlаtilе mеmоrу dеviсе bаsеd оп mоbilе ргоtопs iп SiO2 thiп films
Nature| VoI 386| 10 Арril 1997
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
Claims
Формула изобретения
ILl. Ячейка памяти, содержащая n(p) МОП-транзистор, конденсатор, адресную разрядную шину, отличающаяся тем, что содержит дополнительно первый и второй диоды и числовую шину, при этом катод (анод) первого диода соединен с числовой шиной истоком n(p)-MOП-тpaнзиcтopa, его анод соединен с анодом второго диода, с подзатворной областью n(p)-MOП-тpaнзиcтopa и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(p)-MOП-тpaнзиcтopa и к адресной шине, а катод второго диода соединен с областью стока n(p)-MOП-тpaнзиcтopa и разрядной шиной.
П.2. Ячейка памяти по п.l затвор n(p) МОП-транзистора соединен с катодом (анодом) первого диода
П.З. Ячейка памяти по п.З, содержащая на подложке адресную и разрядную шину, n(p) МОП-транзистор, состоящий из области стока, истока, затвора, диэлектрика и подзатворной области, образующую первый вывод (обкладку конденсатора) отличающаяся тем, что конструкция ячейки памяти (как и прототип) является единой функционально-интегрированной структурой, которая содержит n(p)-MOП-тpaнзиcтop с «плaвaющeй» подзатворной областью, при этом его n(p)-oблacть истока является одновременно областью n(p)-типa катода (анода) первого диода, а p(n) подзатворная область является областью p(n)-типa анода (катода) первого диода; n(p)-oблacть стока является областью n(p) катода (анода) второго диода, а p(n) подзатворная область образует область p(n)-типa анода (катода) второго диода; конденсатор соответственно образован затвором, диэлектриком и подзатворной областью МОП-транзистора.
П.4. Способ программирования ячейки памяти ЭППЗУ путем подачи подачи электрических сигналов на затворную и сток-истоковые области МОП-транзистора, отличающийся тем, что программирование ячейки памяти происходит в два этапа:. - на первом этапе осуществляют запись оперативной информации логической единицы лог " 1 " путем подачи на адресную шину высокого (низкого) нулевого потенциала, а на разрядную шину низкого (высокого) потенциала Vc и заряжают конденсатор через второй диод, при этом «плaвaющaя» подзатворная область МОП-транзистора (являющаяся первой обкладкой конденсатора) приобретает отрицательный
\ положительный \ заряд (потенциал ) по отношению к затвору
. при этом величина разности потенциалов затвор-подложка Vc не превышает величину разности потенциалов на подзатворной системе транзистора Vпр, необходимую для программирования ячейки памяти., т.е. Vc < Vпр
ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
На втором этапе осуществляется фиксация оперативной информации лог " 1 " в энергонезависимую постоянную , для чего на затвор МОП транзистора подается высокий \ низкий \ потенциал V д при чем такой , что сумма разности потенциалов Vc и V д соответствовало напряжению программирования МОП транзистора ячейки памяти. , т.е.
Vc+ V д = Vпp
В случае записи \ хранения \ логического нуля «лoг 0» в ячейке памяти подачу электрических сигналов производят таким образом , что конденсатор не заряжается
7 ЗАМЕНЯЮЩИЙ ЛИСТ (ПРАВИЛО 26)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/RU2009/000149 WO2010114406A1 (ru) | 2009-03-30 | 2009-03-30 | Ячейка памяти для быстродействующего эсппзу и способ ее программирования |
| RU2010106293/08A RU2481653C2 (ru) | 2009-03-30 | 2009-03-30 | Ячейка памяти для быстродействующего эсппзу и способ ее программирования |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/RU2009/000149 WO2010114406A1 (ru) | 2009-03-30 | 2009-03-30 | Ячейка памяти для быстродействующего эсппзу и способ ее программирования |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2010114406A1 true WO2010114406A1 (ru) | 2010-10-07 |
Family
ID=42828509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/RU2009/000149 WO2010114406A1 (ru) | 2009-03-30 | 2009-03-30 | Ячейка памяти для быстродействующего эсппзу и способ ее программирования |
Country Status (2)
| Country | Link |
|---|---|
| RU (1) | RU2481653C2 (ru) |
| WO (1) | WO2010114406A1 (ru) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163243A (en) * | 1977-09-30 | 1979-07-31 | Hewlett-Packard Company | One-transistor memory cell with enhanced capacitance |
| RU2205471C2 (ru) * | 1996-09-23 | 2003-05-27 | Сименс Акциенгезелльшафт | Энергонезависимая ячейка памяти |
| RU2216795C2 (ru) * | 2001-02-27 | 2003-11-20 | Саито Такеши | Ячейка памяти динамического запоминающего устройства |
| WO2008030588A1 (en) * | 2006-09-07 | 2008-03-13 | Micron Technology, Inc. | One-transistor dram floating-body cell with a bias gate in a bulk substrate and methods of fabricating and operating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1004424A3 (nl) * | 1991-01-31 | 1992-11-17 | Imec Inter Uni Micro Electr | Transistorstruktuur voor uitwisbare en programmeerbare geheugens. |
| RU2001129132A (ru) * | 2001-10-30 | 2003-08-20 | САИТО Такеши (JP) | Ячейка памяти К-МОП динамического оперативного запоминающего устройства |
-
2009
- 2009-03-30 WO PCT/RU2009/000149 patent/WO2010114406A1/ru active Application Filing
- 2009-03-30 RU RU2010106293/08A patent/RU2481653C2/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163243A (en) * | 1977-09-30 | 1979-07-31 | Hewlett-Packard Company | One-transistor memory cell with enhanced capacitance |
| RU2205471C2 (ru) * | 1996-09-23 | 2003-05-27 | Сименс Акциенгезелльшафт | Энергонезависимая ячейка памяти |
| RU2216795C2 (ru) * | 2001-02-27 | 2003-11-20 | Саито Такеши | Ячейка памяти динамического запоминающего устройства |
| WO2008030588A1 (en) * | 2006-09-07 | 2008-03-13 | Micron Technology, Inc. | One-transistor dram floating-body cell with a bias gate in a bulk substrate and methods of fabricating and operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2481653C2 (ru) | 2013-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7407879B2 (ja) | 半導体装置 | |
| JP6360925B2 (ja) | 半導体装置の作製方法 | |
| JP5695934B2 (ja) | 半導体装置 | |
| TWI305919B (en) | Negative voltage discharge scheme to improve snapback in a non-volatile memory | |
| US20060067124A1 (en) | Nonvolatile memory structure | |
| US20030235075A1 (en) | Vertical NROM having a storage density of 1bit per 1F2 | |
| TW200617957A (en) | PFET nonvolatile memory | |
| JP2008544526A (ja) | Ｈｉｇｈ−Ｋ誘電体における正孔トラップを用いるメモリ | |
| US9214465B2 (en) | Structures and operational methods of non-volatile dynamic random access memory devices | |
| US9110116B2 (en) | Electric charge flow circuit for a time measurement | |
| JPS602783B2 (ja) | ダイナミツク・ランダム・アクセス・メモリ装置 | |
| US20070133286A1 (en) | Nonvolatile memory and method of program inhibition | |
| TWI303425B (en) | Non-volatile dynamic random access memory | |
| EP0387102A2 (en) | Semi-conductor non-volatile memory and method of writing the same | |
| CN107393926B (zh) | 闪存单元、闪存阵列及其操作方法 | |
| US6163482A (en) | One transistor EEPROM cell using ferro-electric spacer | |
| US20100103744A1 (en) | Non-volatile memory device and method of driving the same | |
| RU2481653C2 (ru) | Ячейка памяти для быстродействующего эсппзу и способ ее программирования | |
| RU2465659C1 (ru) | Ячейка памяти для быстродействующего эсппзу с управляемым потенциалом подзатворной области | |
| US3781831A (en) | Read only memory utilizing floating gate transistors and method of programming | |
| TWI710113B (zh) | 電子寫入抹除式可複寫唯讀記憶體的操作方法 | |
| TWI695489B (zh) | 電子寫入抹除式可複寫唯讀記憶體的低壓快速抹除方法 | |
| US20090052258A1 (en) | Systems, methods and devices for a memory having a buried select line | |
| US20070147134A1 (en) | Low power NROM memory devices | |
| US20230377636A1 (en) | Semiconductor element memory cell and semiconductor element memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09842757 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| ENP | Entry into the national phase |
Ref document number: 2010106293 Country of ref document: RU Kind code of ref document: A |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 09842757 Country of ref document: EP Kind code of ref document: A1 |