JP2008544526A - Ｈｉｇｈ−Ｋ誘電体における正孔トラップを用いるメモリ - Google Patents
Ｈｉｇｈ−Ｋ誘電体における正孔トラップを用いるメモリ Download PDFInfo
- Publication number
- JP2008544526A JP2008544526A JP2008517063A JP2008517063A JP2008544526A JP 2008544526 A JP2008544526 A JP 2008544526A JP 2008517063 A JP2008517063 A JP 2008517063A JP 2008517063 A JP2008517063 A JP 2008517063A JP 2008544526 A JP2008544526 A JP 2008544526A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric
- layer
- volatile memory
- holes
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 45
- 239000003989 dielectric material Substances 0.000 title description 6
- 230000005524 hole trap Effects 0.000 title 1
- 238000002347 injection Methods 0.000 claims description 24
- 239000007924 injection Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims 2
- -1 ZrTiO 4 Inorganic materials 0.000 claims 2
- 229910000311 lanthanide oxide Inorganic materials 0.000 claims 2
- 229910003855 HfAlO Inorganic materials 0.000 claims 1
- 229910010413 TiO 2 Inorganic materials 0.000 claims 1
- 229910007875 ZrAlO Inorganic materials 0.000 claims 1
- 229910006252 ZrON Inorganic materials 0.000 claims 1
- 210000000746 body region Anatomy 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 21
- 210000004027 cell Anatomy 0.000 description 18
- 239000012212 insulator Substances 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 15
- 239000004020 conductor Substances 0.000 description 9
- 239000002131 composite material Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Abstract
ゲート誘電体を備えるメモリセルを有する不揮発性メモリが記載される。ゲート誘電体は、トランジスタのコントロールゲートとチャネル領域との間の、正に帯電した正孔をトラップする多層電荷トラップ誘電体である。多層電荷トラップ誘電体は、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）層を含む。
【選択図】図３
【選択図】図３
Description
本発明は、不揮発性メモリデバイス、およびより詳細には、正孔トラッピングメモリデバイスに関する。
フラッシュメモリは不揮発性であり、不揮発性とは、メモリがチップの情報を保持するために電力を必要としない方法で半導体上に情報を保存することを意味する。フラッシュメモリは、基本的にはゲートとソース／ドレイン端子との間に浮遊する付加的な導体を備えた相補型金属酸化物半導体（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＣＭＯＳ）の電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（ＦＥＴ）である、フローティングゲートアバランシェ金属酸化物半導体（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ａｖａｌａｎｃｈｅ−Ｉｎｊｅｃｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＦＡＭＯＳトランジスタ）に基づく。現在のフラッシュメモリデバイスは２種類の型、ＮＯＲフラッシュおよびＮＡＮＤフラッシュで作られている。それらの名称は記憶セルアレイに用いられる論理をさす。さらに、フラッシュメモリは、「セル」と呼ばれるトランジスタのアレイに情報を記憶し、その各々は従来より１ビット以上の情報を記憶する。
フラッシュセルは、それがゲートを１つだけではなく２つ有することを除いて、標準的な金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳＦＥＴ）トランジスタに似ている。１つのゲートは、その他のＭＯＳトランジスタのものと同じコントロールゲート（ＣＧ）であるが、２番目のゲートは酸化物層により周囲が全て絶縁されているフローティングゲート（ＦＧ）である。ＦＧはＣＧと基板との間にある。ＦＧはその絶縁酸化物層により分離されているので、その上に位置する電子はいずれもそこで捕獲され、このようにして情報を記憶する。
電子がＦＧ上で捕獲される場合、その電子はＣＧから生じる電場を変更し（部分的に相殺する）、それによってセルの閾値電圧（Ｖｔ）が変更される。従って、ＣＧに特定の電圧を印加することによりセルが「読み出される」場合、電流はセルのＶｔに応じてセルのソースとドレインの接続の間を流れたり、流れなかったりする。この電流の存在または不在が検知され、１または０へ変換されて、記憶したデータが再生される。
異なる不揮発性メモリである、ニトライディドリードオンリーメモリ（Ｎｉｔｒｉｄｅｄ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）（ＮＲＯＭ）は、酸化物−窒化物−酸化物（ＯＮＯ）ゲート誘電体の固有の物理的特徴、およびプログラムと消去操作の既知メカニズムを利用して、２つの別個の物理ビットをセルごとに作り出す。ＮＲＯＭセルは局在する負電荷トラッピングに基づく。セルは、ゲート誘電体がＯＮＯスタックに置き換えられているｎ−チャネルＭＯＳＦＥＴデバイスである。２つの空間的に分離された狭い電荷分布は接合エッジの上の窒化物層で記憶される。ＮＲＯＭセルは、チャネルホットエレクトロン注入によりプログラムされる。
ＮＲＯＭメモリデバイスは、低いプログラム電圧、優れた拡張性、および改良されたサイクル耐久性を含む、従来からのフローティングゲートフラッシュデバイスに優るその利点により大きな注目を集めた。ＮＲＯＭセルの利点は、直接トンネリングの阻害に起因する垂直保持損失がごく僅かであることである。さらに、フローティングゲート技術において、電子電荷は導電層に蓄えられ、ゲートの下での微細な酸化物の欠損または酸化物捕獲電荷はいずれも、蓄積された電荷全ての漏れおよび損失をもたらしうる。しかし、ＮＲＯＭ技術は、窒化物絶縁体を保持材料として用い、それ故に（セルサイズに対応する）酸化物の大きな欠陥があるときのみ保持力を低下させる。
以下の本発明の詳細な説明では、本明細書の一部をなす付属図面が参照され、その図面には、例として本発明が実践されうる異なる実施形態が示される。これらの実施形態は当業者が本発明を実践することができるように十分詳細に説明される。その他の実施形態を利用してもよく、本発明の範囲を逸脱することなく構造的、論理的、および電気的変形を行ってもよい。
以下の説明で用いられるウエハおよび基板という用語には、例えば集積回路（ＩＣ）構造を形成するために、その上に本発明に従って層が堆積される、露出している表面を有する任意の構造が含まれる。基板という用語には、半導体ウエハが含まれるものと理解される。また、基板という用語は加工中の半導体構造をさすために用いられ、基板にはその上に製造加工されたその他の層が含まれうる。ウエハと基板の双方にはドープ半導体および非ドープ半導体、ベース半導体または絶縁体に支持されるエピタキシャル半導体層、ならびにその他の半導体構造が含まれる。導体という用語には、半導体が含まれるものと理解され、絶縁体という用語には、導体と呼ばれる材料よりも導電性の低い任意の材料が含まれると定義される。
当業者に認められるように、本明細書に記載される種類のメモリデバイスは、一般的に様々な半導体デバイスを含む集積回路として加工される。集積回路は基板に支持される。集積回路は、一般に各基板上で複数回反復される。当技術分野で周知のように、基板はさらに集積回路をダイスに分けるために加工される。
上に、下に、横に、および隣接するなどの相対語は、具体的な座標系に限定されない。これらの用語は部品間の相対的な位置を説明するために用いられ、制限を意図するものではない。そのようなものとして、付加的な部品は、部品の相互間で上に、下に、横に、および隣接して位置付けることができる。さらに、詳細な説明の理解を容易にするために図表が提供されるが、それらの図表は正確な尺度を意図するものでなく、簡略化されている。
以下の詳細な説明は、従って、限定する意味にとられるものではなく、本発明の範囲は、かかる請求項により権利の与えられた同等物の全範囲とともに、添付の請求項によってのみ定義される。
図１は、本発明の実施形態に従う集積回路メモリデバイス１００の簡略化されたブロック図である。メモリデバイス１００には、不揮発性メモリセルアレイ１０２、アドレス回路１０４、制御回路１１０、および入出力（Ｉ／Ｏ）回路１１４が含まれる。
メモリデバイス１００は、プロセッサ１２０、またはメモリアレイ１０２にアクセスするためのその他のメモリコントローラと連結することができる。プロセッサ１２０と連結されたメモリデバイス１００は電子システムの一部分を形成する。電子システムの一部の例としては、パーソナルコンピューター、周辺デバイス、無線デバイス、デジタルカメラ、携帯情報端末（ＰＤＡ）およびオーディオレコーダーが含まれる。
メモリデバイス１００は、プロセッサ１２０から制御線１２２を渡って制御信号を受取り、制御回路１１０を経由するメモリアレイ１０２へのアクセスを制御する。メモリアレイ１０２へのアクセスは、アドレス線１２４を通って受取ったアドレス信号に応えて１つ以上の対象メモリセルに向けられる。一度、制御信号およびアドレス信号に対してアレイがアクセスされると、データがメモリセルからデータ（ＤＱ）線１２６を通って書き込まれるかまたは読み出される。
当業者には、付加的な回路および制御信号が提供され得ること、および図１のメモリデバイスが本発明の説明に重点を置くことを助けるために簡略化されていることが理解される。上記のメモリデバイスの説明がメモリの一般的な理解をもたらすことを意図するものであって、典型的なメモリデバイスの全ての要素および特徴を完全に説明するものでないことは理解される。
本発明の実施形態において、ゲート絶縁体で正孔を捕獲する、高誘電体定数、Ｈｉｇｈ−Ｋのゲート絶縁体を備えるｐ−チャネルＭＯＳＦＥＴがメモリデバイスとして提供される。プログラミングは、トランジスタチャネルからのホットホール注入、電場で加速された光生成された正孔、埋め込まれたｐｎ接合によりデバイスに注入された正孔、またはゲート絶縁体と基板の界面でゲートからトンネリングして出てきた高エネルギー電子により生じた正孔により、達成され得る。データはトランジスタを順方向に動作することにより、または正孔がドレインのすぐ近くにのみ注入される場合に、トランジスタを逆方向に動作することにより読み出すことができる。
Ｈｉｇｈ−Ｋ（高誘電体定数）誘電体の正孔をプログラムする別の方法を本発明に用いてよい。利用できるプログラミング技術の多くが当技術分野で周知であり、下記に手短に説明される。簡単にするために、制御回路１１０は、本明細書において、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）誘電体の層への正孔注入により多層電荷トラップ誘電体をプログラムするためのプログラム回路を包含するものと見なされる。
メモリ技術およびホットホール注入としてゲート酸化物での正孔トラッピングを用いる、ｐ−チャネルＭＯＳＦＥＴに基づくフラッシュメモリが公知である。さらに、ヒューズおよびアンチヒューズデバイスで用いる正孔トラッピングが記載されている。かかるメモリおよび構造では、シリコン基板からの正孔は、大きな負のゲート電圧、チャネルからのホットホール注入、または光により生成される。
図２は、先行技術の基板２００中の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の簡略化された断面を表す。ＭＯＳＦＥＴには、ソース領域２０２、ドレイン領域２０４、および基板２００中のソース領域２０２とドレイン領域２０４との間のチャネル領域２０６が含まれる。ゲート２０８はゲート酸化物２１０によってチャネル領域２０６から隔てられる。ソース線２１２はソース領域２０２に連結されている。
メモリデバイスにおいて、ビット線導体２１４はドレイン領域２０４に連結されている。ワード線導体２１６は、ゲート２０８に連結されている。従来の処理では、ドレインからソースへの電圧電位（Ｖｄｓ）をドレイン領域２０４とソース領域２０２の間に設定する。次に、負の電圧電位をワード線２１６を介してゲート２０８に印加する。ゲートに印加された負の電圧電位が一度ＭＯＳＦＥＴの特徴的な電圧閾値（Ｖｔ）を超えれば、チャネル２０６が基板２００中のドレイン領域２０４とソース領域２０２の間に形成される。チャネル２０６の形成によってドレイン領域２０４とソース領域２０２の間の伝導が可能となり、電流（Ｉｄｓ）がドレイン領域２０４で検出され得る。
従来の図２のＭＯＳＦＥＴの動作の間、ドレイン領域２０４の近傍のゲート酸化物２１０で捕獲される正孔に起因して正方向に動作するＭＯＳＦＥＴ用に、デバイスドレイン電流の何らかの変更をプログラムすることができる。これは、トランジスタがゲート電圧Ｖｇｓの近くのドレイン電圧Ｖｄｓで作動する場合、ホットホール注入により達成することができる。
しかし、この場合、正孔はドレイン領域２０４の近くで捕獲されるので、それらはＭＯＳＦＥＴの特性を変更するにはあまり効果的ではない。それらは、ＮＲＯＭデバイスの読み出しのように、トランジスタが読み出しサイクル中に逆方向で動作する場合にのみ効果的である。そのようなものとして、先行技術のホットホール注入を本発明の実施形態とともに用いてよい。
あるいは、十分に大きな負のゲートバイアス電圧を印加して、ゲートからトンネル電子をもたらしてゲート絶縁体のバンドギャップエネルギーを超えるために十分なエネルギーを得てもよい。結果として、活性化された正孔−電子対がシリコン基板中に生成され、正孔は、絶縁体と基板との界面の障壁を克服するために十分なエネルギーを有する。
次に、正孔が基板からゲート誘電体へ注入され、正孔はそこで捕獲されて留まる。ｐ−チャネルＭＯＳＦＥＴの閾値電圧の大きな変動が結果として生じる。デバイスは、その後、正のゲートバイアス電圧を印加することによりリセットすることができる。ホットホール注入によりゲート酸化物に生じた正電荷をアバランシェ電子注入により消去することができることは当技術分野で公知である。
正孔を注入する別の先行技術の方法は、入射光線を与えて電子正孔対を生成することである。正孔はゲート絶縁体または酸化物へと加速され、ゲート絶縁体で捕獲される。捕獲された正電荷は結果的にデバイスドレイン電流の変化をもたらし、メモリ効果またはメモリデバイスとして用いられ得る。これは、トランジスタがＶｇｓの近くのドレイン電圧で作動する場合、ホットホール注入により達成することができる。消去は、ゲート電圧Ｖｇｓよりもはるかに大きなドレイン電圧Ｖｄｓで作動するホットエレクトロン注入により達成される。
図３は、本発明の一実施形態に従う、バイポーラ（ｐｎｐ）トランジスタ的構造を有する半導体デバイスを表し、それにより均一な正孔注入が可能となる。このデバイスには、ソース領域３０２、ドレイン領域３０４、バックゲート領域３０６、および基板３００中のソース領域３０２とドレイン領域３０４との間のチャネル領域３０８が含まれる。ゲート３１０は多層ゲート誘電体３１２によりチャネル領域３０８から隔てられている。ゲート誘電体は、下記に説明されるように、少なくとも１つのＨｉｇｈ−Ｋ誘電体層を含む。ソース線３１４は、ソース領域３０２に連結されている。ビット線導体３１６は、ドレイン領域３０４に連結されている。ワード線導体３１８は、ゲート３１０に連結されている。端子３２０は、バックゲート領域３０６に連結されている。バックゲート３０６は基板３００とのｐｎ接合を形成する。
正の電圧Ｖｅｂをバックゲート領域３０６に端子３２０を通じて印加し、負の電圧をゲート３１０にワード線３１８を通じて印加する場合、正孔はバックゲート領域のｐｎ接合からゲート絶縁体３１２へ注入される。この効果は図３に表され、この効果の結果としてデバイス閾値電圧の変化がもたらされる。
用いるプログラミング法に関わらず、本発明の実施形態はゲート誘電体の中のＨｉｇｈ−Ｋ（高誘電体定数）誘電体を用いて正に帯電した正孔を捕獲する。本実施形態のためには、Ｈｉｇｈ−Ｋ誘電体は、窒化珪素の誘電率よりも大きな誘電率（すなわち、ｋ≧７）をもつ誘電体と定義される。
図４は、本発明の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）メモリセルの簡略化された断面を表す。メモリセルは基板４００に形成されている。セルには、ソース領域４０２、ドレイン領域４０４、および基板４００中のソース領域４０２とドレイン領域４０４との間のチャネル領域４０６が含まれる。ゲート４０８は多層ゲート誘電体４１０によりチャネル領域４０６から隔てられている。誘電体層には、１つ以上のＨｉｇｈ−Ｋ誘電体材料の層が含まれる。
ソース線４１２は、ソース領域４０２に連結されている。メモリデバイスでは、ビット線導体４１４は、ドレイン領域４０４に連結されている。ワード線導体４１６は、ゲート４０８に連結されている。
Ｈｉｇｈ−Ｋ（高誘電体定数）誘電体はバンドギャップエネルギーが小さく、正孔をゲート絶縁体４１０に注入するために低い電圧を必要とする。これらのＨｉｇｈ−Ｋ誘電体は、用いる材料に応じて、酸化、化学気相成長（ＣＶＤ）、蒸発、または原子層堆積法（ＡＬＤ）により形成された複合層であるか、またはナノ積層体（ｎａｎｏｌａｍｉｎａｔｅｓ）である可能性がある。Ｈｉｇｈ−Ｋ誘電体のバンドギャップエネルギーは、誘電率が高くなるにつれて小さくなる。
本発明のゲート誘電体の例となるＨｉｇｈ−Ｋ誘電体には、２つの酸化物層の間のＨｉｇｈ−Ｋ誘電体が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、表１および関連製作技術から選択することができる。
本発明のゲート誘電体のさらなる例には、酸化物−窒化物−Ｈｉｇｈ−Ｋ誘電体複合層ゲート絶縁体が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、ＡＬＤ形成されたＡｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２から選択することができる。
本発明のゲート誘電体のさらなる例には、Ｈｉｇｈ−Ｋ誘電体の３つの積層が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、ＡＬＤにより形成された表２の誘電体から選択することができる。
本発明のゲート誘電体のさらなる例には、２つのＡＬＤ形成されたランタニド（Ｐｒ、Ｎｅ、Ｓｍ、ＧｄおよびＤｙ）酸化物層の間で蒸発したＨｆＯ２を含む、成形されたＨｉｇｈ−Ｋ − Ｈｉｇｈ−Ｋ − Ｈｉｇｈ−Ｋ誘電体複合層ゲート絶縁体が含まれる。
Claims (25)
- トランジスタ本体領域内に位置するソース領域およびドレイン領域であり、前記ソース領域およびドレイン領域は横方向に間隔が置かれ、その間にチャネル領域を作り、
チャネル領域から分離されていて、チャネル領域の上に垂直に位置するコントロールゲートと、
正に帯電した正孔を捕獲するための、コントロールゲートとチャネル領域の間の多層電荷トラップ誘電体を含み、前記多層電荷トラップ誘電体は、７よりも大きい誘電率（Ｋ）を有するＨｉｇｈ−Ｋ誘電体の少なくとも１つの層を含む、不揮発性メモリ。 - 前記Ｈｉｇｈ−Ｋ誘電体の層への正孔注入により多層電荷トラップ誘電体をプログラムするためのプログラム回路を含む、請求項１に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が第１および第２の酸化物層の間に位置する前記Ｈｉｇｈ−Ｋ誘電体層を含む、請求項２に記載の不揮発性メモリ。
- 記載なし。
- 前記多層電荷トラップ誘電体が、酸化物層と、窒化物層と前記Ｈｉｇｈ−Ｋ誘電体層とを含む、請求項１に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層が、Ａｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２から選択される、請求項５に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層が原子層堆積法を用いて形成される、請求項６に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１、第２および第３のＨｉｇｈ−Ｋ誘電体層を含む、請求項１に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＴａ２Ｏ５の層を含む、請求項８に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１および第２のＬａ２Ｏ３層の間に位置するＨｆＯ２の層を含む、請求項８に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＺｒＯ２の層を含む、請求項８に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＺｒＯ２の層を含む、請求項８に記載の不揮発性メモリ。
- 前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＨｆＯ２の層を含む、請求項８に記載の不揮発性メモリ。
- チャネル領域の下に位置する別個のバイポーラ接合をさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
- 正孔を捕獲するメモリアレイと、書き込み操作中にメモリセルにデータを書き込むための書き込み回路とをさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記チャネル領域からのホットホール注入を含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、電場で加速された光生成された正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じて注入された正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層が、前記多層誘電体と前記コントロールゲートの界面で前記コントロールゲートからトンネリングして出てきた電子により生じた正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
- 前記Ｈｉｇｈ−Ｋ誘電体層が、ＨｆＯ２、ＺｒＯ２、ＺｒＳｎＴｉＯ、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＴｉＯ４、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＬａＡｌＯ３、ＨｆＡｌＯ３、ＨｆＳｉＯＮ、Ｙ２Ｏ３、Ｇｄ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｐｒ２Ｏ３、ＣｒＴｉＯ３およびＹＳｉＯの群から選択される、先行する請求項のいずれか一項に記載の不揮発性メモリ。
- 不揮発性メモリトランジスタのプログラミング方法であって、
正に帯電した正孔を、トランジスタのコントロールゲートとチャネル領域の間に位置する多層誘電体に注入し、前記多層誘電体は７より大きい誘電率（Ｋ）を有する少なくとも１つのＨｉｇｈ−Ｋ誘電体層を含むステップと、
前記Ｈｉｇｈ−Ｋ誘電体層において前記正に帯電した正孔を捕獲するステップとを含む方法。 - 前記正に帯電した正孔の注入が、前記チャネル領域からのホットホール注入を含む、請求項２１に記載の方法。
- 前記正に帯電した正孔の注入が、電場で加速された光生成された正孔を含む、請求項２１に記載の方法。
- 前記正に帯電した正孔の注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じての正孔注入を含む、請求項２１に記載の方法。
- 前記正に帯電した正孔の注入が、前記多層誘電体と前記コントロールゲートの界面での前記コントロールゲートからトンネリングして出てきた電子による正孔の生成を含む、請求項２１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/153,963 US7602009B2 (en) | 2005-06-16 | 2005-06-16 | Erasable non-volatile memory device using hole trapping in high-K dielectrics |
| PCT/US2006/023159 WO2006138370A2 (en) | 2005-06-16 | 2006-06-15 | Memory using hole trapping in high-k dielectrics |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008544526A true JP2008544526A (ja) | 2008-12-04 |
Family
ID=37067376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008517063A Withdrawn JP2008544526A (ja) | 2005-06-16 | 2006-06-15 | Ｈｉｇｈ−Ｋ誘電体における正孔トラップを用いるメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7602009B2 (ja) |
| EP (1) | EP1900033A2 (ja) |
| JP (1) | JP2008544526A (ja) |
| KR (1) | KR20080016746A (ja) |
| CN (1) | CN101243554A (ja) |
| WO (1) | WO2006138370A2 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602009B2 (en) | 2005-06-16 | 2009-10-13 | Micron Technology, Inc. | Erasable non-volatile memory device using hole trapping in high-K dielectrics |
| TWI267944B (en) * | 2005-08-03 | 2006-12-01 | Ind Tech Res Inst | Non-volatile memory device and fabricating method thereof |
| KR20080082844A (ko) * | 2007-03-09 | 2008-09-12 | 삼성전자주식회사 | 전하 트랩형 메모리 소자 |
| JP5221065B2 (ja) * | 2007-06-22 | 2013-06-26 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US8365040B2 (en) | 2007-09-20 | 2013-01-29 | Densbits Technologies Ltd. | Systems and methods for handling immediate data errors in flash memory |
| US8694715B2 (en) | 2007-10-22 | 2014-04-08 | Densbits Technologies Ltd. | Methods for adaptively programming flash memory devices and flash memory systems incorporating same |
| WO2009072104A2 (en) * | 2007-12-05 | 2009-06-11 | Densbits Technologies Ltd. | Flash memory device with physical cell value deterioration accommodation and methods useful in conjunction therewith |
| US8359516B2 (en) | 2007-12-12 | 2013-01-22 | Densbits Technologies Ltd. | Systems and methods for error correction and decoding on multi-level physical media |
| WO2009118720A2 (en) | 2008-03-25 | 2009-10-01 | Densbits Technologies Ltd. | Apparatus and methods for hardware-efficient unbiased rounding |
| US8819385B2 (en) | 2009-04-06 | 2014-08-26 | Densbits Technologies Ltd. | Device and method for managing a flash memory |
| US8458574B2 (en) | 2009-04-06 | 2013-06-04 | Densbits Technologies Ltd. | Compact chien-search based decoding apparatus and method |
| US8995197B1 (en) | 2009-08-26 | 2015-03-31 | Densbits Technologies Ltd. | System and methods for dynamic erase and program control for flash memory device memories |
| US9330767B1 (en) | 2009-08-26 | 2016-05-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8730729B2 (en) | 2009-10-15 | 2014-05-20 | Densbits Technologies Ltd. | Systems and methods for averaging error rates in non-volatile devices and storage systems |
| US8724387B2 (en) | 2009-10-22 | 2014-05-13 | Densbits Technologies Ltd. | Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages |
| US9037777B2 (en) | 2009-12-22 | 2015-05-19 | Densbits Technologies Ltd. | Device, system, and method for reducing program/read disturb in flash arrays |
| US8745317B2 (en) | 2010-04-07 | 2014-06-03 | Densbits Technologies Ltd. | System and method for storing information in a multi-level cell memory |
| US8621321B2 (en) | 2010-07-01 | 2013-12-31 | Densbits Technologies Ltd. | System and method for multi-dimensional encoding and decoding |
| US8964464B2 (en) | 2010-08-24 | 2015-02-24 | Densbits Technologies Ltd. | System and method for accelerated sampling |
| US9063878B2 (en) | 2010-11-03 | 2015-06-23 | Densbits Technologies Ltd. | Method, system and computer readable medium for copy back |
| US8850100B2 (en) | 2010-12-07 | 2014-09-30 | Densbits Technologies Ltd. | Interleaving codeword portions between multiple planes and/or dies of a flash memory device |
| US8990665B1 (en) | 2011-04-06 | 2015-03-24 | Densbits Technologies Ltd. | System, method and computer program product for joint search of a read threshold and soft decoding |
| US8996790B1 (en) | 2011-05-12 | 2015-03-31 | Densbits Technologies Ltd. | System and method for flash memory management |
| US9110785B1 (en) | 2011-05-12 | 2015-08-18 | Densbits Technologies Ltd. | Ordered merge of data sectors that belong to memory space portions |
| US9501392B1 (en) | 2011-05-12 | 2016-11-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of a non-volatile memory module |
| US9396106B2 (en) | 2011-05-12 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US9195592B1 (en) | 2011-05-12 | 2015-11-24 | Densbits Technologies Ltd. | Advanced management of a non-volatile memory |
| US9372792B1 (en) | 2011-05-12 | 2016-06-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US8996788B2 (en) | 2012-02-09 | 2015-03-31 | Densbits Technologies Ltd. | Configurable flash interface |
| US8947941B2 (en) | 2012-02-09 | 2015-02-03 | Densbits Technologies Ltd. | State responsive operations relating to flash memory cells |
| US8996793B1 (en) | 2012-04-24 | 2015-03-31 | Densbits Technologies Ltd. | System, method and computer readable medium for generating soft information |
| US8838937B1 (en) | 2012-05-23 | 2014-09-16 | Densbits Technologies Ltd. | Methods, systems and computer readable medium for writing and reading data |
| US8879325B1 (en) | 2012-05-30 | 2014-11-04 | Densbits Technologies Ltd. | System, method and computer program product for processing read threshold information and for reading a flash memory module |
| US9921954B1 (en) | 2012-08-27 | 2018-03-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for split flash memory management between host and storage controller |
| US9368225B1 (en) | 2012-11-21 | 2016-06-14 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Determining read thresholds based upon read error direction statistics |
| US9069659B1 (en) | 2013-01-03 | 2015-06-30 | Densbits Technologies Ltd. | Read threshold determination using reference read threshold |
| KR102046100B1 (ko) * | 2013-02-15 | 2019-11-18 | 삼성전자주식회사 | 그래핀을 전하 트랩층으로 이용한 메모리 소자 및 구동방법 |
| US9136876B1 (en) | 2013-06-13 | 2015-09-15 | Densbits Technologies Ltd. | Size limited multi-dimensional decoding |
| US9413491B1 (en) | 2013-10-08 | 2016-08-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for multiple dimension decoding and encoding a message |
| US9786388B1 (en) | 2013-10-09 | 2017-10-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9397706B1 (en) | 2013-10-09 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for irregular multiple dimension decoding and encoding |
| US9348694B1 (en) | 2013-10-09 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9536612B1 (en) | 2014-01-23 | 2017-01-03 | Avago Technologies General Ip (Singapore) Pte. Ltd | Digital signaling processing for three dimensional flash memory arrays |
| US10120792B1 (en) | 2014-01-29 | 2018-11-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Programming an embedded flash storage device |
| US9542262B1 (en) | 2014-05-29 | 2017-01-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Error correction |
| US9892033B1 (en) | 2014-06-24 | 2018-02-13 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of memory units |
| US9584159B1 (en) | 2014-07-03 | 2017-02-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Interleaved encoding |
| US9972393B1 (en) | 2014-07-03 | 2018-05-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Accelerating programming of a flash memory module |
| US9449702B1 (en) | 2014-07-08 | 2016-09-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power management |
| US9660106B2 (en) * | 2014-08-18 | 2017-05-23 | United Microelectronics Corp. | Flash memory and method of manufacturing the same |
| US9524211B1 (en) | 2014-11-18 | 2016-12-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Codeword management |
| US10305515B1 (en) | 2015-02-02 | 2019-05-28 | Avago Technologies International Sales Pte. Limited | System and method for encoding using multiple linear feedback shift registers |
| US10628255B1 (en) | 2015-06-11 | 2020-04-21 | Avago Technologies International Sales Pte. Limited | Multi-dimensional decoding |
| US9851921B1 (en) | 2015-07-05 | 2017-12-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory chip processing |
| CN115096826A (zh) * | 2015-09-03 | 2022-09-23 | 加州理工学院 | 表征高k介质的光学系统以及方法 |
| TWI795596B (zh) * | 2015-10-05 | 2023-03-11 | 加州理工學院 | 特徵化高介電係數電介質之方法及其光學系統 |
| US9954558B1 (en) | 2016-03-03 | 2018-04-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fast decoding of data stored in a flash memory |
| EP3794335A4 (en) | 2018-05-15 | 2022-03-02 | Femtometrix, Inc. | SECOND HARMONIC GENERATION (SHG) OPTICAL INSPECTION SYSTEM DESIGNS |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313178A (en) * | 1979-09-28 | 1982-01-26 | Massachusetts Institute Of Technology | Analog solid state memory |
| JP3976839B2 (ja) * | 1996-07-09 | 2007-09-19 | 株式会社ルネサステクノロジ | 不揮発性メモリシステムおよび不揮発性半導体メモリ |
| JPH1168105A (ja) * | 1997-08-26 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP3643864B2 (ja) * | 1999-05-18 | 2005-04-27 | 国立大学法人広島大学 | 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ |
| JP4586219B2 (ja) * | 1999-09-17 | 2010-11-24 | ソニー株式会社 | 不揮発性半導体記憶装置の消去方法 |
| US6518122B1 (en) * | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| JP4834897B2 (ja) * | 2000-05-02 | 2011-12-14 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP4151229B2 (ja) * | 2000-10-26 | 2008-09-17 | ソニー株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6674667B2 (en) * | 2001-02-13 | 2004-01-06 | Micron Technology, Inc. | Programmable fuse and antifuse and method therefor |
| US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| US6451641B1 (en) * | 2002-02-27 | 2002-09-17 | Advanced Micro Devices, Inc. | Non-reducing process for deposition of polysilicon gate electrode over high-K gate dielectric material |
| US7057938B2 (en) * | 2002-03-29 | 2006-06-06 | Macronix International Co., Ltd. | Nonvolatile memory cell and operating method |
| JP4647175B2 (ja) * | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US6791883B2 (en) * | 2002-06-24 | 2004-09-14 | Freescale Semiconductor, Inc. | Program and erase in a thin film storage non-volatile memory |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| US6756631B2 (en) * | 2002-11-14 | 2004-06-29 | Intelligent Sources Development Corp. | Stacked-gate cell structure and its NAND-type flash memory array |
| US6949433B1 (en) * | 2003-02-07 | 2005-09-27 | Fasl Llc | Method of formation of semiconductor resistant to hot carrier injection stress |
| KR100885910B1 (ko) * | 2003-04-30 | 2009-02-26 | 삼성전자주식회사 | 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법 |
| US6740605B1 (en) * | 2003-05-05 | 2004-05-25 | Advanced Micro Devices, Inc. | Process for reducing hydrogen contamination in dielectric materials in memory devices |
| EP1487013A3 (en) * | 2003-06-10 | 2006-07-19 | Samsung Electronics Co., Ltd. | SONOS memory device and method of manufacturing the same |
| KR20040107967A (ko) * | 2003-06-16 | 2004-12-23 | 삼성전자주식회사 | Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법 |
| US6721204B1 (en) * | 2003-06-17 | 2004-04-13 | Macronix International Co., Ltd. | Memory erase method and device with optimal data retention for nonvolatile memory |
| KR100579844B1 (ko) * | 2003-11-05 | 2006-05-12 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7049651B2 (en) * | 2003-11-17 | 2006-05-23 | Infineon Technologies Ag | Charge-trapping memory device including high permittivity strips |
| KR20050071956A (ko) * | 2004-01-05 | 2005-07-08 | 삼성전자주식회사 | 반도체 메모리 소자 및 제조 방법 |
| JP2005251801A (ja) * | 2004-03-01 | 2005-09-15 | Nec Electronics Corp | 半導体装置 |
| KR100594266B1 (ko) * | 2004-03-17 | 2006-06-30 | 삼성전자주식회사 | 소노스 타입 메모리 소자 |
| JP4657681B2 (ja) * | 2004-06-03 | 2011-03-23 | シャープ株式会社 | 半導体記憶装置およびその製造方法並びに携帯電子機器 |
| US6934190B1 (en) * | 2004-06-09 | 2005-08-23 | Advanced Micro Devices, Inc. | Ramp source hot-hole programming for trap based non-volatile memory devices |
| JP2006005006A (ja) * | 2004-06-15 | 2006-01-05 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US7602009B2 (en) * | 2005-06-16 | 2009-10-13 | Micron Technology, Inc. | Erasable non-volatile memory device using hole trapping in high-K dielectrics |
| US20070082507A1 (en) * | 2005-10-06 | 2007-04-12 | Applied Materials, Inc. | Method and apparatus for the low temperature deposition of doped silicon nitride films |
-
2005
- 2005-06-16 US US11/153,963 patent/US7602009B2/en active Active
-
2006
- 2006-06-15 JP JP2008517063A patent/JP2008544526A/ja not_active Withdrawn
- 2006-06-15 CN CNA2006800299341A patent/CN101243554A/zh active Pending
- 2006-06-15 EP EP06773156A patent/EP1900033A2/en not_active Withdrawn
- 2006-06-15 KR KR1020087001278A patent/KR20080016746A/ko not_active Application Discontinuation
- 2006-06-15 WO PCT/US2006/023159 patent/WO2006138370A2/en active Application Filing
-
2009
- 2009-10-12 US US12/577,567 patent/US8294196B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100027345A1 (en) | 2010-02-04 |
| CN101243554A (zh) | 2008-08-13 |
| US7602009B2 (en) | 2009-10-13 |
| WO2006138370A2 (en) | 2006-12-28 |
| EP1900033A2 (en) | 2008-03-19 |
| US20060284244A1 (en) | 2006-12-21 |
| US8294196B2 (en) | 2012-10-23 |
| KR20080016746A (ko) | 2008-02-21 |
| WO2006138370A3 (en) | 2007-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7602009B2 (en) | Erasable non-volatile memory device using hole trapping in high-K dielectrics | |
| US6671209B2 (en) | Erasing method for p-channel NROM | |
| White et al. | A low voltage SONOS nonvolatile semiconductor memory technology | |
| US7482651B2 (en) | Enhanced multi-bit non-volatile memory device with resonant tunnel barrier | |
| JP3962769B2 (ja) | 不揮発性半導体記憶装置およびその書込方法 | |
| US7566928B2 (en) | Byte-operational nonvolatile semiconductor memory device | |
| US20090039414A1 (en) | Charge trapping memory cell with high speed erase | |
| KR20100051121A (ko) | 메모리 셀용 박막 게이트 구조물 및 이를 형성하는 방법 | |
| US7570521B2 (en) | Low power flash memory devices | |
| US6441443B1 (en) | Embedded type flash memory structure and method for operating the same | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| JP2011222932A (ja) | 連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ | |
| JP3175665B2 (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| US7271437B2 (en) | Non-volatile memory with hole trapping barrier | |
| US7773428B2 (en) | Nonvolatile semiconductor memory having suitable crystal orientation | |
| US7428173B2 (en) | Low power NROM memory devices | |
| KR20120121139A (ko) | 비휘발성 메모리 소자의 구동 방법 | |
| US20060003516A1 (en) | Flash memory devices on silicon carbide | |
| CN1236488C (zh) | 改进快擦写存储单元编程效率的方法 | |
| Maiti et al. | Highly reliable furnace-grown N/sub 2/O tunnel oxide for a microcontroller with embedded flash EEPROM | |
| JP2008153381A (ja) | 不揮発性半導体メモリ及びその動作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090327 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090327 |