KR20080016746A - 고 유전율 유전체에서의 정공 포획을 이용하는 메모리 - Google Patents

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KR20080016746A
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multilayer
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KR1020087001278A
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레오날드 포베스
키이 와이 안
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마이크론 테크놀로지, 인크.
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Abstract

게이트 유전체(312)를 갖는 메모리 셀들을 갖는 비휘발성 메모리가 기술된다. 게이트 유전체는 트랜지스터의 제어 게이트(310)와 채널 영역(308) 사이에서 양으로 대전된 정공들을 포획하기 위한 다층 전하 포획 유전체이다. 다층 전하 포획 유전체는 적어도 하나의 고 유전율 층을 포함한다. 백 게이트(backgate)(306)는 기판(300)과 p-n 접합을 형성한다.
고 유전율 유전체, 비휘발성 메모리, 열 전자 주입, 열 정공 주입, 프로그래밍

Description

고 유전율 유전체에서의 정공 포획을 이용하는 메모리{MEMORY USING HOLE TRAPPING IN HIGH-K DIELECTRICS}
본 발명은 비휘발성 메모리 디바이스들에 관한 것으로, 더욱 구체적으로는 정공 포획 메모리 디바이스(hole trapping memory device)들에 관한 것이다.
플래시 메모리는 비휘발성이며, 이것은 칩에서 정보를 유지하기 위한 전력을 필요로 하지 않는 방식으로 반도체에 정보를 저장함을 의미한다. 플래시 메모리는 플로팅-게이트 아발란치-주입 금속 산화물 반도체(Floating-Gate Avalanche-Injection Metal Oxide Semiconductor)(FAMOS 트랜지스터)에 기초하며, 본질적으로 게이트와 소스/드레인 단자들 사이에 걸쳐있는 추가적인 도전체를 갖는 상보적 금속 산화물 반도체 전계 효과 트랜지스터(Complimentary Metal Oxide Semiconductor(CMOS) Field Effect Transistor(FET))이다. 현재의 플래시 메모리 디바이스들은 NOR 플래시와 NAND 플래시의 두가지 형태로 제작된다. 명칭들은 저장 셀 어레이에 사용된 로직의 유형을 지칭한다. 더욱이, 플래시 메모리는, 각각이 통상적으로 하나 이상의 비트 정보를 저장하는, "셀들"이라 불리는 트랜지스터들의 어레이에 정보를 저장한다.
플래시 셀은, 오직 하나의 게이트 대신 두개의 게이트들을 갖는다는 점을 제 외하면, 표준 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 마찬가지이다. 하나의 게이트는 다른 MOS 트랜지스터들에서와 마찬가지로 제어 게이트(CG)이나, 두번째 게이트는 산화물층에 의해 사방이 절연된 플로팅 게이트(FG)이다. FG는 CG와 기판 사이에 존재한다. FG는 그 절연 산화물층에 의해 분리되므로, 그 위에 놓여진 임의의 전자들은 포획되고 따라서 정보를 저장한다.
전자들이 FG에 포획되는 경우, 전자들은 CG로부터 방출되는 전기장을 변경(부분적으로 소멸)시키며, 셀의 문턱 전압(Vt)을 변경시킨다. 따라서, CG에 특정 전압을 배치함으로써 셀이 "판독"되는 경우, 셀의 Vt에 따라, 전기적 전류가 셀의 소스와 드레인 접속들 사이에 흐르거나 또는 흐르지 않을 것이다. 이러한 전류의 존재 또는 부재가 감지되어 1들 또는 0들로 변환되어, 저장된 데이터를 재생산한다.
상이한 비휘발성 메모리, NROM(Nitrided Read Only Memory)는 ONO(oxide-nitride-oxide) 게이트 유전체의 고유한 물리적 특성 및 셀당 두개의 독립적인 물리적 비트들을 생성하기 위한 프로그램과 소거 동작들의 주지된 메커니즘을 이용한다. NROM 셀은 국부적 음 전하 포획(negative charge trapping)에 기초한다. 셀은 게이트 유전체가 ONO 스택으로 대체된 n-채널 MOSFET 디바이스이다. 공간적으로 분리된 두개의 협소한 전하 분포들이 접합 엣지들 위의 질화물층에 저장된다. NROM 셀은 채널 열 전자 주입(channel hot electron injection)에 의해 프로그램된다.
NROM 메모리 디바이스들은, 통상적인 플로팅 게이트 플래시 디바이스들에 비 해 낮은 프로그래밍 전압, 더 나은 스케일성(scalability), 및 향상된 사이클링 내구성(cycling endurance)을 포함하는 장점들 때문에 많은 주목을 받아 왔다. NROM 셀의 장점은 직접 터널링(tunneling)을 금지함으로 인하여 수직적 보유 손실(vertical retention loss)이 무시할만하다는 것이다. 또한, 플로팅 게이트 기법에서 전하가 도전층에 저장되고, 게이트 아래의 산화물에 포획된 전하 또는 임의의 경미한 산화물 결함이 누설을 야기하고 저장된 모든 전하의 손실을 야기할 수 있다. 그러나, NROM 기법은 보유 물질로서 질화물 절연체를 이용하고, 따라서 산화물에서의 (셀 크기에 필적할 만한) 큰 결함만이 보유성능을 저하시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리의 블럭도이다.
도 2는 종래 기술 트랜지스터의 단면이다.
도 3은 매립형 P-N 접합을 갖는 일 실시예의 트랜지스터의 단면이다.
도 4는 다층(multilayered) 유전체를 갖는 일 실시예의 트랜지스터의 단면이다.
이하 본 발명의 상세한 설명에서는, 본 명세서의 일부분을 형성하는 첨부하는 도면이 참조될 것이며, 이 도면들은 본 발명이 구현될 수 있는 상이한 실시예들을 예로서 도시한다. 이러한 실시예들은 본 기술 분야의 당업자가 본 발명을 실행할 수 있도록 충분히 자세하게 기술된다. 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 및 전기적 변경이 본 발명의 범주를 벗어나지 않고 이루어질 수 있 다.
이하의 설명에서 사용된 웨이퍼 및 기판이라는 용어는, 본 발명에 따라, 예를 들어 집적 회로(IC) 구조를 형성하기 위해, 층이 그 위에 성막된 노출된 표면을 갖는 임의의 구조를 포함한다. 기판이라는 용어는 반도체 웨이퍼들을 포함하는 것으로 이해된다. 기판이라는 용어는 또한 공정 동안의 반도체 구조들을 지칭하도록 사용되고, 공정의 결과로 제조되는 그외의 층들을 포함할 수 있다. 웨이퍼와 기판 모두 도핑된 반도체와 도핑되지 않은 반도체들, 기본 반도체 또는 절연체에 의해 지지되는 에피택셜 반도체 층들과 그외의 반도체 구조들을 포함한다. 도전체라는 용어는 반도체들을 포함하는 것으로 이해되며, 절연체라는 용어는 도전체로 지칭되는 재료들보다 전기적으로 덜 도전적인 임의의 재료를 포함하도록 정의된다.
본 기술 분야의 당업자에게 인식되는 바와 같이, 본 명세서에서 기술된 유형의 메모리 디바이스들은 일반적으로 다양한 반도체 디바이스들을 갖는 집적 회로로서 제조된다. 집적 회로는 기판에 의해 지지된다. 집적 회로들은 각각의 기판 상에서 통상적으로 여러번 반복된다. 기판은 본 기술분야에 주지된 바와 같이 집적 회로들을 다이들(dice)로 분리하기 위해 더 처리된다.
위, 아래, 측면, 인접과 같은 상대적 용어들은 특정 좌표계를 한정하지 않는다. 이들 용어들은 구성요소들 사이의 상대적 위치를 기술하기 위해 사용되며, 한정하도록 의도되지 않는다. 그러하듯이, 추가의 구성요소들은 서로 위, 아래, 측면 및 서로 인접한 구성요소들 사이에 위치할 수 있다. 또한, 도면들이 상세한 설명의 이해가 용이하도록 돕기 위해 제공되나, 비율이 정확하도록 의도되는 것은 아 니며, 간략화되었다.
따라서, 이하의 상세한 설명은 제한적인 의미로 고려되어선 안되며, 본 발명의 범주는 첨부된 청구범위들이 부여한 등가물들의 전체 범주와 더불어 첨부된 청구범위들에 의해서만 정의된다.
도 1은 본 발명의 실시예에 따른 집적 회로 메모리 디바이스(100)의 간략화된 블럭도이다. 메모리 디바이스(100)는 비휘발성 메모리 셀들의 어레이(102), 어드레스 회로(104), 제어 회로(110), 및 입력/출력(I/O) 회로(114)를 포함한다.
메모리 디바이스(100)는 메모리 어레이(102)를 액세스하는 프로세서(120)에 접속되거나 그외의 메모리 제어기에 연결될 수 있다. 프로세서(120)에 연결된 메모리 디바이스(100)는 전자 시스템의 일부분을 형성한다. 전자 시스템의 일부 예들은 개인용 컴퓨터들, 주변 디바이스들, 무선 디바이스들, 디지털 카메라들, PDA들 및 오디오 녹음기들을 포함한다.
메모리 디바이스(100)는 제어 라인들(122)을 거친 제어 신호들을 프로세서(120)로부터 수신하여 제어 회로(110)을 통해 메모리 어레이(102)에 대한 액세스를 제어한다. 메모리 어레이(102)에 대한 액세스는 어드레스 라인들(124)를 거쳐서 수신된 어드레스 신호들에 응답하여 하나 이상의 목표 메모리 셀들로 향한다. 제어 신호들과 어드레스 신호들에 응답하여 일단 어레이가 액세스되면, 데이터가 데이터, DQ, 라인들(126)을 거쳐서 메모리 셀들에 대해 기입되거나 판독된다.
본 기술분야의 당업자는 추가의 회로 및 제어 신호들이 제공될 수 있으며, 도 1의 메모리 디바이스는 본 발명에 초점을 맞추기 위해 간략화되었음을 이해할 것이다. 메모리 디바이스에 대한 상기 설명은 메모리에 대한 일반적 이해를 제공하도록 의도되며, 통상적인 메모리 디바이스의 모든 소자들 및 특징들에 대한 완전한 설명이 아님을 이해할 것이다.
본 발명의 실시예들에서, 높은 유전 상수, 고 유전율(high-K) 게이트 절연체를 가지며, 게이트 절연체에서의 정공 포획을 이용하는 p-채널 MOSFET이 메모리 디바이스로서 제공된다. 프로그래밍은 트랜지스터 채널로부터의 열 정공 주입(hot hole injection), 전계에서 가속된, 광에 의해 생성된 정공들, 매립형 p-n 접합에 의해 디바이스로 주입되는 정공들, 또는 게이트 절연체-기판 경계면에서 높은 에너지를 갖는 전자들이 게이트를 터널링(tunneling)함으로써 발생되는 정공들에 의해 달성될 수 있다. 트랜지스터를 순방향으로 동작시킴으로써 데이터가 판독될 수 있거나, 또는 정공들이 드레인 부근에만 주입된 경우 역방향으로 동작시킴으로써 판독될 수 있다.
고 유전율 유전체에 정공들을 프로그래밍하는 상이한 방법들이 본 발명에서 채택될 수 있다. 가용한 프로그래밍 기술들 중 다수가 본 기술분야에 주지되어 있으며, 이하에 간략하게 설명된다. 간략함을 위해, 제어 회로(110)는 본 명세서에서, 고 유전율 유전체의 적어도 하나의 층에 정공들을 주입함으로써 다층 전하 포획 유전체를 프로그램하는 프로그램 회로를 포함하는 것으로 지칭된다.
메모리 기법으로서 게이트 산화물에서의 정공 포획 및 열 정공 주입을 이용하는 p-채널 MOSFET들에 기초하는 플래시 메모리들이 알려져 있다. 또한, 퓨즈들(fuses) 및 안티-퓨즈(anti-fuse) 디바이스들에서 사용하기 위한 정공 포획이 설 명된다. 그러한 메모리들과 구조들에서, 큰 음의 게이트 전압들, 채널로부터의 열 정공 주입, 또는 광에 의해 실리콘 기판으로부터 정공들이 생성된다.
도 2는 기판(200) 내에서의 종래 기술의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 간략화된 단면을 도시한다. MOSFET은 소스 영역(202), 드레인 영역(204), 및 소스 영역(202)과 드레인 영역(204) 사이의 기판(200) 내에 존재하는 채널 영역(206)을 포함한다. 게이트(208)는 게이트 산화물(210)에 의해 채널 영역(206)으로부터 분리된다. 소스 라인(212)은 소스 영역(202)에 연결된다.
메모리 디바이스에서, 비트라인 도전체(214)는 드레인 영역(204)에 연결된다. 워드라인 도전체(216)는 게이트(208)에 연결된다. 종래의 동작에서는, 드레인-소스 전압(Vds)이 드레인 영역(204)과 소스 영역(202) 사이에 설정된다. 다음에 워드라인(216)을 통해 게이트(208)에 음의 전압이 인가된다. 일단 게이트에 인가된 음의 전압이 MOSFET의 특성 문턱 전압(Vt)을 초과하면, 드레인 영역(204)과 소스 영역(202) 사이의 기판(200)에 채널(206)이 형성된다. 채널(206)의 형성은 드레인 영역(204)과 소스 영역(202) 사이의 도통을 가능케 하고, 전류(Ids)는 드레인 영역(204)에서 검출될 수 있다.
도 2의 종래의 MOSFET의 동작 동안에, 드레인 영역(204) 근처의 게이트 산화물(210)에서 포획되는 정공들에 기인하여 순방향으로 동작하는 MOSFET에 대해 MOSFET 디바이스 드레인 전류의 일부 변화가 프로그램될 수 있다. 이것은 트랜지스터가 게이트 전압, Vgs 근처의 드레인 전압, Vds로 동작하는 경우의 열 정공 주 입에 의해 달성될 수 있다.
그러나, 이 경우에는 드레인 영역(204) 근처에 정공들이 포획되므로, 정공들은 MOSFET의 특성을 변화시키는데 있어 그렇게 효과적이지 않다. NROM 디바이스를 판독하는 경우와 같이 판독 사이클 동안에 트랜지스터들이 역방향으로 동작될 경우에만 효과적이다. 그러하듯이, 종래 기술의 열 정공 주입은 본 발명의 실시예들과 함께 사용될 수 있다.
대안적으로, 게이트 절연체의 밴드 갭 에너지(band gap energy)를 초과하는 충분한 에너지를 획득하여 전자들이 게이트로부터 터널링하도록 야기하기 위해 충분히 큰 음의 게이트 바이어스 전압이 인가될 수 있다. 그 결과로, 활동적인 정공-전자 쌍들이 실리콘 기판 내에 생성되고 정공들은 절연체와 기판 계면에서의 장벽을 극복하기 위한 충분한 에너지를 가진다.
정공들은 다음에 기판으로부터 게이트 유전체로 주입되고, 포획된 채 유지된다. p-채널 MOSFET의 문턱 전압의 커다란 변화가 나타난다. 디바이스는 후속하여 양의 게이트 바이어스 전압을 인가함으로써 리셋된다. 열 정공 주입에 의해 게이트 산화물들에 생성된 양 전하는 아발란치 전자 주입에 의해 소거될 수 있음이 본 기술분야에 주지되어 있다.
정공들을 주입하는 다른 종래 기술의 방법은 입사광(incident light)을 제공함으로써 전자 정공 쌍들을 생성하는 것이다. 정공들은 게이트 절연체 또는 산화물 쪽으로 가속되고 게이트 절연체에 포획된다. 포획된 양 전하는 디바이스 드레인 전류의 변화를 만들어 내고 메모리 효과로서 사용되거나 메모리 디바이스로서 사용될 수 있다. 이것은 트랜지스터가 Vgs 근처의 드레인 전압으로 동작하는 경우, 열 정공 주입에 의해 달성된다. 소거는, 게이트 전압, Vgs보다 훨씬 큰 드레인 전압, Vds로 동작함으로써 열 전자 주입에 의해 달성된다.
도 3은 정공들의 균일한 주입을 가능케 하는 본 발명의 일실시예에 따른, 바이폴라(pnp) 트랜지스터형의 구조를 갖는 반도체 디바이스를 도시한다. 디바이스는 소스 영역(302), 드레인 영역(304), 백 게이트(back gate) 영역(306), 및 소스 영역(302)과 드레인 영역(304) 사이의 기판(300)의 채널 영역(308)을 포함한다. 게이트(310)는 다층 게이트 유전체(312)에 의해 채널 영역(308)으로부터 분리된다. 게이트 유전체는 이하에 기술되는 바와 같이, 적어도 하나의 고 유전율 유전체층을 포함한다. 소스 라인(314)은 소스 영역(302)에 연결된다. 비트라인 도전체(316)는 드레인 영역(304)에 연결된다. 워드라인 도전체(318)는 게이트(310)에 연결된다. 단자(320)는 백 게이트 영역(306)에 연결된다. 백 게이트(306)는 기판(300)과 p-n 접합을 형성한다.
양의 전압 Veb가 단자(320)를 통해 백 게이트 영역(306)에 인가되고 음의 전압이 워드라인(318)을 통해 게이트(310)에 인가되는 경우, 정공들은 백 게이트 영역의 p-n 접합으로부터 게이트 절연체(312)로 주입된다. 도 3에 이 효과가 도시되며 디바이스 문턱 전압의 변화를 만들어낸다.
채택된 프로그래밍 방법과 상관없이, 본 발명의 실시예들은 게이트 유전체에 고 유전율(high dielectric constant) 유전체를 사용하여 양으로 대전된 정공들을 포획한다. 본 실시예들에서, 고 유전율 유전체들은 실리콘 질화물의 유전 상수보 다 큰 유전 상수를 갖는 유전체로 정의된다(즉, > k=7).
도 4는 본 발명의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 메모리 셀의 간략화된 단면을 도시한다. 메모리 셀은 기판(400)에 형성된다. 셀은 소스 영역(402), 드레인 영역(404), 및 소스 영역(402)과 드레인 영역(404) 사이의 기판(400)에 존재하는 채널 영역(406)을 포함한다. 게이트(408)는 다층 게이트 유전체(410)에 의해 채널 영역(406)으로부터 분리된다. 유전체층들은 고 유전율 유전체 재료의 하나 이상의 층들을 포함한다.
소스 라인(412)은 소스 영역(402)에 연결된다. 메모리 디바이스에서, 비트 라인 도전체(414)는 드레인 영역(404)에 연결된다. 워드라인 도전체(416)는 게이트(408)에 연결된다.
고 유전율 유전체들은 더 작은 밴드 갭 에너지들을 갖고, 정공들을 게이트 절연체(410)로 주입하기 위해 더 작은 전압이 요구된다. 이들 고 유전율 유전체들은, 사용된 재료에 따라 산화, 화학적 기상 성막(CVD), 기화 증착(evaporation), 또는 원자 층 성막(ALD)에 의해 형성된, 복합층들, 또는 나노적층구조(nanolaminates)일 수 있다. 고 유전율 유전체의 밴드 갭 에너지는 유전 상수가 증가함에 따라 작아진다.
본 발명의 게이트 유전체의 예시적인 고 유전율 유전체들은 두개의 산화물층들 간의 고 유전율 유전체를 포함한다. 복합 게이트 절연체에서의 고 유전율 유전체층은 표 1 및 관련된 제조 기술들로부터 선택될 수 있다.
Figure 112008003718753-PCT00001
본 발명의 게이트 유전체의 추가의 예들은 산화물-질화물-고 유전율 유전체 복합층 형태의 게이트 절연체이다. 복합 게이트 절연체에서의 고 유전율 유전체층은 ALD로부터 형성되는 Al2O3, HfO2 또는 ZrO2로부터 선택될 수 있다.
본 발명의 게이트 유전체의 추가의 예들은 세개의 스택된 고 유전율 유전체층들을 포함한다. 복합 게이트 절연체에서의 고 유전율 유전체층들은 ALD에 의해 형성되는 표 2의 유전체들로부터 선택될 수 있다.
Figure 112008003718753-PCT00002
본 발명의 게이트 유전체의 추가의 예는, 란탄족(Pr, Ne, Sm, Gd 및 Dy) 산화물을 형성하는 두개의 ALD 층들 사이에 기화 증착된(evaporated) HfO2를 포함하는 고 유전율-고 유전율-고 유전율 유전체 복합층 형태로 형성된 게이트 절연체를 포함한다.

Claims (24)

  1. 비휘발성 메모리로서,
    트랜지스터 바디 영역 내에 위치된 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들은 측면으로 이격되어 그 사이에 채널 영역을 형성함 - ;
    상기 채널 영역으로부터 분리되고 상기 채널 영역 위에 수직으로 위치한 제어 게이트;
    양으로 대전된 정공들을 포획하는, 상기 제어 게이트와 상기 채널 영역 사이의 다층 전하 포획 유전체 - 상기 다층 전하 포획 유전체는 7보다 큰 유전 상수(K)를 갖는 적어도 하나의 고 유전율 유전체층을 포함함 -
    를 포함하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 고 유전율 유전체층에 정공들을 주입함으로써 상기 다층 전하 포획 유전체를 프로그램하는 프로그램 회로를 포함하는 비휘발성 메모리.
  3. 제2항에 있어서,
    상기 다층 전하 포획 유전체는 제1 산화물층과 제2 산화물층 사이에 위치한 상기 고 유전율 유전체층을 포함하는 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 다층 전하 포획 유전체는 산화물층, 질화물층 및 상기 고 유전율 유전체층을 포함하는 비휘발성 메모리.
  5. 제4항에 있어서,
    상기 고 유전율 유전체층은 Al2O3, HfO2 또는 ZrO2 로부터 선택되는 비휘발성 메모리.
  6. 제5항에 있어서,
    상기 고 유전율 유전체층은 원자 층 성막 공정을 이용하여 형성되는 비휘발성 메모리.
  7. 제1항에 있어서,
    상기 다층 전하 포획 유전체는 제1, 제2 및 제3 고 유전율 유전체층들을 포함하는 비휘발성 메모리.
  8. 제7항에 있어서,
    상기 다층 전하 포획 유전체는 HfO2의 제1 및 제2 층들 사이에 위치한 Ta2O5의 층을 포함하는 비휘발성 메모리.
  9. 제7항에 있어서,
    상기 다층 전하 포획 유전체는 La2O3의 제1 및 제2 층들 사이에 위치한 HfO2의 층을 포함하는 비휘발성 메모리.
  10. 제7항에 있어서,
    상기 다층 전하 포획 유전체는 HfO2의 제1 및 제2 층들 사이에 위치한 ZrO2의 층을 포함하는 비휘발성 메모리.
  11. 제7항에 있어서,
    상기 다층 전하 포획 유전체는 란탄족 산화물(Lanthanide Oxide)의 제1 및 제2 층들 사이에 위치한 ZrO2의 층을 포함하는 비휘발성 메모리.
  12. 제7항에 있어서,
    상기 다층 전하 포획 유전체는 란탄족 산화물의 제1 및 제2 층들 사이에 위치한 HfO2의 층을 포함하는 비휘발성 메모리.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 채널 영역 아래에 위치한 개별적인 바이폴라 접합을 더 포함하는 비휘 발성 메모리.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    양 전하 정공 포획 메모리들(positive charge hole trapping memories)의 어레이; 및
    기입 동작 동안에 메모리 셀들에 데이터를 기입하는 기입 회로
    를 더 포함하는 비휘발성 메모리.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 고 유전율 유전체층으로 정공들을 주입하는 것은 상기 채널 영역으로부터의 열 정공 주입(hot hole injection)을 포함하는 비휘발성 메모리.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 고 유전율 유전체층으로 정공들을 주입하는 것은 광에 의해 발생되고 전계에서 가속된 정공들을 포함하는 비휘발성 메모리.
  17. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 고 유전율 유전체층에 정공들을 주입하는 것은 상기 트랜지스터 채널 영역 아래에 위치한 p-n 접합을 통해 주입된 정공들을 포함하는 비휘발성 메모리.
  18. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 고 유전율 유전체층은 전자들이 상기 제어 게이트를 터널링함으로써 상기 다층 유전체와 상기 제어 게이트의 계면에서 발생된 정공들을 포함하는 비휘발성 메모리.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 고 유전율 유전체층은 HfO2, ZrO2, ZrSnTiO, ZrON, ZrAlO, ZrTiO4, Al2O3, La2O3, LaAlO3, HfAlO3, HfSiON, Y2O3, Gd2O3, Ta2O5, TiO2, Pr2O3, CrTiO3 및 YSiO 그룹으로부터 선택되는 비휘발성 메모리.
  20. 비휘발성 메모리 트랜지스터를 프로그래밍하는 방법으로서,
    양으로 대전된 정공들을 상기 트랜지스터의 제어 게이트와 채널 영역 사이에 위치한 다층 유전체로 주입하는 단계 - 상기 다층 유전체는 7보다 큰 유전 상수(K)를 갖는 적어도 하나의 고 유전율 유전체층을 포함함 -; 및
    상기 고 유전율 유전체층에 상기 양으로 대전된 정공들을 포획하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    양으로 대전된 정공들을 주입하는 상기 단계는 상기 채널 영역으로부터의 열 정공 주입을 포함하는 방법.
  22. 제20항에 있어서,
    양으로 대전된 정공들을 주입하는 상기 단계는 광에 의해 발생되고 전계에서 가속된 정공들을 포함하는 방법.
  23. 제20항에 있어서,
    양으로 대전된 정공들을 주입하는 상기 단계는 상기 트랜지스터 채널 영역 아래에 위치한 p-n 접합을 통해 정공들을 주입하는 단계를 포함하는 방법.
  24. 제20항에 있어서,
    양으로 대전된 정공들을 주입하는 상기 단계는 전자들이 상기 제어 게이트를 터널링함으로써 상기 다층 유전체와 상기 제어 게이트의 계면에서 정공들을 발생시키는 단계를 포함하는 방법.
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