KR20120121139A - 비휘발성 메모리 소자의 구동 방법 - Google Patents

비휘발성 메모리 소자의 구동 방법 Download PDF

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Abstract

본 발명에 따른 SONOS 구조의 비휘발성 메모리 소자는, p 타입으로 도핑된 반도체 기판 위에 하나 이상의 n-well을 형성하고, n-well 위에 소오스 영역을 공유하는 복수의 메모리 셀을 형성한다.
이러한 메모리 셀들로 구성된 메모리 어레이는, 각 메모리 셀의 프로그램시, 소거시 및 판독시에 해당 메모리 셀 이외에 비선택 워드 라인 및 비트 라인에 소정의 전압을 인가함으로써, 종래 기술의 선택 게이트층을 도입하지 않고서도 인접한 메모리 셀들의 영향을 차단하여 판독 오류 및 프로그램 disturb를 방지할 수 있으므로, 본 발명은 SONOS 구조의 비휘발성 메모리 소자의 소형화가 가능하고, 저전력으로 프로그램 및 소거가 가능할 뿐만 아니라, 우수한 cycling 특성을 확보할 수 있으며, 동일한 n-well을 공유하는 메모리 셀 단위로 프로그램 소가 가능하여, 작은 단위의 소거 영역 구현이 가능한 효과가 있다.

Description

비휘발성 메모리 소자의 구동 방법{Operation method of Non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 구동 방법에 관한 것으로서, 보다 구체적으로는 SONOS 메모리 소자의 구동방법에 관한 것이다.
다양한 기능의 휴대용 정보통신 기기가 개발되고, 급속도로 보급됨에 따라서 휴대용 정보통신 기기에 이용되는 비휘발성 메모리 소자에 대한 연구가 활발하게 진행되고 있다. 최근에는 기존의 플래시 메모리 대신에 저전력으로 높은 신뢰성으로 동작할 수 있는 비휘발성 메모리 소자에 대한 연구가 활발히 진행되고 있으며, 그 대표적인 예로서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조의 비휘발성 메모리 소자가 주목받고 있다.
종래의 SONOS 비휘발성 메모리 소자는 반도체 기판과 게이트 전극층 사이에 ONO(Oxide,Nitride,Oxide) 층을 형성하고, 기판의 채널 영역으로부터 산화막을 터널링한 전하를 나이트라이드층(Nitride Layer)에 포획하여 프로그램을 수행하고, 나이트라이드층에 포획된 전하를 방출함으로써 프로그램 상태를 소거하는 방식으로 동작된다.
그러나, 이러한 종래의 SONOS 메모리 소자의 경우에, 메모리 어레이 상에서 하나의 SONOS 메모리 셀에 프로그램을 수행하거나, 프로그램 상태를 소거하거나, 프로그램 상태를 판독하는 과정에서 인접한 메모리 셀들의 영향으로 인해서 오류가 발생하는 문제점이 존재하였다.
구체적으로, 종래의 SONOS 구조의 메모리 셀들의 경우에는 메모리 어레이 내의 비선택(Unselect) 셀의 영향에 의한 판독(read) 오류 및 프로그램 Disturb가 발생하며, 이를 방지하기 위해서, 메모리 셀 내부에 선택 게이트층(Select Gate)를 추가하여 구현하였는데, 선택 게이트층이 추가됨에 따라서 메모리 셀의 크기가 커지는 문제점이 존재하였을 뿐만 아니라, 메모리 셀의 구조가 복잡해지고, 이에 따라서 추가적인 마스크 Layer 공정이 많이 필요한 문제점이 발생하며, 효율적인 프로그램된 상태를 소거(Erase; 이하 "소거"라고만 칭함)하는 동작이 수행되지 못하여, 소거(Erase)하는데 필요한 시간이 길어지거나, Cycling 특성이 조기에 열화되는 문제점이 발생되며, 프로그램시에 전류 소모가 많고, 소거(Erase) 단위가 지나치게 크거나, 소거 단위를 줄이기 위해서 추가적인 장치가 필요한 문제점이 존재하였다.
본 발명은 SONOS 구조의 메모리 셀에 선택 게이트층을 추가로 형성하지 않고서도, 비선택 인접 셀들에 의한 영향을 차단하여, 판독 오류 및 프로그램 disturb를 방지할 수 있는 비휘발성 메모리 소자의 구동 방법을 제공하는 것이다.
이하에서는, SONOS 구조의 메모리에 전하를 포획시켜 프로그램을 수행하는 동작을 "프로그램(program)"이라 지칭하고, 메모리에 포획된 전하를 배출하여 프로그램된 상태를 제거하는 동작을 "소거(erase)"라 지칭하며, 메모리에 프로그램이 되었는지 여부를 조사하는 동작을 "판독(read)"이라 지칭한다.
상술한 과제를 해결하기 위한 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 구동 방법은, p 타입으로 도핑되고, 내부에 n-well 이 형성된 반도체 기판 위에, 제 1 절연막, 전하 포획층, 제 2 절연막 및 게이트 전극층이 순차적으로 형성되고, 상기 제 1 절연막 양측의 상기 n-well 내부에 p타입의 비트 라인 영역 및 공유된 소오스 영역이 형성된 메모리 셀들이 복수로 설치된 비휘발성 메모리 소자의 구동 방법으로서, 각각의 상기 메모리 셀들은 밴드 대 밴드 터널링(band to band tunneling) 방식으로 상기 전하 포획층에 전하를 주입하여 프로그램을 수행하고, 상기 전하 포획층에 주입된 전하를 상기 반도체 기판으로 터널링시켜 소거한다.
또한, 상기 메모리 어레이에 포함된 메모리 셀들 중 동일한 n-well을 공유하는 메모리 셀들은 소오스 영역을 공유하며, 메모리 셀에 프로그램을 수행할 때, 공유된 소오스 영역은 플로팅될 수 있다.
또한, 메모리 셀에 프로그램을 수행할 때, 비선택 워드 라인에는 음의 전압이 인가되고, 비선택 비트 라인은 접지될 수 있다.
또한, 메모리 셀을 소거할 때, 동일한 n-well을 공유하는 비선택 영역의 워드 라인에는 양의 전압을 인가하고, 동일한 n-well을 공유하지 않는 비선택 메모리 셀들의 n-well, 공유된 소오스 영역 및 비트 라인은 접지될 수 있다.
또한, 메모리 셀을 소거할 때, 동일한 n-well과 동일한 소오스 영역을 공유하고, 워드 라인을 공유하는 메모리 셀들에 대해서는 한 번에 소거할 수 있다.
또한, 판독시에, n-well과 비트 라인을 접지하고, 워드 라인과 공유된 소오스 영역에는 음의 전압을 인가할 수 있다.
또한, 판독시에, 비선택 비트 라인은 공유된 소오스 영역과 동일한 전압이 인가되고, 비선택 워드 라인에는 양의 전압이 인가할 수 있다.
또한, 판독시에, n-well과 비트 라인에 양의 전압을 인가하고, 워드 라인에는 비트 라인보다 낮은 양의 전압을 인가하며, 공유된 소오스 영역은 접지할 수 있다.
또한, 판독시에, 비선택 비트 라인은 접지하고, 비선택 워드 라인에는 양의 전압을 인가할 수 있다.
또한, 판독시에, n-well과 공유된 소오스 영역은 접지하고, 비트 라인과 워드 라인에는 음의 전압을 인가할 수 있다.
또한, 판독시에, 비선택 비트 라인은 접지하고, 비선택 워드 라인에는 양의 전압을 인가할 수 있다.
또한, 판독시에, n-well과 공유된 소오스 영역에는 양의 전압을 인가하고, 워드 라인에는 공유된 소오스 영역보다 낮은 양의 전압을 인가하며, 비트 라인은 접지할 수 있다.
또한, 판독시에, 비선택 비트 라인과 비선택 워드 라인에는 양의 전압을 인가할 수 있다.
본 발명에 따른 SONOS 구조의 비휘발성 메모리 소자는, p 타입으로 도핑된 반도체 기판 위에 하나 이상의 n-well을 형성하고, n-well 위에 소오스 영역을 공유하는 복수의 메모리 셀을 형성한다.
이러한 메모리 셀들로 구성된 메모리 어레이는, 각 메모리 셀의 프로그램시, 소거시 및 판독시에 해당 메모리 셀 이외에 비선택 워드 라인 및 비트 라인에 소정의 전압을 인가함으로써, 종래 기술의 선택 게이트층을 도입하지 않고서도 인접한 메모리 셀들의 영향을 차단하여 판독 오류 및 프로그램 disturb를 방지할 수 있으므로, 본 발명은 SONOS 구조의 비휘발성 메모리 소자의 소형화가 가능하고, 저전력으로 프로그램 및 소거가 가능할 뿐만 아니라, 우수한 cycling 특성을 확보할 수 있으며, 동일한 n-well을 공유하는 메모리 셀 단위로 소거가 가능하여, 작은 단위의 소거 영역 구현이 가능한 효과가 있다.
도 1은 본 발명의 바람직한 실시예에 따라서 동작되는 단일한 SONOS 메모리 셀의 구조를 도시하는 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 SONOS 구조의 메모리 어레이의 구성을 등가회로로 도시한 도면이다.
도 3은 본 발명의 바람직한 실시예에 따라서 메모리 셀에 프로그램을 수행하는 방법을 설명하는 도면이다.
도 4는 본 발명의 바람직한 실시예에 따라서 메모리 셀을 소거하는 방법을 설명하는 도면이다.
도 5는 본 발명의 바람직한 실시예에 따라서 판독하는 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 바람직한 실시예에 따라서 동작되는 단일한 SONOS 메모리 셀의 구조를 도시하는 도면이다.
도 1에 도시된 SONOS 메모리 셀은 도 2에 도시된 메모리 어레이에 포함된 하나의 메모리 셀로서, 도 1을 참조하면, 본 발명의 SONOS 메모리 셀은 p타입으로 도핑된 반도체 기판(100)위에 n 타입으로 도핑된 n-well(110)이 형성되어 있다.
또한, n-well(110)의 상부에 제 1 절연막(121)이 형성되어 있고, 제 1 절연막(121) 위에는 전하 포획층(123), 제 2 절연막(125) 및 게이트 전극층(127)이 순차적으로 형성되어 있다.
제 1 절연막(121)은 열산화 공정 또는 공지의 박막증착 공정을 통해서 수 nm ~ 수십 nm 의 두께로 채널 영역위에 실리콘 산화막(SiO2) 등으로 형성될 수 있다. 제 1 절연막(121)의 두께가 얇을수록 게이트 전극층(127)에 낮은 프로그램 전압을 인가해도 되고, 신속한 프로그램 및 소거가 가능할 뿐만 아니라, 프로그램 및 소거 동작의 성공 가능성이 높은 장점이 있는 반면, 전하 유지력이 낮은 문제점이 있다. 따라서, 제 1 절연막(121)의 두께는 프로그램 및 소거 전압 및 속도 등의 변수에 따라서 적절한 수준에서 가능한 얇게 선택되는 것이 바람직하다.
전하 포획층(123)은 유입된 전하를 포획하는 기능을 수행하는 것으로서, 종래의 SONOS 메모리 소자의 전하 포획층(123)과 동일한 방식과 물질로 형성될 수 있으며, 예를들면, Nitride 계열의 산화막, SiO2 보다 유전상수가 높은 고유전 상수(high-k)를 갖는 물질, 및 비정질 폴리 실리콘 물질, 및 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하퓨늄실리콘산화막(HfSio) 등과 같은 전하에 대한 포획 밀도가 높은 절연체로도 형성될 수 있다.
제 2 절연막(125)은 전하 포획층(123)에 포획된 전하가 게이트 전극층(127)으로 누설되는 것을 방지하는 기능을 수행하기 위해서 제 1 절연막(121)의 두께 이상의 두께로 형성되는 것이 바람직하고, 제 1 절연막(121)과 동일한 물질로 형성될 수 있다.
게이트 전극층(127)은 폴리실리콘, 금속, 폴리실리콘상에 금속-실리사이드가 형성된 폴리사이드 구조 등 통상적으로 게이트 전극으로 사용되는 모든 전도성 물질로 형성될 수 있다. 게이트 전극층(127)에는 워드 라인(Word Line)이 연결됨은 물론이다.
한편, 제 1 절연막(121) 양측의 n-well(110) 내부에는 공유된 소오스 영역(130) 및 비트 라인(Bit Line)이 연결되는 비트 라인 영역(140)이 형성되어 있으며, 공유된 소오스 영역(130) 및 비트 라인 영역(140)은 p 타입으로 도핑되어 있다.
도 2는 본 발명의 바람직한 실시예에 따른 SONOS 구조의 메모리 어레이의 구성을 등가회로로 도시한 도면이다. 도 2를 참조하면, p 타입으로 도핑된 반도체 기판(100) 내부에는 하나 이상의 n-well(110)이 형성되고, 도 2에 도시된 바와 같이, 하나의 n-well(110) 위에는 복수의 메모리 셀들이 형성되어 있다.
또한, 동일한 n-well(110) 위에 형성된 복수의 메모리 셀들은 공유된 소오스 영역(130)에 의해서 서로 연결된다. 따라서, 동일한 n-well(110)을 공유하는 메모리 셀들에는 동일한 소오스 전압이 인가된다.
도 3은 본 발명의 바람직한 실시예에 따라서 메모리 셀에 프로그램을 수행하는 방법을 설명하는 도면이다. 도 3을 참조하면, 선택된 메모리 셀에 프로그램을 수행하기 위해서, 먼저 선택된 메모리 셀이 위치하는 n-well(110)을 접지(GND)하고, 공유된 소오스 영역(130)을 플로팅한다.
한편, 비트 라인이 연결된 비트 라인 영역(140)에는 음의 전압(본 발명의 바람직한 실시예에서는 약 -4V 내지 -6V)을 인가하고, 워드 라인이 연결된 게이트 전극층(127)에는 양의 전압(본 발명의 바람직한 실시예에서는 약 +4V 내지 +6V)을 인가한다.
이렇게 프로그램 전압들이 인가되면, 비트 라인 영역(140)과 n-well(110)의 접합 영역에서 BTBT(Band to Band Tunneling)에 의한 electron-hole pair가 발생하고, 정공은 비트 라인 영역(140)으로 이동하고, 전자는 전하 포획층(123)으로 주입되어 포획됨으로써 프로그램이 수행된다.
이 때, 프로그램 disturb를 방지하기 위해서, 비선택(unselect) 비트 라인은 접지하고, 비선택 워드 라인에는 음의 전압(본 발명의 바람직한 실시예에서는 -4V 내지 -6V)을 인가한다.
이러한 프로그램 동작시, 동작 전압을 낮추기 위해서는 BTBT 동작이 효과적으로 발생해야 하므로, 이를 위해서 ONO 층(제 1 절연막(121), 전하 포획층(123), 및 제 2 절연막(125))의 두께와 비트 라인에 수행되는 포켓 주입 조건의 최적화가 필요하며, 최적화된 메모리 셀은 수 ㎂의 프로그램 전류를 이용하여서도 프로그램이 가능하다.
도 4는 본 발명의 바람직한 실시예에 따라서 메모리 셀을 소거하는 방법을 설명하는 도면이다.
도 4를 참조하면, 전하 포획층(123)에 포획된 전자를 제거함으로써 프로그램된 메모리 셀을 소거하기 위해서, 도 4에 도시된 바와 같이, n-well(110), 공유된 소오스 영역(130) 및 비트 라인에 양의 전압(본 발명의 바람직한 실시예에서는 +4V 내지 +6V)을 인가하고, 워드 라인에 음의 전압(본 발명의 바람직한 실시예에서는 -4V 내지 -6V)을 인가하여, 전하 포획층(123)에 포획된 전자들을 F-N 터널링시켜 n-well(110)로 배출시킴으로써 소거 동작을 수행한다.
이 때, 동일한 n-well(110)을 공유하는 비선택(unselect) 메모리 셀들의 워드 라인에는 양의 전압을 인가하여 disturb를 방지하고, n-well(110)을 공유하지 않는 메모리 셀들에 대해서는 n-well, 공유된 소오스 영역 및 비트 라인을 접지하여 disturb를 방지한다. 이렇듯, 본 발명은 동일한 n-well(110)과 소오스 영역(130)을 공유하는 메모리 셀들의 단위로, 워드 라인에 의해 구분하여 소거 동작이 수행된다.
소거 동작시, 동작 전압을 낮추기 위해서는, 제 1 절연막(121), 전하 포획층(123) 및 제 2 절연막(125)의 두께를 최적화할 필요가 있으며, 본 발명의 바람직한 실시예에서는 제 1 절연막(121)의 두께는 2~3nm, 전하 포획층(123)의 두께는 8~12nm, 제 2 절연막(125)의 두께는 4~6nm로 형성하였다.
도 5는 본 발명의 바람직한 실시예에 따라서 메모리 셀이 프로그램되었는지 여부를 판독하는 방법을 설명하는 도면이다.
도 5를 참조하면, 메모리 셀을 판독(read)하기 위해서는, n-well(110)과 비트 라인은 접지(GND)하고, 워드 라인은 음의 전압(본 발명의 바람직한 실시예에서는 -0.5 내지 -1.5V)을 인가하고, 공유된 소오스 영역(130)에도 음의 전압 (본 발명의 바람직한 실시예에서는 -1 내지 -2.5V)을 인가하여 메모리 셀을 판독한다.
이때, 비선택(Unselect) 비트 라인은 공유된 소오스 영역(130)과 동일 전압을 인가하며, 비선택 워드 라인은 양의 전압(본 발명의 바람직한 실시예에서 +3.5 내지 +5V)을 인가하여, 비선택 메모리 셀에 의한 영향을 방지한다.
또한, 본 발명의 바람직한 실시예에 따른 메모리 소자의 경우에, 프로그램 수행시, BTBT 전자 주입 범위가 공유된 소오스 영역(130) 접합(junction)까지 완전히 미치지 못하여, 일부의 정공(Hole) 전하량이 공유된 소오스 영역(130) 접합(junction)근처에 남는다고 하여도, 본 발명의 판독 방식에서는 메모리 셀 전류의 차이를 최소화할 수 있어, 양호한 Cycling 특성 확보가 가능하다.
또한, 메모리 셀 비트 라인 접합(Junction) 영역 넓이를 잘 조절하여, BTBT 전자 주입(Electron Injection) 영역을 Channel 전체로 확실하게 확대할 수 있다면, 도 5를 참조하여 설명한 판독 전압 조건에서, 비트 라인과 공유된 소오스 영역(130)의 전압 교체가 가능하며(즉, n-well과 공유된 소오스 영역은 접지하고, 비트 라인과 워드 라인에는 음의 전압을 인가), 양호한 Cycling 특성 확보 역시 가능하다.
상술한 판독(Read) 동작시, 메모리 셀에 음의 전압 인가를 피하기 위해서는, 도 5를 참조하여 상술한 판독 조건에서, n-well(110)과 비트 라인에 양의 전압(본 발명의 바람직한 실시예에서 +1 내지 +2.5V)을 인가하고, 워드 라인에는 이 보다 낮은 양의 전압(본 발명의 바람직한 실시예에서는 +0.3~+1.3V)을 인가하며, 공유된 소오스 영역(130)을 접지(GND)하는 조건에서도, 메모리 셀의 프로그램 상태 판독이 가능하다.
또한, 상술한 판독 동작시, 메모리 셀에 음의 전압 인가를 피하기 위해서는, 상술한 조건에서 비트 라인과 공유된 소오스 영역의 전압을 교체하여 적용할 수도 있다. 즉, n-well과 공유된 소오스 영역에는 양의 전압을 인가하고, 워드 라인에는 공유된 소오스 영역보다 낮은 양의 전압을 인가하며, 비트 라인은 접지(GND)하는 조건에서도, 메모리 셀의 프로그램 상태 판독이 가능하다.
이 경우, 비선택 비트 라인은 접지(GND)되고, 비선택 워드 라인은 높은 양의 전압(본 발명의 바람직한 실시예에서는 +5V~+7V)을 인가하면 된다.
지금까지 상술한 예에서는, 반도체 기판에 하나 이상의 n-Well이 형성된 예를 설명하였다. 비록, 도 2에는 반도체 기판에 복수의 n-Well 이 형성된 경우를 예시적으로 도시하였으나, 반도체 기판에 단일한 n-Well 이 형성될 수도 있음을 주의해야 한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100 반도체 기판
110 n-Well
121 제 1 절연막
123 전하 포획층
125 제 2 절연막
127 게이트 전극층
130 공유된 소오스 영역
140 비트 라인 영역

Claims (13)

  1. p 타입으로 도핑되고, 내부에 n-well 이 형성된 반도체 기판 위에, 제 1 절연막, 전하 포획층, 제 2 절연막 및 게이트 전극층이 순차적으로 형성되고, 상기 제 1 절연막 양측의 상기 n-well 내부에 p타입의 비트 라인 영역 및 공유된 소오스 영역이 형성된 메모리 셀들이 복수로 설치된 비휘발성 메모리 소자의 구동 방법으로서,
    각각의 상기 메모리 셀들은 밴드 대 밴드 터널링(band to band tunneling) 방식으로 상기 전하 포획층에 전하를 주입하여 프로그램을 수행하고,
    상기 전하 포획층에 주입된 전하를 상기 반도체 기판으로 터널링시켜 소거하는 것을 특징으로 하는 구동 방법.
  2. 제 1 항에 있어서,
    상기 메모리 어레이에 포함된 메모리 셀들 중 동일한 n-well을 공유하는 메모리 셀들은 소오스 영역을 공유하며, 메모리 셀에 프로그램을 수행할 때, 공유된 소오스 영역은 플로팅되는 것을 특징으로 하는 구동 방법.
  3. 제 1 항에 있어서,
    메모리 셀에 프로그램을 수행할 때, 비선택 워드 라인에는 음의 전압이 인가되고, 비선택 비트 라인은 접지되는 것을 특징으로 하는 구동 방법.
  4. 제 1 항에 있어서,
    메모리 셀을 소거할 때, 동일한 n-well을 공유하는 비선택 영역의 워드 라인에는 양의 전압을 인가하고, 동일한 n-well을 공유하지 않는 비선택 메모리 셀들의 n-well, 공유된 소오스 영역 및 비트 라인은 접지되는 것을 특징으로 하는 구동 방법.
  5. 제 1 항에 있어서,
    메모리 셀을 소거할 때, 동일한 n-well과 동일한 소오스 영역을 공유하고, 워드 라인을 공유하는 메모리 셀들에 대해서는 한 번에 소거하는 것을 특징으로 하는 구동 방법.
  6. 제 1 항에 있어서,
    판독시에, n-well과 비트 라인을 접지하고, 워드 라인과 공유된 소오스 영역에는 음의 전압을 인가하는 것을 특징으로 하는 구동 방법.
  7. 제 6 항에 있어서,
    판독시에, 비선택 비트 라인은 공유된 소오스 영역과 동일한 전압이 인가되고, 비선택 워드 라인에는 양의 전압이 인가되는 것을 특징으로 하는 구동 방법.
  8. 제 1 항에 있어서,
    판독시에, n-well과 비트 라인에 양의 전압을 인가하고, 워드 라인에는 비트 라인보다 낮은 양의 전압을 인가하며, 공유된 소오스 영역은 접지하는 것을 특징으로 하는 구동 방법.
  9. 제 8 항에 있어서,
    판독시에, 비선택 비트 라인은 접지하고, 비선택 워드 라인에는 양의 전압을 인가하는 것을 특징으로 하는 구동 방법.
  10. 제 1 항에 있어서,
    판독시에, n-well과 공유된 소오스 영역은 접지하고, 비트 라인과 워드 라인에는 음의 전압을 인가하는 것을 특징으로 하는 구동 방법.
  11. 제 10 항에 있어서,
    판독시에, 비선택 비트 라인은 접지하고, 비선택 워드 라인에는 양의 전압을 인가하는 것을 특징으로 하는 구동 방법.
  12. 제 1 항에 있어서,
    판독시에, n-well과 공유된 소오스 영역에는 양의 전압을 인가하고, 워드 라인에는 공유된 소오스 영역보다 낮은 양의 전압을 인가하며, 비트 라인은 접지하는 것을 특징으로 하는 구동 방법.
  13. 제 12 항에 있어서,
    판독시에, 비선택 비트 라인과 비선택 워드 라인에는 양의 전압을 인가하는 것을 특징으로 하는 구동 방법.
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