CN1304177A - 具有自对齐到存储沟槽的字线的垂直动态存储单元 - Google Patents

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托马斯·S.·露普
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Abstract

一种在一个衬底中构成的动态随机访问存储器器件,该衬底具有一个上表面和一个沟槽,该沟槽具有一个在衬底中构成的侧壁。使用沟槽的下部构成一个信号存储结点,并且使用沟槽的上部构成一个信号转移器件。信号转移器件的结构能降低字线的电阻以及电容,从而使动态随机访问存储器有更好的性能。

Description

具有自对齐到存储沟槽的字线的垂直动态存储单元
本发明涉及动态随机访问存储器(DRAM)器件，更具体地讲，是涉及具有自对齐到存储沟槽的字线的垂直DRAM器件。
在半导体业界，总是希望不断地增加存储器密度和性能。经常是通过缩减动态随机访问存储器(DRAM)器件的尺寸和工作电压来实现这些目标。
垂直DRAM器件使用一个沟槽来构成一个信号存储结点和一个信号转移器件。由于垂直DRAM器件使得垂直信号转移器件沟道的长度与最小特征尺寸无关，所以提出用垂直DRAM器件来增加存储器密度。这种结构允许有较长的沟道长度而不用按比例减少存储器密度。因而可以相对栅氧化层厚度和结深度合理确定沟道长度以便减少沟道掺杂度，使结漏电流最小，并且增加保持时间。
图1示出了由一个衬底101(通常为P-硅)构成的垂直DRAM器件或单元100的部分横截面视图。使用一个具有侧壁122的沟槽(DT或深沟槽)来构成DRAM单元100。DRAM单元100包含一个信号存储结点(部分示出)102，其中信号存储结点包含一个存储结点导体104(通常为N+多晶硅)和一个环氧化体(collar oxide)106。DRAM单元100的信号转移器件包含一个第一扩散区域108，一个第二扩散区域110(通常为N+硅)，一个沟道区域112，一个栅绝缘体114，和一个栅导体116(通常为N+多晶硅)。
栅导体116被耦合到字线118。字线118包括一个N+多晶硅底层118A，一个WSix中间层118B，和一个氮化顶层118C。第二扩散区域110被一个氮化层120覆盖。存储结点导体104被一个沟顶氧化体(TTO)123覆盖。构成一个浅沟槽隔离(STI)区域128以提供对DRAM器件100的隔离。
DRAM单元100的沟槽侧壁122到一个相邻DRAM单元的沟槽侧壁124的距离为W。对于占据衬底101一个5F2表面区域的DRAM单元100，相邻沟槽侧壁之间的距离W可以为2F，其中F是最小特征尺寸。对于2F的沟槽至沟槽距离W，一个字线118可以和沟槽的侧壁122重叠的距离是0.5F。当DT和字线的偏离没有失控时，即使在没有对齐的最坏情况下这种结构也允许栅导体116和字线118有足够的重叠。通过减少沟槽至沟槽的间隔距离W可以增加晶片上的DRAM单元密度。当沟槽至沟槽的间隔距离W被降到2F以下时，由于字线与沟槽的布局重叠被降到0.5F以下并且对齐公差保持固定，所以字线导体不与沟槽边缘重叠的概率相应增加。
图1中的DRAM单元100具有一个不与沟槽侧壁122完全重叠的字线118。如栅导体过蚀区105所示，这个不完全重叠导致刻蚀字线118时切入下面的栅导体116。过蚀105会对栅绝缘体114产生损伤并且使栅导体116无法与第二扩散区域110重叠。
为了克服常规DRAM器件的缺点，提供一种新的垂直DRAM器件。本发明的一个目标是提供一种垂直DRAM器件，该器件具有一个与沟槽的侧壁自对齐的字线导体。一个相关的目标是提供一个制造这种垂直DRAM器件的过程。另一个目标是提供一对垂直DRAM器件，这对器件均具有一个相应的字线并且均使用相应的沟槽构成，其中相应沟槽之间的距离等于相应字线之间的距离。另一个目标是提供一种垂直DRAM器件，该器件具有一个定位在衬底表面止的字线。
为了实现这些和其它目标，并且考虑到这些目标的目的，本发明提供了一种在一个衬底中构成的垂直动态随机访问存储器器件。该衬底具有一个上表面和一个沟槽，该沟槽在衬底中具有一个侧壁。使用沟槽的下部构成一个信号存储结点，并且使用沟槽的上部构成一个信号转移器件。信号转移器件包含一个耦合到信号存储结点并且从沟槽的侧壁延伸到衬底的第一扩散区域，一个在衬底中构成，与衬底的上表面和沟槽的侧壁相邻的第二扩散区域，一个沿着第一扩散区域和第二扩散区域之间的沟槽的侧壁延伸的沟道区域，一个沿着沟槽的侧壁从第一扩散区域向第二扩散区域延伸的栅绝缘体，一个填充沟槽并且具有一个上表面的栅导体，和具有一个与栅导体的表面相邻和一个与沟槽的侧壁对齐的侧壁的一个字线。
应当理解前面的一般描述和下面的详细描述均是示例性的，不用于限制本发明。
通过下面结合附图所进行的描述可以更好地理解本发明。应当强调的是，根据一般实践，图中的各个部分不是按比例绘制。相反，为了简便任意扩大或缩小了各个部分的尺寸。附图包含以下图例：
图1是具有一个与沟槽侧壁不完全重叠的字线的DRAM单元的部分横截面视图；
图2至8图解了一个基于本发明的示例性实施例，制造DRAM单元的过程，更具体地，图2是一个晶片的部分横截面视图，该晶片具有几个经过本领域技术人员已知的深沟槽处理的DRAM单元；
图2A是图2所示的，基于一个示例性布局的DRAM单元阵列的顶视图；
图2B是对应于图2的处理阶段上的支持电路的部分横截面视图；
图3A是图3所示的，基于一个示例性布局的DRAM单元阵列的顶视图；
图3B是对应于图3的处理阶段上的支持电路的部分横截面视图，该图表明也在晶片的支持区域中构成浅沟槽隔离(STI)区域；
图3C示出了支持区域中的一个填充氮化层(填充氮化层已经被铺设并刻蚀到衬底上以定义活跃区域范围)，一个已经植在暴露衬底上的牺牲型氧化体，腔注入的执行；
图3D示出了在去除牺牲型氧化体，构成一个氧化栅绝缘层，淀积出多晶硅层并且抛光氮化填充层以构成一个栅导体，并且栅导体注入物被混入栅导体以便建立栅导体掺杂之后图3C中的支持电路；
图4图解了淀积并铺设光致抗蚀剂的步骤；
图4A是图4所示的DRAM器件的顶视图；
图4B是对应于图4的处理阶段上的支持电路的部分横截面视图；
图5是在针对填充氮化层，多晶硅栅导体和光致抗蚀剂有选择地刻蚀STI区域中的暴露氧化体的步骤之后的阵列区域的部分横截面视图；
图6是在剥去光致抗蚀剂并且针对氧化STI区域和填充氮化层有选择地均质刻蚀暴露多晶硅栅导体的步骤之后的阵列区域的部分横截面视图；
图6A是对应于图6的处理阶段上的支持电路的部分横截面视图；
图7是在一个字线被淀积，平铺并且凹嵌到填充氮化层表面下面之后阵列区域的部分横截面视图；
图7A是在字线被淀积之后图7所示的器件的顶视图；
图7B是对应于图7的处理阶段上的支持电路的部分横截面视图；
图8是在针对STI区域和氧化层的氧化体有选择地去除填充氮化层，生长一个屏蔽氧化层，植入阵列区域p腔注入物并且注入一个N+掺杂物以构成第二扩散区域之后的阵列区域的部分横截面视图；
图8A是对应于图8的处理阶段上的支持电路的部分横截面视图。
现在参照附图，其中类似的编号表示类似的元件，参照图2-8描述了基于本发明的垂直DRAM器件的示例性制造过程。图2是在经过本领域技术人员已知的深沟槽处理之后的一个晶片的部分横截面视图。可以在例如深沟槽处理之前在诸如P-硅的一个衬底201上构成一个氮化层226。在一个示例性实施例中，在构成氮化层226之前在衬底201的表面上可以构成一个薄的热氧化层(thin thermal oxide)(未示出)。薄的热氧化层可以减少衬底201中的疵点。在一个示例性实施例中，在刻蚀深沟槽之前，在氮化层226上可以构成一个氧化层(未示出)以用作一个硬刻蚀掩模。
使用一个具有侧壁222,223的沟槽(DT或深沟槽)在衬底201上构成各个垂直DRAM器件200,230。DRAM单元200包含一个信号存储结点(部分示出)202，该结点包含一个存储结点导体204和一个环氧化体206。DRAM单元200的信号转移器件包含一个第一扩散区域208，一个沟道区域212，一个栅绝缘体214和一个栅导体216(通常为多晶硅)。
通过一个沟槽顶端氧化体(TTO)224使存储结点导体204与栅导体216隔离。在本发明的一个示例性实施例中，沟槽顶端氧化体224的厚度大于栅绝缘体214的厚度。通过热生长一个氧化层可以使TTO224更厚，该氧化层在存储结点导体204上会比在衬底201上更厚，在本实施例中存储结点导体由N+多晶硅构成，而衬底201为P-硅。可选地，可以通过高密度等离子体(HDP)二氧化硅淀积来构成TTO224。接着栅导体216被淀积并与填充氮化层226的表面齐平。在一个示例性实施例中，栅导体216包括大剂量掺杂多晶硅。
图2A是图2所示的，基于一个示例性布局的DRAM器件200的阵列的顶视图。一个晶片可以包含一个在其中构成DRAM器件200的阵列区域和一个构成支持电路的支持区域。图2B是对应于图2的处理阶段上的支持电路的部分横截面视图。
如图3所示，构成浅沟槽隔离(STI)区域228以便在相邻器件200，230之间提供隔离。在图3所示的示例性实施例中，通过首先在晶片上形成图案，接着刻蚀一个STI沟槽使之低于第一扩散区域208来构成STI区域228，从而在相邻器件200,230的第一扩散区域208之间提供足够的隔离。用来构成STI区域228的氧化体接着被淀积并与填充氮化层226的表面齐平。在一个示例性实施例中，使用高密度等离子体(HDP)氧化物淀积来填充高纵横比STI沟槽。
图3A是图3所示的，基于一个示例性布局的DRAM器件的阵列的顶视图。虚线示出了STI区域228切出的深沟槽的边界236。图3B是对应于图3的处理阶段上的支持电路的部分横截面视图，该图表明也在晶片的支持区域中构成STI区域228。
如图3C所示，在支持区域中的填充氮化层226上形成图案并向下刻蚀到衬底201以定义有源区域范围。一个牺牲型氧化体280被生长在暴露的衬底201上。接着进行阱注入(由箭头270表示)。
如图3D所示，去除牺牲型氧化体280并且构成一个栅绝缘层282。接着淀积一个多晶硅层并进行抛光以与氢化填充层226齐平以形成一个栅导体284。这个抛光步骤从阵列区域中去除了在支持区域处理期间构成的多余的多晶硅和氧化体。接着对栅导体进行栅导体注入(由箭头270表示)以便建立栅导体掺杂。
如图4所示，接着在晶片上淀积一层光致抗蚀剂238并形成图案。在这个示例性实施例中有意使光致抗蚀剂238与深沟槽错位以便说明无论光致抗蚀剂238的对齐情况如何，字线(在后面构成)均会与深沟槽对齐。图4A是图4所示的DRAM器件的顶视图。图4B是对应于图4的处理阶段上的支持电路的部分横截面视图。
如图5所示，针对填充氮化层226，多晶硅栅导体216和光致抗蚀剂238有选择地刻蚀STI区域228中的暴露氧化体。在本发明的一个示例性实施例中，使用离子反应刻蚀(RIE)对暴露氧化体进行刻蚀。在本发明的一个示例性实施例中，如距离D所示，被刻蚀的氧化体的底部239位于衬底201的上表面以上的一个层次上。
氧化体刻蚀会导致去除少量栅导体216，但这没有什么不良后果。如果栅导体216被刻蚀到衬底201表面之下，则会产生字线到衬底201的短接。通过在淀积字线导体之前在衬底201的暴露侧壁上加上间隔物(未示出)可以避免字线到衬底201的短接。
如图6所示，接着剥去光致抗蚀剂238并且针对氧化STI区域228和填充氮化层226有选择地各向同性刻蚀暴露的多晶硅栅导体216。这种刻蚀构成一个字线导体的纹状沟道，其中包含在STI区域228中构成的开口和在栅导体216中构成的开口。在图6所示的一个示例性实施例中，多晶硅栅导体216被刻蚀到硅衬底201的上表面以上的一个层次上。在图6所示的一个示例性实施例中，多晶硅栅导体216的各向同性刻蚀会产生多晶硅栅导体216的一个上表面217，其中多晶硅栅导体216具有一定的锥度以便上表面217略微高出栅绝缘体214。这种锥度有助于保护栅绝缘体214不受刻蚀的破坏。
图6A是对应于图6的处理阶段上的支持电路的部分横截面视图。如图6A所示，针对图6描述的均质刻蚀凹入栅导体284以构成一个用于栅导体布线的沟道292。
如图7所示，接着一个字线导体218,232被淀积，平整并且低于填充氮化层226的表面。图7A是在字线218,232被淀积之后图7所示的器件的顶视图。图7A表明，尽管字线掩模光致抗蚀剂238没有对齐(参见图4)，但DRAM器件200的字线导体218与深沟槽的侧壁222对齐，DRAM器件230的字线导体232与侧壁246对齐。定位字线导体218使之与深沟槽的侧壁222对齐并且位于衬底201的上表面之上提供了一种不需要保护间隔物来防止字线导体218与衬底201之间的短接的处理优点。
在图7所示的示例性实施例中，字线导体218包含硅化钨。字线导体218的材料不仅限于硅化钨；本领域技术人员可以使用其它熟知的导电材料。在另一个示例性实施例中，字线导体218包含钨。作为一种选择，可以淀积一种导电材料(未示出)以便在淀积字线导体218之前在沟道区域212的内部构成一个衬垫。这种例如可以由氮化钨组成的导电衬垫在后续的热处理步骤期间可以保护字线导体218不与相邻材料反应。
在一个示例性实施例中，在淀积字线导体218之前可以构成一个与沟槽的侧壁222重合的绝缘间隔物(未示出)。该间隔物可以提供对字线导体218和衬底201之间的短接的附加保护。在这种情况下，字线导体218和与沟槽的侧壁222的对齐位置之间会有一段预定的距离。
在另一个示例性实施例(未示出)中，通过STI区域228的刻蚀和通过栅导体216的刻蚀延伸到接近或在衬底201的上表面之下的深度。通过在淀积字线导体218之前淀积一个绝缘体可以防止到衬底201的短接。这个实施例可以被用来增加字线导体218的厚度以便减少字线导体电阻。
如图7所示，DRAM单元200的沟槽的侧壁222到一个相邻DRAM单元230的沟槽的侧壁246的距离为W。对应于DRAM单元200的字线导体218具有一个侧壁219，而相邻DRAM单元230的字线导体232具有一个侧壁233。在这个示例性实施例中，字线导体218,232的侧壁219,233均与其相应沟槽的侧壁222,246对齐并且距离为W。在另一个示例性实施例(未示出)中，字线导体218,232中只有一个导体使其侧壁219,233与其相应沟槽的侧壁222,246对齐。在另一个示例性实施例(未示出)中，字线导体218,232中的一或多个导体与其相应沟槽的侧壁222,246间隔预定的厚度。
在淀积字线导体218之后，接着通过化学汽相淀积(CVD)在字线导体218上淀积一个氧化层240。接着使氧化层240与填充氮化层226的上表面齐平。
图7B是对应于图7的处理阶段上的支持电路的部分横截面视图。如图7B所示，在支持区域中构成栅导体布线290，并且在阵列区域中构成字线导体218,232。
如图8所示，相对STI区域228和氧化层240的氧化体选择性地去除填充氮化层226。接着生长一个屏蔽氧化层(未示出)并且完成阵列区域p阱注入(未示出)。接着注入N+掺杂物以构成第二扩散区域210。
图8A是对应于图8的处理阶段上的支持电路的部分横截面视图。接着在支持区域注入源极和漏极注入物以构成扩散区域228(图8A)。接着在字线导体218,232(图8)的侧壁219,233和支持栅(图8A)的侧壁上构成氧化间隔物242。接着淀积并平整一个诸如多晶硅的位线导体244。可以从支持区域中去除位线导体244以备以后构成钨栓接286，或者也可以全部使用使用钨栓接286而不是在阵列区域使用多晶硅位线导体244。
基于本发明的一个制造过程提供了一种因减少字线电阻而改进了性能的DRAM器件。离字线驱动器最远的字线栅的RC延迟的增长速率比较近的字线栅要慢。通过减少字线的电阻，减少了字线驱动器观察到的RC时间常量。这个优点允许字线电压更快速地提高，因而通过减少字线上上升时间的偏离提高了性能。由于在一个沟槽中构成字线，并且由于通过栅导体的沟槽刻蚀相对栅绝缘体有选择性，所以基于本发明的制造过程减少了对字线刻蚀公差的敏感程度。如果需要，这允许字线厚度较大并且电阻较低。
本发明还允许使用金属字线而又不会有与用负刻蚀工艺构成字线所相关的缺点。在负刻蚀以形成字线栈图案后经常需要跟着侧壁氧化形成以治愈由负刻蚀导致的损伤。通常使用非金属字线以避免金属与侧壁氧化体产生反应所带来的问题。
相反，本发明的字线形成在一个被刻蚀到STI区域和栅导体中的沟道中。这样，由于不通过负刻蚀来形成字线图案，所以可以使用金属字线。在本发明的一个示例性实施例中，字线的电阻低于1欧姆/方块(其中方块等于电流方向上字线的横截面距离除以与电流的垂直距离)。
也可以使用金属字线来同时减少字线的电阻和电容。金属字线减少的电阻允许字线具有较小的侧壁区域并且仍然达到期望的电阻。较小的侧壁区域减少了字线和例如一个位线栓接之间的字线电容。
尽管前面参照某些具体实施例进行了图解和描述，但本发明并不仅限于以的细节。在权利要求书的范围和等价范围内，并且在不偏离本发明的宗旨的前提下，可以在细节方面进行各种修改。

Claims (20)

1．一种动态随机访问存储器器件，包括：
一个衬底，该衬底具有一个上表面；
一个通过衬底的上表面构成并且深入衬底内的沟槽，该沟槽具有一个上部，一个下部和一个侧壁；
一个使用沟槽的下部构成的信号存储结点；
一个使用沟槽的上部构成的信号转移器件，信号转移器件包括：
一个耦合到信号存储结点并且从沟槽的侧壁延伸到衬底内的第一扩散区域，
一个在衬底中构成，与衬底的上表面和沟槽的侧壁相邻的第二扩散区域，
一个在衬底内沿着第一扩散区域和第二扩散区域之间的沟槽的侧壁延伸的沟道区域，
一个沿着沟槽的侧壁从第一扩散区域向第二扩散区域延伸的栅绝缘体，
一个填充沟槽并且具有一个上表面的栅导体；
一个在栅导体上构成并且使一个侧壁与沟槽的侧壁对齐的字线导体。
2．如权利要求1所述的动态随机访问存储器器件，其中栅导体的上表面延伸到衬底上表面之上并且在衬底上表面之上构成字线导体。
3．如权利要求1所述的动态随机访问存储器器件，其中器件占据衬底上表面中一个小于或等于4F2的区域，其中F是最小特征尺寸。
4．如权利要求1所述的动态随机访问存储器器件，其中字线导体具有1欧姆每方块的电阻。
5．如权利要求1所述的动态随机访问存储器器件，其中字线导体包括金属。
6．如权利要求5所述的动态随机访问存储器器件，其中字线导体包括钨。
7．一种动态随机访问存储器器件，该器件包括：
一个衬底，该衬底具有一个上表面；
一个通过衬底的上表面在衬底内构成的第一沟槽，该沟槽具有一个上部，一个下部和一个侧壁；
一个通过衬底的上表面在衬底内构成，与第一沟槽的距离为W的第二沟槽，该沟槽具有一个上部，一个下部和一个侧壁；
一个与衬底的上表面相邻并且介于第一和第二沟槽之间的位线扩散区域；
一个第一存储器单元，其中包含：
一个第一信号存储结点，该结点具有一个在第一沟槽的下部构成的第一信号存储结点导体；
一个在第一沟槽的上部构成的第一信号转移器件，第一信号转移器件具有一个第一扩散区域，一个沿着第一沟槽的侧壁构成的第一栅绝缘体，一个覆盖第一存储结点导体的第一沟槽顶端氧化体，一个与第一栅绝缘体和第一沟槽顶端氧化体相邻并且填充第一沟槽的第一栅导体，其中第一扩散区域耦合到第一信号存储结点导体并且从第一沟槽的侧壁延伸到衬底内，
一个耦合到第一栅导体并且使一个侧壁与第一沟槽的侧壁对齐的第一字线导体；
一个第二存储器单元，其中包含：
一个第二信号存储结点，该结点具有一个在第二沟槽的下部构成的第二信号存储结点导体；
一个在第二沟槽的上部构成的第二信号转移器件，第二信号转移器件具有一个第二扩散区域，一个沿着第二沟槽的侧壁构成的第二栅绝缘体，一个覆盖第二存储结点导体的第二沟槽顶端氧化体，一个与第二栅绝缘体和第二沟槽顶端氧化体相邻并且填充第二沟槽的第二栅导体，其中第二扩散区域耦合到第二信号存储结点导体并且从第二沟槽的侧壁延伸到衬底内，
一个耦合到第二栅导体并且使一个侧壁与第二沟槽的侧壁对齐的第二字线导体。
8．如权利要求7所述的动态随机访问存储器器件，其中第二字线导体的侧壁与第一字线导体的侧壁之间的距离为W。
9．如权利要求7所述的动态随机访问存储器器件，其中第二字线导体的侧壁与第二沟槽的侧壁对齐。
10．如权利要求7所述的动态随机访问存储器器件，其中在衬底上表面之上构成第一和第二字线导体。
11．如权利要求7所述的动态随机访问存储器器件，其中W小于2F，其中F是最小特征尺寸。
12．如权利要求11所述的动态随机访问存储器器件，其中W等于1F。
13．如权利要求7所述的动态随机访问存储器器件，其中第一和第二存储器单元均占据衬底上表面中一个小于或等于4F2的区域，其中F是最小特征尺寸。
14．如权利要求7所述的动态随机访问存储器器件，其中字线导体包括金属。
15．如权利要求14所述的动态随机访问存储器器件，其中字线导体包括钨。
16．一个制造垂直动态随机访问存储器器件的方法，其中包括的步骤有：
(a)提供一个衬底，该衬底具有一个上表面；
(b)将一个器件沟槽刻蚀到衬底内，该器件沟槽具有一个侧壁，一个下部和一个上部；
(c)在器件沟槽的下部构成一个信号存储结点，信号存储结点具有一个存储结点导体；
(d)在器件沟槽的上部构成一个信号转移器件，信号转移器件具有一个耦合到信号存储结点并且从器件沟槽的侧壁延伸到衬底内的第一扩散区域，一个在衬底中构成，与衬底的上表面和器件沟槽的侧壁相邻的位线扩散区域，一个在衬底内从第一扩散区域延伸到位线扩散区域之间的沟道区域，一个覆盖存储结点导体之上的器件沟槽的侧壁并且与衬底相邻的栅绝缘体，一个填充器件沟槽的栅导体；
(e)将一个位线导体耦合到位线扩散区域；
(f)将一个在栅导体上构成的字线导体自对齐到器件沟槽的侧壁。
17．如权利要求16所述制造动态随机访问存储器器件的过程，其中还包括在步骤(b)之前在衬底的上表面上淀积一个氮化层的步骤，并且步骤(b)包含刻蚀器件沟槽通过氮化层并且进行衬底，步骤(d)包含通过把器件沟槽填充到高于衬底上表面的层次来构成栅导体，步骤(f)包含针对氮化层有选择地把一个字线沟槽刻蚀到栅导体中并且把字线导体淀积到字线沟槽中。
18．如权利要求17所述制造动态随机访问存储器器件的方法，其中还包括在氮化层上构成一个氧化层的步骤，并且步骤(b)包含刻蚀器件沟槽通过氧化层，通过氮化层并且进行衬底。
19．一个制造垂直动态随机访问存储器器件的方法，其中包括的步骤有：
(a)提供一个衬底，该衬底具有一个上表面；
(b)将一个氮化层淀积到衬底的上表面上；
(c)将一个器件沟槽刻蚀到衬底内，该器件沟槽具有一个侧壁，一个下部和一个上部；
(d)在器件沟槽的下部构成一个信号存储结点，信号存储结点具有一个存储结点导体；
(e)用一个沟槽顶端绝缘体覆盖存储结点导体；
(f)在器件沟槽的上部构成一个信号转移器件，信号转移器件具有一个耦合到信号存储结点并且从器件沟槽的侧壁延伸到衬底内的第一扩散区域，一个在衬底中构成，与衬底的上表面和器件沟槽的侧壁相邻的位线扩散区域，一个在衬底内从第一扩散区域延伸到位线扩散区域之间的沟道区域，一个覆盖存储结点导体之上的器件沟槽的栅绝缘体，一个把器件沟槽填充到衬底上表面之上的一个层次的栅导体；
(e)将一个位线导体耦合到位线扩散区域；
(f)将一个在栅导体上构成的字线导体自对齐到器件沟槽的侧壁。
(g)淀积一个光致抗蚀剂；
(h)铺设光致抗蚀剂以暴露栅导体；
(i)相对氮化层有选择地刻蚀一个栅导体以构成一个与器件沟槽的侧壁对齐的字线沟槽；
(j)无论是否以和器件沟槽的侧壁对齐的方式铺设光致抗蚀剂，在具有一个与器件沟槽的侧壁对齐的侧壁的字线沟槽中淀积一个字线导体。
20．如权利要求19所述制造动态随机访问存储器器件的方法，其中还包括在氮化层上构成一个氧化层的步骤，并且步骤(c)包含刻蚀器件沟槽通过氧化层，通过氮化层并且进行衬底。
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