TW506120B - Vertical DRAM cell with wordline self-aligned to storage trench - Google Patents

Description

五、發明說明（1) 技術領域 本發明概言之係關於一動能隨 r且更明確地說係關於 件具有-自我對準於一儲存壤溝^=，其中該圓元 發明背景 于再 < 子兀線。 在半導體工業中，增加記憶體密盘& 斷增加。該等目標通常是藉由調整動匕求-直不 (剛）元件至較小之尺寸與工作電壓^=存取記憶體 垂直dram元件使用一壕溝來形 號轉移元件。因為垂直DRAM元件使得；Κί::與：信 1之長度無關於最小特徵尺寸，因= == = 議用來增加記憶體密度。此種組態 J棱 記憶體密度之等比例降低。接著可相對化 摻：υΠΪ面？度來適當調整通道長度以降低通道 ” 于接面洩漏最小化，且增加保存時間。 圖1展示形成於基質1〇1( 一般是ρ珍）之一垂直卯繃元件 或、、、田也10〇之部份橫截面圖。DRAM細胞100是利用_具 巧壁122之壕溝（DT或深壕溝）來形成。DRAM細胞1〇〇包含一 信號儲存節點（部份受到展示）102，且該信號儲存節點包 含一儲存節點導電區1〇4( —般是N+多晶矽）與一套環氧化 物106 : DRAM細胞1〇〇之信號轉移元件包含第一擴散區 108 ’第二擴散區11〇( 一般是N+矽），一通道區112，一閘 極絕緣區114，一閘極導電區11 6( —般是N+多晶矽）。 閑極導電區1丨6耗接至字元線1 18。字元線118包含一N + 506120 五、發明說明（2) 多晶矽下層118A，一WSix中間層118B，與一氮化物蓋層 Π 8 C。氮化物層1 2 〇覆蓋第二擴散區丨丨〇。壕溝頂氧化物 (ΤΤ0) 1 23覆蓋儲存節點導電區丨〇4。一淺壕溝隔絕（STI)區 128受到形成以提供⑽―元件1〇〇之隔絕。 DRAM細胞100之壕溝側壁122與一鄰接DRAM細胞之壕溝之 侧壁124的距離為W。對於佔用基質1〇1之51?2表面面積之 DRAM細胞1 〇〇而言，其中F是最小特徵尺寸，鄰接壕溝側壁 間之距離W可為2F。如果壕溝至壕溝之距離？等於2F，一字 元線118可與壕溝之侧壁122重疊〇.5F之距離。即使在最壞 =未對準If况下，當DT與字元線偏壓在控制下時，此種組 =仍允許開極導電區116與字元線118之適當重疊。晶圓之 DRAM細胞密度可藉由降低壕溝至壕溝之間隔w來增加。當 :Ϊ ί Ϊ ί ,間隔W降低至2F以下時，因為字元線至壕 肿个，、蝝溝邊緣重豐之機率會增加。 元線118 t卜細胞100具有一未完全重疊壕溝側壁122之字 ^ ^ ^118 ^„,1 „ 位於/、下之閘極導電區丨丨6， · 116之故障，以重疊第二擴散區110知壞與閉極導電區 為克服傳統之DRAM元件之棘戤 此l 到提供。本發明之一目二：點—新的垂直D議元件受 直mam元件具有一自我= 2 = t —垂直DRAM元件，且該垂 區。一相關子準；3冢溝之侧壁之字元線導電 關目“^供—用以製造此種垂直顧元件之製

第8頁 五、發明說明（3) 程。另一目標是提供〜 —^ 具有一個別之字元線，垂直DRAM元件，其中每一元件皆 來形成，而個別壕溝j每一予凡線皆是利用一個別之壕溝 另一目標是提供一垂:之距離等於個別字元線間之距離。 一位於基質之表面fDRAM元件，且該垂直dram元件具有 發明摘要 之字元線。 為達成該等與复 供—形成於一基^ 標，且有鑒於其之目標，本發明提 有—項表面且具右:動態隨機存取記憶體元件。該基質具 之側壁。—信ς #二％溝，而該壕溝具有一形成於該美二 成，且一 _ s i :交子節點是利用該壕溝之一底部份來ί貝 信號轉移牛是利用該壕溝之一上部份來形成。 壕溝之側壁延仲、1 擴散區，搞接至信號儲存節點並自 接基質之了ft伸 基質；第二擴散區，形成於基質，鄰 侧壁在楚、表面並鄰接壕溝之側壁；一通道區，沿壕、'羞夕 區，沿庐、赛擴散區與第二擴散區之間延伸；一閘極絶緣 區· 一"日日豕溝之侧壁來形成並自第〆擴散區延伸至第」掖 線’，夏’極導電區，填充壕溝並具有—頂表面；與一^散 溝之側ί::接閘極導電區之頂表面之底部與-對準：壕 之ΐ節解前述之一般說明與下列之詳細說明皆是本笋明 附® &，而非本發明之限制。 ' π圖間短說明 明：圖來閱讀下列之詳細説明時應可最易瞭解本發 于強调的是，根據一般慣例，附圖之各種特點並^

川()120 五、發明說明（4) 按照實際比例來描繪。相反地，為了清楚顯示起見，各種 特點之尺寸受到任意放大或縮小。下列圖形包含於附圖·· 圖1是一DRAM細胞之部份橫截面圖，且該DRaM_胞具有 —未完全重疊壕溝侧壁之字元線；且 圖2至8展示一根據本發明之一示範實例來製造一 DRAM細 胞之製程，且更明確地說，圖2是一具有許多drAm細胞之 晶圓，在熟悉本技術領域者所熟知之深壕溝處理以後，之 部份橫截面圖； 圖2A是一根據一示範佈局，如圖2所示，之一DrAM細胞 陣列之頂視圖； 圖2B是在對應於圖2處理之一階段之支援電路的部份橫 戴面圖； 圖3A是一根據一示範佈局，如圖3所示，之_DRAM細胞 陣列之頂視圖； 、、 圖3B是在對應於圖3處理之一階段之支援電路的部份橫 截面圖，以展示淺壕溝隔絕（STI )區也形成於晶圓之支援 區； 圖3C展示一位於支援區之墊氮化物層（已受到圖樣化與 蝕刻至基質以界定主動域區之墊氮化物層），〜σ二 ’: \Zj 矣举 於暴露之基質之犧牲氧化物，與井植入之效能； 圖3D展示在下列步驟執行以後之圖3C之支援♦ A ， / 免4義斗生 氧化物受到移除’一氧化物閘極絕緣區受到形成 曰 矽層受到沉積並研磨至氮化物墊層之表面以形 Αχ» —"'閘 電區’與閘極導電區植入受到執行以進入閘極敦 ’電區來遂

第10頁 506120 五、發明說明（5) 立閘極導電區之換雜； 圖4展示用以沉積與圖樣化一光阻劑之步驟； 圖4A是圖4所示之DRAM元件之頂視圖； 圖4 B是在對應於圖4處理之一階段之支援電路的部份橫 截面圖； 圖5是在下列步驟以後之陣列區之部份橫截面圖：在對於 墊氮化物層，多晶矽閘極導電區，與光阻劑具有選擇性之 下，蝕刻ST I區之暴露氧化物； 圖6是在下列步驟以後之陣列區之部份橫截面圖：在對於 氧化物S T I區與塾氮化物層具有選擇性之下，移除光阻劑 及各向同性蝕刻暴露之多晶矽閘極導電區； 圖6 A是在對應於圖6處理之一階段之支援電路的部份橫 截面圖； 圖7是在一字元線受到沉積，平坦化，及凹陷至墊氮化 物層之表面之下以後之陣列區的部份橫截面圖； 圖7 A是在字元線已受到沉積以後，圖7所示之元件之頂 視圖； 圖7 B是在對應於圖7處理之一階段之支援電路的部份橫 截面圖； 圖8是在下列步驟以後之陣列區之部份橫截面圖：在對於 ST I區之氧化物與氧化物層具有選擇性之下墊氮化物層受 到移除，一過濾氧化物層受到生長，陣列區p型井植入受 到執行，且一 N +雜質受到植入以形成第二擴散區；且 圖8 A是在對應於圖8處理之一階段之支援電路的部份橫

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DU01ZU 五、發明說明（6) ~~~ ' -- 截面圖。 發明詳細說明 現在請參看㈣，其中相同之參考號碼表示 ，’一根據本發明用以製造—垂直肫〇元件之示 參照圖2至8來加以說明。圖2 a，在熟 ？將 溝處理以後，一晶圓的部份橫截面圖。例者如所二 :溝處理之前，一氮化物層226於 ：广 一續勒_在 犯貝例中，在形成氮化物層226之前， 溥…氧化物（未受到展示）可形成於美 薄熱氧化物可減少基質2〇1之缺陷。土一、 。該 蝕刻深壕溝之前，一氧化物展 不耗κ例中，在 ^ Μ 99a ^ , 乳化物層（未受到展示）可形成於氮4卜 物f 22 6之上以充當硬性蝕刻遮罩。 風於虱化 每一垂直DRAM元件2〇〇，比s…ra 丄 223 ^ % .f(DT ^ ^ % ^ Μ： f l22 5 _包含-儲存展示）2 0 2，且信號儲存節 DMM細胞20 0之^轉= H204人與一套環氧化物206。 區212，—f 轉 件包含第-擴散區208，-通道 晶石夕卜閘極絕緣區214，與—閘極導電區216(一般是多 二!區2二與二極導電幽藉由壞溝頂氧化物 物224之厚度大於門搞/月之一示範實例中，壕溝頂氧化 熱生長一氣又/、巴緣區214之厚度。丁T0 224可藉由 在儲存節^ S t θ來變成較厚，且該氧化物層將生長成為 在儲存即點導電區204之厚度大於在基質2〇ι之厚度，其：

第12頁 五、發明說明（7) ' ' '—^—- 儲存節點導電區204在此示範實例中是由Ν+多晶矽所 組^，而基質2〇1在此實例中是ρ矽。此外，ττ〇 224可藉 由=密度電漿（HDP)二氧化矽沉積來形成。閘極導電區216 ，著受到沉積並平坦化至墊氮化物層226之表面。在一示 實例中’閘極導電區2 1 6包含重度摻雜之多晶矽。 圖2A是根據一示範佈局如圖2所示之— DRAM元件陣列2〇〇 之頂視圖。一晶圓可包含一形成⑽尥元件2〇〇之陣列區與 一形成支援電路之支援區。圖2B是在對應於圖2處理之一 階段之支援電路的部份橫截面圖。 如圖3所示，淺壕溝隔絕（STI)區228受到形成以提供鄰 接元件2 0 0，2 3 0間之隔絕。在圖3所示之示範實例中，s 丁 I 區228是藉由下列方式來形成··首先使得晶圓受到圖樣化， 且接著钱刻一STI壕溝至低於第一擴散區2〇8之位準，以提 供鄰接元件2 00，230之第一擴散區208間之充份隔絕。用 以形成STI區228之氧化物接著受到沉積並平坦化至墊氮化 物226之表面。在一示範實例中’高密度電漿（HDp)氧化物 沉積是用以填充大長寬比之ST I壕溝。 圖3A是根據一示範佈局如圖3所示之一])ram元件陣列之 頂視圖。虛線顯示STI區228所切割之深壕溝之邊界236。 圖3B是在對應於圖3處理之一階段之支援電路的部份橫截 面圖’以顯示STI區228也形成於晶圓之支援區。 如圖3 C所示，支援區之墊氮化物層2 2 6接著受到圖樣化 並韻刻至基質201以界定主動域區。一犧牲氧化物280接著 生長於暴露之基質201。井植入（以箭號2 70來表示）接著受

第13頁 506120 五、發明說阉（8) ~ ~~~~' 一~'------~〜 到執行。 2::二示，—犧，曰氧化物到^ ^ 墊声22fi /矣而夕日日矽層接者党到沉積並研磨至氧化物 " 表面以形成一閘極導電區284。此研磨步驟自陣 導：ίϋ支援區處理期間所形成之過多之多晶矽。閘極 導：二ΪΪ號m來表示)接著受到執行以進入閘極 V^£284，來建立閘極導電區284之摻雜。 一光阻劑238接著沉積於晶圓並受到圖樣化，如圖4所 =。在此示範實例中光阻劑238故意未對準於深壕溝，以 ”、、頁不，無論光阻劑238之圖樣是否對準，字元線（稍後將 到形成）將對準於深壕溝。圖4A是圖4所示之DRAM元件之 硯圖。圖4B是在對應於圖4處理之一階段之支援電路的、 份橫截面圖。 如圖5所不，STI區228之暴露氧化物，在對於墊氮化物 層226，多晶矽閘極導電區216，與光阻劑238具有選擇性 之下，受到蝕刻。在本發明之一示範實例中，暴露之氧化 物是利用活性離子蝕刻（RIE)來蝕刻。在本發明之一示範 實例中，經蝕刻之氧化物之底部23 9是位於基質2〇1之頂表 面之上，如距離D所示。此組態有助於避免閘極導電區2工 與基質201間之短路。 氧化物蝕刻可導致少量之閘極導電區2丨6在無負面影響 之下受到移除。如果閘極導電區2丨6受到蝕刻至低於基質 2 〇 1之表面之位準，則一字元線至基質2 〇 i之短路可能發 生。字元線至基質201之短路可藉由，在沉積該字元線導

第14頁 506120 五、發明說明（9) ' ~-- 電區之前，增加間隔區(未受到展示）於基質2〇1之暴露側

如圖6所示，光阻劑238接著受到移除，且在對於氧化 STI區228與墊氮化物層226具有選擇性之下，暴露之多曰 矽閘極導電區受到各向同性蝕刻。此蝕刻形成一字元線曰曰 電區之波紋通道，其中包含形成於STI區228之穿孔盥形 於閘極導電區216之穿孔的聯#。在圖6所示之示範實例 中，多晶矽閘極導電區216受到蝕刻至高於矽基質2〇1之頂 表面之位準。在一示範實例中且如圖6所示，多晶矽閘極、 導電區216之各向同性蝕刻可導致多晶矽閘極導電區216之 一頂表面217，且該頂表面217變尖以致頂表面217稍為高 於閘極絕緣區214。此變尖有助於保護閘極絕緣區214不同致 遭受餘刻所造成之破壞。 圖6 A是在對應於圖6處理之一階段之支援電路的部份橫 戴面圖。如圖6A所示，參照圖6所述之各向同性蝕刻凹陷 閑極導電區284以形成閘極導電區接線之通道292。 曰 如圖7所示，一字元線導電區218，232接著受到沉積， 平坦化，並凹陷至低於墊氮化物層226之表面。圖7A是，

在字元線218，232受到沉積以後，圖7所示之元件之頂視 圖。圖7A顯示DRAM元件200之字元線導電區218對準於深壤 溝之侧壁222，且DRAM元件230之字元線導電區232對準於& 侧壁2 4 6，縱使字元線遮罩光阻劑2 3 8未對準（請參看 圖4)。籍由無需保護間隔層來防止字元線導電區gig鱼美 質201間之短路，置放字元線導電區218成對準於深壕'溝"之

第15頁 五、發明說明（10) 側壁222及高於基質2〇1之

在圖7所不之示範實例中， 处垤優J 鎢。字元唆導泰i。 予兀、、泉導電區2 1 8包含矽化

瑪 子兀深等電區2 1 8之材料去a阳士人 籴太姑倂鸬敁土 十禾又限於矽化鎢；相反地，熟 -示範實例中，例#，字元： = 可受到使用。在另 字元線導電區218之前，一導電導材去 18包含鶴。在沉積 受到沉積以形成一襯墊於通Y 二未二到展二)：= 〜之内部。可包含虱化 鎢之導電襯墊，例如，可伴罐宝 沿疮视土_丄 」保°又子兀線導電區218在隨後之 熱處理步驟中不與鄰接材料產生反應。

在一不範實例中，在沉積字元線導電區218之前，一絕 緣間隔層（未受到展示）可與壕溝之侧壁222同時形成。間 隔層可提供額外保護以避免字元線導電區218與基質2〇1間 ^短路。在此種情形之下，字元線導電區218可未對準於 壕溝之侧壁2 2 2並相隔一預先決定之距離。 在另一不範實例中（未受到展示），穿越STI區228之蝕刻 與穿越閘極導電區21 6之蝕刻延伸至接近或低於基質2 〇 i之 頂表面之深度。通往基質201之短路接著可藉由在沉積字 元線導電區21 8之前沉積一絕緣區來防止。此實例可用以

增加字元線導電區21 8之厚度以降低字元線導電區之電 阻。 如圖7所示，D R A Μ細胞2 0 0之壕溝之侧壁2 2 2與一鄰接 DRAM細胞230之壕溝之侧壁246相隔距離W。對應於DRAM細 胞200之字元線導電區218具有一侧壁219，且鄰接之DRAM 細胞23 0之字元線導電區232具有一側壁233。在此示範實

第16頁 506120 五、發明說明（π) 例中，字元線導電區218，232之側壁219，233皆對準於他 們之對應壕溝之側壁222，246，且相隔距離w。在另一示 ’ 範實例中（未受到展示），字元線導電區2 1 8，2 3 2之中只有 : 一導電區使得其之侧壁219，233對準於其之對應壕溝之侧 ' 壁222，246。在另一示範實例中（未受到展示），字元線導 電區218，232之一或更多與他們之對應壕溝之侧壁222， · 246相隔^"預先決定之厚度。 在字元線導電區218受到沉積之後，一氧化物層24〇接 著’例如藉由化學氣相沉積（CVD)，沉積於字元線導電區 21δ之上。氧化物層240接著受到平坦化至墊氮化物層226 · 之頂表面。 圖7 Β疋在對應於圖7處理之一階段之支援電路的部份橫 截面圖。如圖7Β所示，閘極導電區接線29〇形成於支援 區’而字元線導電區21 8，2 3 2形成於ρ車列區。 如圖8所示，接著在對於ST][區228之氧化物與氧化物層 240具有選擇性之下’墊氮化物層226受到移除。接著，一 過濾、氧化物層（未雙到展示）受到生長，且陣列區ρ型井植 ^(未受到展示）受到執行。一N+雜質接著受到植入以形成 第二擴散區（位元線擴散）21〇。 圖8 A是在對應於圖8處理之一階段之支援電路的部份橫 _ 截面圖。源極與汲極植入接著可在支援區受到執行以形成 擴散區288 (圖8A)。氧化物間隔層242接著形成於字元線導 “ 迅區2 1 8，232之侧壁21 9，233 (圖8 )，且形成於支援閘極 · 之侧壁（圖8A)。位元線導電區244，例如多晶矽，接著受

第17頁 ^06120 五、發明說明（12) ---— 到沉積與平坦化。位元線導電區244可自支援區受到移除 以準備用於鎢接柱286之稍後形成，或另外，鎢接柱286可 全程受到使用，.而非使用一多晶矽位元線導電區244於陣 歹U區。 一根據本發明之製程提供一DRAM元件，且該DRAM元件由 2二”降低而具有改良之效能。距離一字元線驅 動抑取返之子疋線閘極之眈延遲，相較於較接近之字元線 閘極，會上升較慢。藉由降低字元線之電阻，字元線驅動 器所看見之RC時間常數會降低。此優點允許字元線電壓更 快速上升，而藉由降低沿字元線之上升時間之歪曲而導致 省良之政犯因為子元線形成於一壕溝，且因為穿越閘極 =電區之壕溝蝕刻對於閘極絕緣區具 ，一 製程對於字元線银刻容限具有降低之敏感度。：： t =厚且，因此，較低電阻之字元線，如果想要的話。 、* 土 t明也允許使用金屬字元線，且不會導致相關於藉由 =型則製程所形成之字元線之缺點。—用於字元線堆 :圖樣化之減去型蝕刻通常之後緊接著一侧壁氧化物之形 ^以癒合減去型㈣所造成之損壞。非金屬字元線經常 用:乂避免相關於金屬與侧壁氧化物之反應之問題。 '首二ϋ地’根據本發明之字元線形成於-通道，其中該通 =a 1進入ST1[區並進入閘極導電區。因此，因為字元線 疋精由，去型蝕刻來圖樣化，一金屬字元線可受到使 金f字元線允許字元線之電阻進一步降低。在本發明 不範H例中，一字元線具有低於1歐姆/段之電阻（其

506120 五、發明說明（13) 中段是字元線在電流方向之橫截面距離除以垂直於電流之 距離）。 金屬字元線也可同時用以降低一字元線之電阻與電容。 一金屬字元線之電阻之降低允許一字元線具有較小之侧壁 面積，且同時達成所要之電阻。例如，較小之側壁面積降 低字元線與一位元線接柱間之字元線電容。 雖然前文參照某些特定實例來展示與說明，本文未意謂 本發明受限於所展示之細節。相反地，在申請專利範圍之 等效物之範疇與範圍以内，且在不脫離本發明之精神之 下，可對於該等細節實施各種修改。

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Claims (1)

1. 506120 案號 89106877 六、申請專利範圍 1. 一種動態隨機存取記憶體元件 一具有一頂表面之基質； 一壕溝，且該壕溝具有一上部份， 壁，其中該側壁形成成為穿越基質之 一利用壕溝之下部份來形成之信號 一利用壕溝之上部份來形成之信號 移元件包含： 第一擴散區，耦接至信號儲存~節點至基質， 第二擴散區，形成於基質，鄰接基 溝之側壁； 一位於基質之通道區，沿壕溝之側 二擴散區之間延伸， 一閘極絕緣區，沿壕溝之側壁形成 伸至第二擴散區， 一閘極導電區，填充壕溝並具有一 一字元線導電區’形成於閘極導電 溝之側壁之側壁。 2. 如申請專利範圍第1項之動態隨 其中閘極導電區之頂表面延伸於基質 元線導電區形成於基質之頂表面之上 3. 如申請專利範圍第1項之動態隨 其中元件佔用基質之頂表面之面積少 是一最小特徵尺寸。 9( ^ P

   修暴正 包含： 一下部份，與一側 頂表面並進入 儲存節點； 轉移元件，該 基質 信號轉 並自壕溝之側壁延伸 質之頂表面並鄰接壕 區與第 散區延 壁在第一擴散 ，且自第一擴 頂表面，與 區並具有一對準於壕 機存取記憶體元件， 之頂表面之上，且字 〇 機存取記憶體元件， 於或等於4F2，其中F

   O:\63\63633-9108i9.ptc 第21頁 506120 案號 89106877 f/年<P月/f曰 修正 六、申請專利範圍 4. 如申請專利範圍第1項之動態隨機存取記憶體元件， 其中字元線導電區具有每段一歐姆之電阻。 5. 如申請專利範圍第1項之動態隨機存取記憶體元件， 其中字元線導電區包含金屬。 6. 如申請專利範圍第5項之動態隨機存取記憶體元件， 其中字元線導電區包含鎢。 7. 一種動態隨機存取記憶體元件，包含： 一具有一頂表面之基質； 第一壕溝，形成於基質，穿越基質之頂表面並具有一上 部份，一下部份，與一側壁； 第二壕溝，形成於基質，穿越基質之頂表面，與第一壕 溝相隔距離W，且具有一上部份，一下部份，與一側壁； 一位元線擴散區，鄰接基質之頂表面並位於第一及第二 壕溝之間； 第一記憶體細胞，包含： 第一信號儲存節點，具有形成於第一壕溝之下部份之第 一儲存節點導電區， 形成於第一壕溝之上部份之第一信號轉移元件，第一信 號轉移元件具有第一擴散區，耦接至第一儲存節點導電區 並自第一壕溝之側壁延伸進入基質；沿第一壕溝之側壁來 形成之第一閘極絕緣區；覆蓋第一儲存節點導電區之第一 壕溝頂氧化物；第一閘極導電區，鄰接第一閘極絕緣區與 第一壕溝頂氧化物層，並填充第一壕溝，與 第一字元線導電區，耦接至第一閘極導電區並具有一對

   O:\63\63633-910819.ptc 第22頁 506120 _案號 89106877_f/ 年 f 月 /f 曰_魅___ 六、申請專利範圍 準於第一壕溝之側壁之側壁； 第二記憶體細胞，包含： 第二信號儲存節點，具有形成於第二壕溝之下部份之第 二儲存節點導電區， 形成於第二壕溝之上部份之第二信號轉移元件，第二信 號轉移元件具有第二擴散區，耦接至第二儲存節點導電區 並自第一壕溝之側壁延伸進入基質；沿第二壕溝之側壁來 形成之第二閘極絕緣區；覆蓋第二儲存節點導電區之第二 壕溝頂氧化物；第二閘極導電區，鄰接第二閘極絕緣區與 第二壕溝頂氧化物層，並填充第二壕溝，與 第二字元線導電區，耦接至第二閘極導電區並具有一壕 溝。 8. 如申請專利範圍第7項之動態隨機存取記憶體元件， 其中第二字元線導電區之側壁與第一字元線導電區之側壁 相隔距離W。 9. 如申請專利範圍第7項之動態隨機存取記憶體元件， 其中第二字元線導電區之侧壁對準於第二壕溝之側壁。 10. 如申請專利範圍第7項之動態隨機存取記憶體元 件，其中第一與第二字元線導電區形成於基質之頂表面之 上。 11. 如申請專利範圍第7項之動態隨機存取記憶體元 件，其中W小於2 F，其中F是最小特徵尺寸。 12. 如申請專利範圍第1 1項之動態隨機存取記憶體元 件，其中W等於1 F。

   O:\63\63633-9108i9.ptc 第23頁 506120 案號 89106877 f /年<F月，f曰 修正 六、申請專利範圍 13. 如申請專利範圍第7項之動態隨機存取記憶體元 件，其中第一與第二記憶體細胞皆佔用基質之頂表面之一 對應面積，且該面積少於或等於4F2，其中F是一最小特徵 尺寸。 14. 如申請專利範圍第7項之動態隨機存取記憶體元 件，其中字元線導電區包含金屬。 15. 如申請專利範圍第1 4項之動態隨機存取記憶體元 件，其中字元線導電區包含嫣。 16. 一種製造一垂直動態隨機存取記憶體元件之製程， 其中各記憶體皆佔用一少於或等於4F2之基質表面，其中F 是一最小特徵尺寸，包含下列步驟： (a) 提供一具有一頂表面之基質； (b) 蝕刻一元件壕溝進入基質，且該元件壕溝具有一側 壁，一下部份，與一上部份； (c) 形成一信號儲存節點於該元件壕溝之下部份，且該 信號儲存節點具有一儲存節點導電區； (d) 形成一信號轉移元件於該元件壕溝之上部份，且該 信號轉移元件具有第一擴散區，耦接至儲存節點導電區並 自元件壕溝之侧壁延伸進入基質；一位元線擴散區，形成 於基質，鄰接基質之頂表面並鄰接元件壕溝之侧壁；一通 道區，在基質中自第一擴散區延伸至位元線擴散區；一閘 極絕緣區，覆蓋儲存節點導電區以上之元件壕溝之侧壁， 並鄰接基質；與一填充元件壕溝之閘極導電區； (e) 耦接一字元線導電區至位元線擴散區；

   O:\63\63633-910819.ptc 第24頁 506120 _案號89106877_f/年β月/〒曰 修正__ 六、申請專利範圍 (f )自我對準一形成於閘極導電區之字元線導電區於元 件壕溝之側壁。 17. 如申請專利範圍第1 6項之製造一垂直動態隨機存取 記憶體元件之製程，進一步包含，在步驟（b )之前，沉積 一氮化物層於基質之頂表面之步驟，且步驟（b )包含蝕刻 元件壕溝以穿越氮化物層並進入基質，其中步驟（d)包含 藉由填充元件壕溝至基質之頂表面以上之位準來形成閘極 導電區，且步驟（f)包含在對於氮化物具有選擇性之下蝕 刻一字元線壕溝以進入閘極導電區，且沉積字元線導電區 進入字元線壕溝。 18. 如申請專利範圍第1 7項之製造一垂直動態隨機存取 記憶體元件之製程，進一步包含形成一氧化物層於氮化物 層之上之步驟，且步驟（b)包含蝕刻元件壕溝以穿越氧化 物層，穿越氮化物層，並進入基質。 19. 一種製造一垂直動態隨機存取記憶體元件之製程， 包含下列步驟： (a) 提供一具有一頂表面之基質； (b) 沉積一氮化物層於基質之頂表面之上； (c) 蝕刻一元件壕溝進入基質，且該元件壕溝具有一側 壁，一下部份，與一上部份； (d) 形成一信號儲存節點於該元件壕溝之下部份，且該 信號儲存節點具有一儲存節點導電區； (e) 利用一壕溝頂絕緣區來覆蓋該儲存節點導電區； (f) 形成一信號轉移元件於該元件壕溝之上部份，且該

   O:\63\63633-91G819.ptc 第25頁 506120 案號 89106877 fV年<P月/ f曰 修正 六、申請專利範圍 信號轉移元件具有第一擴散區，耦接至儲存節點導電區並 自元件壕溝之側壁延伸進入基質；一位元線擴散區，形成 於基質，鄰接基質之頂表面並鄰接元件壕溝之側壁；一通 道區，在基質中自第一擴散區延伸至位元線擴散區；一閘 極絕緣區，覆蓋儲存節點導電區以上之元件壕溝之側壁； 與一閘極導電區，填充元件壕溝至基質之頂表面以上之位 準； (g )沉積一光阻劑； (h )使得該光阻劑圖樣化以暴露閘極導電區； (i )在對於氮化物具有選擇性之下，蝕刻閘極導電區以 形成一對準於元件壕溝之側壁之字元線壕溝；與 (j )無論是否光阻劑受到圖樣化成為對準於元件壕溝之 側壁，沉積一字元線導電區於一字元線壕溝，且該字元線 壕溝具有一對準於元件壕溝之侧壁之側壁。 2 0. 如申請專利範圍第1 9項之製造一垂直動態隨機存取 記憶體元件之製程，進一步包含形成一氧化物層於氮化物 層上之步驟，且其中步驟（c )包含蝕刻元件壕溝以穿越氧 化物層，穿越氮化物層，並進入基質。

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