CN115132827A - 半导体结构及半导体结构的制备方法 - Google Patents

半导体结构及半导体结构的制备方法 Download PDF

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Abstract

本公开实施例涉及一种半导体结构及半导体结构的制备方法，半导体结构包括：基底；位于基底上的半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的第一源漏区以及第二源漏区；半导体柱还包括：第一掺杂区，第一掺杂区的半导体柱环绕第一源漏区的半导体柱的部分侧面，且第一掺杂区的半导体柱与沟道区的半导体柱相接，第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，第一掺杂区的半导体柱接地。本公开实施例有利于抑制半导体结构的浮体效应。

Description

半导体结构及半导体结构的制备方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法。
背景技术
在场效应晶体管中，通常容易发生浮体效应，浮体效应是指，由于空穴在沟道中累积，导致沟道中产生了电压，从而使得漏端电流增大。浮体效应会导致器件的输出特性曲线有翘曲现象，即产生Kink效应，Kink效应对器件和电路性能以及可靠性产生诸多不利的影响。
随着半导体器件的集成度提高，存储器例如动态随机存储器(DRAM)的尺寸越来越小，因此，3D DRAM的结构越来越受到重视。在3D DRAM结构中，半导体柱通常形成水平堆叠，字线或者位线通常成阶梯状排列，以节约空间，提高集成度。
然而，目前的半导体结构中，较容易发生浮体效应。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制备方法，至少有利于抑制半导体结构的浮体效应。
本公开实施例提供一种半导体结构，包括：基底；位于基底上的半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的第一源漏区以及第二源漏区；半导体柱还包括：第一掺杂区，第一掺杂区的半导体柱环绕第一源漏区的半导体柱的部分侧面，且第一掺杂区的半导体柱与沟道区的半导体柱相接，第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，第一掺杂区的半导体柱用于与地端电连接。
在一些实施例中，沟道区的掺杂离子类型与第一掺杂区的掺杂离子类型相同。
在一些实施例中，沟道区与第一掺杂区中的掺杂离子类型为P型，第一源漏区与第二源漏区中的掺杂离子类型为N型，且第一源漏区作为晶体管的源极。
在一些实施例中，半导体柱露出第一源漏区的半导体柱的部分侧面，且半导体柱露出第一掺杂区的半导体柱的端面。
在一些实施例中，还包括：接地柱，接地柱与露出的第一掺杂区的半导体柱端面电连接。
在一些实施例中，还包括：第一介质层，第一介质层环绕半导体柱侧面，且至少部分第一介质层环绕第一源漏区与沟道区之间的半导体柱侧面；第二介质层，第二介质层环绕半导体柱侧面，第二介质层与第一介质层位于第一源漏区的相对两侧，且第二介质层环绕至少部分第一掺杂区的半导体柱侧面。
在一些实施例中，第一源漏区朝向第一介质层的半导体柱侧面与第一介质层朝向第一源漏区的侧面齐平，第一源漏区朝向第二介质层的半导体柱侧面与第二介质层朝向第一源漏区的侧面齐平。
在一些实施例中，部分第一介质层位于部分第一源漏区的半导体柱表面，部分第二介质层位于部分第一源漏区的半导体柱表面。
在一些实施例中，在第二方向上，第一介质层的厚度小于第二介质层的厚度，第二方向为沟道区指向第一源漏区的方向。
在一些实施例中，第一介质层的厚度为1nm～200nm，第二介质层的厚度为30nm～500nm。
在一些实施例中，第一源漏区在第一方向上的厚度与半导体柱在第一方向上的厚度之比小于2/3，第一方向为第一源漏区指向第一掺杂区的方向，且第一方向垂直于半导体柱的延伸方向。
在一些实施例中，还包括：位线，位线与露出的第一源漏区的半导体柱侧面电连接。
在一些实施例中，在沿半导体柱的延伸方向上，第一源漏区半导体柱的尺寸大于第二源漏区的半导体柱的尺寸。
相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的第一源漏区以及第二源漏区；还包括：在半导体柱中形成第一掺杂区，第一掺杂区的半导体柱环绕第一源漏区的半导体柱的部分侧面，且第一掺杂区的半导体柱与沟道区的半导体柱相接，第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，且第一掺杂区的半导体柱用于与地端电连接。
在一些实施例中，半导体柱的数量为多个，且多个半导体柱堆叠设置，形成第一源漏区的方法包括：在基底上形成堆叠的半导体柱；形成第一隔离结构，第一隔离结构包覆半导体柱侧面；刻蚀部分第一隔离结构，以露出待形成第一源漏区的半导体柱侧面；对待形成第一源漏区的半导体柱侧面进行掺杂工艺，形成初始第一源漏区，初始第一源漏区具有第一掺杂离子；对初始第一源漏区的半导体柱进行退火处理，以将初始第一源漏区转化为第一源漏区。
在一些实施例中，掺杂工艺为等离子体掺杂工艺。
在一些实施例中，形成第一掺杂区的方法包括：形成第二隔离结构，第二隔离结构包覆第一源漏区的半导体柱侧面；刻蚀部分第一隔离结构，以露出待形成第一掺杂区的半导体柱侧面；对待形成第一掺杂区的半导体柱侧面进行掺杂工艺，形成初始第一掺杂区，初始第一掺杂区具有第二掺杂离子；对初始第一掺杂区的半导体柱进行退火工艺，以将初始第一掺杂区转化为第一掺杂区，第一掺杂离子类型与第二掺杂离子类型不同。
在一些实施例中，还包括：形成第一介质层，第一介质层环绕半导体柱侧面，且至少部分第一介质层环绕第一源漏区与沟道区之间的半导体柱侧面；形成第二介质层，第二介质层环绕半导体柱侧面，第二介质层与第一介质层位于第一源漏区的相对两侧，且第二介质层环绕至少部分第一掺杂区的半导体柱侧面。
在一些实施例中，在形成所述第一源漏区的步骤前形成第一介质层以及第二介质层，形成第一介质层以及第二介质层的方法包括：对预设区域的初始隔离层进行刻蚀，形成间隔的第一隔离槽以及第二隔离槽，第一隔离槽露出部分基底顶面，且第二隔离槽露出部分基底顶面，且在沿第一隔离槽指向第二隔离槽的方向上，第一隔离槽的宽度小于第二隔离槽的宽度；在第一隔离槽中形成第一介质层；以及，在第二隔离槽中形成第二介质层。
在一些实施例中，刻蚀部分第一隔离结构为：刻蚀第一介质层与第二介质层之间的第一隔离结构，并露出部分基底顶面。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的技术方案中，半导体柱具有沟道区以及位于沟道区相对两侧的第一源漏区以及第二源漏区，第一源漏区以及第二源漏区可以作为晶体管的源极或者漏极；半导体柱还包括：第一掺杂区，第一掺杂区的半导体柱环绕第一源漏区的半导体柱的部分侧面，如此，剩余部分未被环绕的侧面可以用于连接位线，且第一掺杂区的半导体柱与沟道区的半导体柱相接，使得沟道区中累积的电荷可以传输至第一掺杂区。此外，设置第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，使得第一源漏区在作为晶体管的源极工作时，第一掺杂区不会对第一源漏区产生干扰，从而保证半导体结构的正常运行。并且，设置第一掺杂区的半导体柱用于与地端电连接，如此，在沟道中堆积的电荷会通过第一掺杂区泄放至地端，从而可以抑制浮体效应的发生。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的结构示意图；
图2为本公开一实施例提供的一种半导体结构的俯视结构示意图；
图3至图19本公开另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前的半导体结构中，存在可能发生浮体效应的问题。
分析发现，导致半导体结构产生浮体效应的原因之一在于，对于场效应晶体管而言，在足够高的漏端电压下，沟道的电子在漏端高场区获得足够能量，通过碰撞电离产生电子-空穴对，空穴向电势交底的沟道区处移动，由于栅源结较高的势垒，空穴会堆积在沟道区，从而抬高了沟道区的电势，使栅源结正偏。浮体上的正电位使阈值电压降低，漏端电流增大，从而产生了浮体效应。
本公开实施例提供一种半导体结构，通过在半导体柱中设置第一掺杂区，第一掺杂区环绕第一源漏区的半导体柱的部分侧面，且第一掺杂区的半导体柱与沟道区的半导体柱相接，从而沟道区中累积的电荷可以传输至第一掺杂区，且第一掺杂区的掺杂离子类型与第一源漏区的掺杂离子类型不同，使得第一源漏区与第一掺杂区区分开来，防止第一源漏区与第一掺杂区产生电干扰，保证半导体结构的正常性能。且设置第一掺杂区用于接地，使得沟道中堆积的电荷可以通过第一掺杂区泄放至地端，从而可以抑制半导体结构中的浮体效应。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构的结构示意图，图2为本公开一实施例提供的一种半导体结构的俯视结构示意图。
参考图1以及图2，基底；位于基底上的半导体柱10，半导体柱10具有沟道区101以及位于沟道区101相对两侧的第一源漏区102以及第二源漏区103；半导体柱10还包括：第一掺杂区104，第一掺杂区104的半导体柱10环绕第一源漏区102的半导体柱10的部分侧面，且第一掺杂区104的半导体柱10与沟道区101的半导体柱10相接，第一掺杂区104的掺杂离子类型与第一源漏区102的掺杂离子类型不同，第一掺杂区104的半导体柱10用于与地端电连接。
设置第一掺杂区104与沟道区101相接，使得沟道区101中的电荷可以传输至第一掺杂区104中，且第一掺杂区104接地，使得沟道区101中的电荷可以经由第一掺杂区104泄放，从而抑制浮体效应。且设置第一掺杂区104的掺杂离子类型与第一源漏区102的掺杂离子类型不同，从而当第一源漏区102在工作时，不会受到第一掺杂区104中掺杂离子的干扰，从而保持半导体结构的性能较佳。
基底的材料为半导体材料。在一些实施例中，基底的材料为硅。在另一些实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
半导体柱10的材料可以与基底的材料相同。在一些实施例中，半导体柱10的材料可以为硅。
在一些实施例中，沟道区101的掺杂离子类型与第一掺杂区104的掺杂离子类型相同。由于沟道区101与第一掺杂区104设置于同一半导体柱10中，即沟道区101与第一掺杂区104的基体材料相同。因此，设置沟道区101的掺杂离子类型与第一掺杂区104的掺杂离子类型相同，使得第一掺杂区104可以看作是沟道区101的延伸。如此，向沟道区101移动的电荷同时也会向第一掺杂区104中移动，从而使得第一掺杂区104可以承担一部分移动的电荷，改善电荷在沟道区101中累积的现象。由此可知，设置第一掺杂区104的掺杂离子类型与沟道区101的掺杂离子类型相同，使得电荷可以更容易地传输至第一掺杂区104中，从而泄放至地端，有利于进一步抑制浮体效应。
在一些实施例中，沟道区101与第一掺杂区104中的掺杂离子类型为P型，第一源漏区102与第二源漏区103中的掺杂离子类型为N型，且第一源漏区102作为晶体管的源极。半导体结构可以作为NMOS晶体管，电子在沟道中移动，沟道中的电子在漏端高场区中获得足够的能量而产生电子-空穴对，使得空穴向电势较低的沟道区101处移动。即空穴由漏极向源极移动，由于栅源结具有较高的势垒，使得空穴在沟道区101堆积。因此，设置第一源漏区102作为晶体管的源极，即空穴由第二源漏区103向第一源漏区102移动，且第一掺杂区104的半导体柱10环绕第一源漏区102的半导体柱10设置，因此，当空穴由第二源漏区103移动至沟道区101中时，会顺势流入第一掺杂区104，从而使得第一掺杂区104起到较好的泄放作用。
在一些实施例中，半导体柱10露出第一源漏区102的半导体柱10的部分侧面，且半导体柱10露出第一掺杂区104的半导体柱10的端面。露出的第一源漏区102的半导体柱10的部分侧面可以用于引出第一源漏区102的电信号，设置第一掺杂区104的半导体柱10端面露出，从而有利于将第一掺杂区104的半导体柱10的信号引出至地端。在一些实施例中，半导体柱10的整个端面可以均作为第一掺杂区104的半导体柱10端面，具体地，当半导体柱10的形状为长方体时，第一掺杂区104的半导体柱10可以环绕第一源漏区102的半导体柱10的三个侧面，仅露出第一源漏区102的剩余一侧面，从而使得第一掺杂区104在整个半导体柱10中的体积占比较大，保证第一掺杂区104可以为沟道区101到地之间提供足够的泄流能力。
在一些实施例中，还包括：接地柱105，接地柱105与露出的第一掺杂区104的半导体柱10端面电连接。接地柱105用于与地端耦接，且接地柱105还与第一掺杂区104的半导体柱10电连接，使得半导体柱10中传输的电荷可以经接地柱105传输至地端。如此，可以防止由于半导体结构的尺寸过小以及集成度过高而导致第一掺杂区104的半导体柱10无法顺利接地的问题。并且，由于第一掺杂区104的半导体端面即为半导体柱10的端面，在实际制备接地柱105的工艺中，由于半导体柱10端面处的可操作空间较大，使得在半导体柱10端面处制备接地柱105的工艺难度较小，有利于提高半导体结构的良率。具体地，在一些实施例中，接地柱105的材料可以为掺杂Si、掺杂Ge、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、银(Ag)、金(Au)、硅化钨(WSi)、硅化钴(CoSi)、硅化钛(TiSi)中的任一者或其组合。
在一些实施例中，还包括：第一介质层106，第一介质层106环绕半导体柱10侧面，且至少部分第一介质层106环绕第一源漏区102与沟道区101之间的半导体柱10侧面；第二介质层107，第二介质层107环绕半导体柱10侧面，第二介质层107与第一介质层106位于第一源漏区102的相对两侧，且第二介质层107环绕至少部分第一掺杂区104的半导体柱10侧面。第一介质层106一方面起到隔离第一源漏区102与沟道区101的作用，另一方面起到支撑作用。由于导电柱相对于基底水平放置，因此设置第一介质层106以及第二介质层107环绕半导体柱10侧面设置，第一介质层106与第二介质层107具有较大的硬度，使得第一介质层106以及第二介质层107起到支撑半导体柱10的作用，防止半导体柱10在基底上发生断裂或者坍塌等问题。设置第一介质层106隔离第一源漏区102与沟道区101，如此，当设置字线与沟道区101的半导体柱10电连接，且位线与第一源漏区102的半导体柱10电连接时，由于第一介质层106的存在，使得字线与位线可以隔离开来，防止字线与位线可能相互接触而产生电干扰的问题。
设置第二介质层107环绕半导体柱10设置，使得第二介质层107也能够起到支撑半导体柱10的作用。此外，设置第二介质层107与第一介质层106相对设置，并分别位于第一源漏区102的相对两侧，且第二介质层107还覆盖第一掺杂区104的半导体柱10侧面。也就是说，第二介质层107至少覆盖第一源漏区102与第一掺杂区104之间的半导体柱10侧面，具体地，在一些实施例中，第二介质层107可以位于第一源漏区102与半导体柱10的端面之间，即第二介质层107将第一源漏区102朝向露出的第一掺杂区104的半导体端部的一侧表面覆盖，如此，可以防止第一源漏区102的半导体柱10可能与接地柱105接触而导致第一源漏区102接地的问题。这是因为，由于接地柱105与露出的第一掺杂区104的半导体端面接触，而第一掺杂区104环绕第一源漏区102设置，使得第一掺杂区104与第一源漏区102之间的距离十分接近，当设置接地柱105与第一掺杂区104的半导体柱10接触时，由于半导体结构本身具有较小的尺寸，且在实际制备第一源漏区102时，由于推阱长度过大，使得形成的第一源漏区102朝向半导体柱10的端面延伸，从而使得接地柱105容易与第一源漏区102接触而导致第一源漏区102接地的问题。因此，设置第二介质层107可以起到隔离第一源漏区102与露出的第一掺杂区104的半导体柱10端面的作用，防止第一源漏区102与接地柱105电连接。
在一些实施例中，第一源漏区102朝向第一介质层106的半导体柱10侧面与第一介质层106朝向第一源漏区102的侧面齐平，第一源漏区102朝向第二介质层107的半导体柱10侧面与第二介质层107朝向第一源漏区102的侧面齐平。也就是说，第一源漏区102位于第一介质层106与第二介质层107之间，即第一源漏区102与沟道区101之间的距离至少为第一介质层106的厚度，从而使得第一介质层106将第一源漏区102与沟道区101较好地隔离开来。第一源漏区102与半导体柱10端面之间的距离至少为第二介质层107的厚度，使得第二介质层107与露出的第一掺杂区104的半导体端面之间的距离较大，可以进一步防止第一源漏区102的半导体柱10与位于露出的第一掺杂区104的半导体柱10端面处的接地柱105接触而导致第一源漏区102接地的问题。
在另一些实施例中，部分第一介质层106位于部分第一源漏区102的半导体柱10表面，部分第二介质层107位于部分第一源漏区102的半导体柱10表面。这是因为，基于实际制备第一源漏区102的工艺原因，在对半导体柱10进行推阱处理以形成第一源漏区102时，可能会使得第一源漏区102的推阱深度较深，使得第一源漏区102与半导体柱10端面之间的距离较近。因此，部分第一源漏区102会位于第一介质层106所对应的半导体柱10处，部分第一源漏区102还会位于第二介质层107所对应的半导体柱10处。
基于上述原因，在一些实施例中，需要设置第一介质层106的厚度与第二介质层107的厚度较大，从而防止在实际制备第一源漏区102时，由于推阱深度过深而导致形成的第一源漏区102穿过第一介质层106以及第二介质层107的问题，使得第一介质层106与第二介质层107可以起到较好的隔离作用。
由于第二介质层107还起到防止第一源漏区102的半导体柱10暴露在外界，从而避免第一源漏区102的半导体柱10与接地柱105电连接的问题。因此，为了保证第二介质层107可以起到较好的隔离作用，在一些实施例中，可以设置在第二方向上，第一介质层106的厚度小于第二介质层107的厚度，第二方向为沟道区指向第一源漏区的方向。即第二介质层107的厚度较大。在第一介质层106的厚度已经较大，从而防止第一源漏区102穿过第一介质层106的情况下，设置第二介质层107的厚度比第一介质层106的厚度更大，从而可以进一步保证第一源漏区102不会穿过第二介质层107，从而使得第二介质层107可以较好地隔离第一源漏区102与露出的第一掺杂区104的半导体端面，进一步避免第一源漏区102接地的问题。
在一些实施例中，第一介质层106的厚度d1可以为1nm～200nm，第二介质层107的厚度d2为30nm～500nm。在这个厚度范围内，一方面使得第一介质层106与第二介质层107的厚度较大，从而可以较好地起到隔离作用。另一方面，使得第一介质层106与第二介质层107的厚度也不至于过大，从而可以使得半导体结构整体的尺寸较小，从而提高半导体器件的集成度。
在一些实施例中，第二介质层107仅覆盖部分第一掺杂区104的半导体柱10侧面，即第二介质层107还露出一部分第一掺杂区104的半导体柱10侧面。具体地，露出的第一掺杂区104的半导体柱10侧面位于第二介质层107与第一掺杂区104的半导体柱10的端面之间，即第二介质层107远离第一源漏区102的端面与第一掺杂区104的半导体柱10端面之间的距离大于0。如此，使得第一源漏区102与露出的第一掺杂区104的端面之间的距离还至少包含第二介质层107所露出的第一掺杂区104的半导体柱10侧面，从而使得第一源漏区102与露出的第一掺杂区104的半导体柱10端面之间的距离进一步增加，可以进一步避免第一源漏区102接地的问题。具体地，在一些实施例中，第二介质层107远离第一源漏区102的侧面与第一掺杂区104的半导体柱10端面的距离d3可以为10nm～50nm。
可以理解的是，在另一些实施例中，第二介质层107远离第一源漏区102的侧面可以与半导体柱10的端面齐平，即第二介质层107将第一源漏区102与半导体端面之间的第一掺杂区104的半导体柱10侧面覆盖。
具体地，在一些实施例中，第一介质层106与第二介质层107的材料可以相同，具体可以为氮化物中的一种，例如可以为氮化硅。
在一些实施例中，还可以在第二源漏区103与沟道区101之间设置第三介质层108，使得第三介质层108既起到隔离沟道区101与第二源漏区103的作用，又起到支撑半导体柱10的作用。
在一些实施例中，第一源漏区102在第一方向X上的厚度d4与半导体柱10在第一方向X上的厚度d5之比小于2/3，第一方向X为第一源漏区102指向第一掺杂区104的方向，且第一方向X垂直于半导体柱10的延伸方向。可以理解的是，由于第一掺杂区104环绕第一源漏区102设置，因此，第一源漏区102在第一方向X上的厚度与第一掺杂区104在第一方向X上的厚度之和即为半导体柱10在第一方向X上的厚度。由于半导体柱10的厚度固定，因此，当第一源漏区102在第一方向X上的厚度越大时，第一掺杂区104在第一方向X上的厚度越小。基于此，设置，第一源漏区102在第一方向X上的厚度与半导体柱10在第一方向X上的厚度之比小于2/3，即控制第一源漏区102在第一方向X上的厚度不至于过大，从而为第一掺杂区104提供较多的空间，使得第一掺杂区104的半导体柱10厚度不至于过小，进而使得沟道区101中堆积的电荷可以顺利通过第一掺杂区104，保证沟道到地之间具有足够的泄流能力。
在一些实施例中，在沿半导体柱10的延伸方向上，第一源漏区102的半导体柱10的尺寸大于第二源漏区103的半导体柱10的尺寸，半导体柱10的延伸方向与第一方向X不同。由于第一源漏区102的半导体柱10侧面被第一掺杂区104的半导体柱10环绕，使得第一方向X上的第一源漏区102的半导体柱10厚度小于半导体柱10在第一方向X上的厚度，而第二源漏区103的半导体柱10在第一方向X上的厚度即为半导体柱10在第一方向X上的厚度。由此可知，第一源漏区102在第一方向X上的厚度小于第二源漏区103在第一方向X上的厚度。为了使得第一源漏区102与第二源漏区103在作为源极以及漏极时，对电荷的传输性能接近，从而保持半导体结构较好的性能，设置在沿半导体柱10的延伸方向上，第一源漏区102的半导体柱10的尺寸大于第二源漏区103的半导体柱10的尺寸，从而使得第一源漏区102的半导体柱10的整体体积与第二源漏区103的半导体柱10的整体体积接近，实现对电荷的传输性能接近。
在一些实施例中，还包括：位线109，位线109与露出的第一源漏区102的半导体柱10侧面电连接。如此，使得位线109可以引出第一源漏区102的电信号。在一些实施例中，基底上设置有多个堆叠设置的半导体柱10，且多个半导体柱10平行于基底表面设置时，可以设置一条位线109与堆叠设置的每一半导体柱10中的第一源漏区102的半导体柱10侧面电连接，使得一条位线109可以引出多个半导体柱10的第一源漏区102的电信号。
在一些实施例中，基底上还具有多个阵列排布的半导体柱10以及多条位线109，且多个阵列排布的半导体柱10同层设置，每一阵列排布的半导体柱10中，每一第一源漏区102的半导体柱10侧面与每一位线109形成电连接。
在一些实施例中，位线109可以包括沿远离第一源漏区102方向依次堆叠的阻挡层、导电层以及绝缘层。在一些实施例中，导电层可以是金属材料，例如可以是钨、铜或者铝中的任一种，在另一些实施例中，导电层也可以是半导体材料，例如可以是多晶硅。阻挡层防止导电层与第一源漏区102之间的相互扩散，阻挡层的材料可以是氮化钛，绝缘层用于隔离导电层与半导体结构中的其它导电器件，绝缘层的材料可以是氧化硅或者氮化硅中的任一种。
在一些实施例中，还包括字线110，字线110与沟道区101的半导体柱10侧面电连接。字线110可以作为半导体结构的栅极，用于基于控制信号导通沟道区101，实现源极与漏极之间的载流子传输。在一些实施例中，字线110与位线109垂直设置，用于选中一个半导体柱10。在一些实施例中，当基底上设置有多个堆叠设置的半导体柱10时，同时还设置有多条字线110，每一字线110与每一沟道区101的半导体柱10侧面形成电连接，且每一字线110与位线109垂直，即字线110平行于基底表面设置。由于多条子线平行于基底表面设置，为了引出每一字线110的电信号，并使得每一字线110之间不会产生电干扰，还设置多条字线110呈阶梯式排列，从而使得每一字线110可以独立的引出电信号。
在一些实施例中，当基底上还具有多个阵列排布的半导体柱10，且多个阵列排布的半导体柱10同层设置时，还可以设置一条字线110将沿第一方向X排列的一列半导体柱10的沟道区101全部电连接。在一些实施例中，字线110的材料可以为钨、钼、钛、钴或者钌中的至少一者。
在一些实施例中，还可以包括：栅介质层(未图示)，栅介质层位于字线110与沟道区101的半导体柱10之间。栅介质层用于将字线110与沟道区101的半导体柱10隔离开来，栅介质层位于沟道区101的半导体柱10表面，使得由半导体柱10组构成的晶体管成为低压器件。换句话说，由于栅介质层的存在，使得对晶体管施加较小的电压，便能导通晶体管，完成数据的写入，从而有利于改善半导体结构的性能。在一些实施例中，栅介质层的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
在一些实施例中，还包括：电容结构112，电容结构112与第二源漏区103的半导体柱10电连接。具体地，电容结构112可以包括沿远离半导体柱10方向依次堆叠的下电极层(未图示)、电容介质层(未图示)以及上电极层(未图示)，其中，下电极层的材料和上电极层的材料可以相同，下电极层的材料和上电极层的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在另一些实施例中，下电极层的材料和上电极层的材料也可以不同。电容介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛等高介电常数材料。在一些实施例中，第二源漏区103的半导体柱10与电容结构112之间还可以具有第四介质层111，且第四介质层111环绕半导体柱10侧面设置，第四介质层111起到隔离第二源漏区103与电容结构112的作用，此外，还起到支撑半导体柱10的作用。
上述公开实施例提供的半导体结构的技术方案中，通过设置第一掺杂区104与沟道区101相接，使得沟道区101中的电荷可以传输至第一掺杂区104中，且第一掺杂区104接地，使得沟道区101中的电荷可以经由第一掺杂区104泄放，从而抑制浮体效应。且设置第一掺杂区104的掺杂离子类型与第一源漏区102的掺杂离子类型不同，从而当第一源漏区102在工作时，不会受到第一掺杂区104中掺杂离子的干扰，从而保持半导体结构的性能较佳。
相应地，本公开实施例还提供一种半导体结构的制备方法，该半导体结构的制备方法可用于制备上述实施例提供的半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。
图3对应于图2中aa’方向的剖面结构示意图；图4对应于图2中bb’方向的剖面结构示意图。
参考图3以及图4，提供基底100，在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底100、锗硅基底100、碳化硅基底100或者绝缘体上的硅基底100。
参考图3至图19，在基底100上形成半导体柱10(参考图2)，半导体柱10具有沟道区101(参考图2)以及位于沟道区101相对两侧的第一源漏区102(参考图2)以及第二源漏区103(参考图2)。还包括：在半导体柱10中形成第一掺杂区104(参考图2)，第一掺杂区104的半导体柱10环绕第一源漏区102的半导体柱10的部分侧面，且第一掺杂区104的半导体柱10与沟道区101的半导体柱10相接，第一掺杂区104的掺杂离子类型与第一源漏区102的掺杂离子类型不同，且第一掺杂区104的半导体柱10用于与地端电连接。
设置第一掺杂区与沟道区相接，使得沟道区中的电荷可以传输至第一掺杂区中，且第一掺杂区接地，使得沟道区中的电流可以经由第一掺杂区泄放，从而抑制浮体效应。
第一源漏区与第二源漏区可以分别作为半导体结构的源极以及漏极，在一些实施例中，第一源漏区的掺杂离子类型与第二源漏区的掺杂离子类型相同。在一些实施例中，当半导体结构用于形成有结晶体管时，第一源漏区与第二源漏区的掺杂离子类型与沟道区的掺杂离子类型不同。例如，沟道区中的掺杂离子类型为P型掺杂离子，第一源漏区与第二源漏区中的掺杂离子类型为N型掺杂离子。在另一些实施例中，当半导体结构用于构成无结晶体管时，第一源漏区与第二源漏区中的掺杂离子类型与沟道区中的掺杂离子类型相同。
在一些实施例中，半导体柱10的数量为多个，且多个半导体柱10堆叠设置，其中，多个半导体柱10平行于基底100表面设置，如此，可以提高形成半导体器件的集成度。
形成第一源漏区102(参考图2)的方法包括：参考图3以及图16，在基底100上形成堆叠的半导体柱10；
图5对应于图2中aa’方向的剖面结构示意图；图6对应于图2中bb’方向的剖面结构示意图。
形成半导体柱10的方法可以包括：参考图3至图6，在基底100上形成堆叠的初始半导体柱11，初始半导体柱11平行于基底100表面，堆叠的初始半导体柱11中，每一初始半导体柱11用后续形成半导体柱10。为了防止后续形成的半导体柱10之间由于相互接触而产生电干扰，因此，在形成初始半导体柱11时，还形成初始隔离层12，初始隔离层12位于相邻的初始半导体柱11之间，一方面起到对多个初始半导体柱11的支撑作用，另一方面起到隔离作用。在一些实施例中，初始半导体柱11的材料可以与基底100的材料相同。
具体地，在一些实施例中，可以采用外延工艺在基底100上依次形成彼此堆叠的初始隔离层12以及初始半导体柱11，其中基底100可以为硅基底，初始半导体柱11的材料与基底100的材料相同，且初始隔离层12的材料可以为锗化硅。在采用外延工艺在对基底100上形成锗化硅时，由于硅基底与锗化硅中均具有硅元素，且硅基底与锗化硅的晶格常数相配，从而可以利用硅基底中的硅较容易地生长锗化硅，使得制备工艺简单，且形成的初始隔离层12与初始半导体柱11的膜层质量较高，且边界分明。
在一些实施例中，还包括：盖层13，盖层13位于最顶层的初始半导体柱11表面，对初始半导体柱11起到保护作用。在一些实施例中，盖层13的材料可以为氧化硅。
参考图5以及图6，对多个初始半导体柱11进行刻蚀，形成多个半导体柱10。同时对多个初始隔离层12进行刻蚀，以使初始隔离层12的侧壁与半导体柱10的侧壁齐平。具体地，在一些实施例中，形成多个半导体柱10的步骤可以包括：对初始半导体柱11表面进行图形化处理，用于定义半导体柱10的位置；对图形化的初始半导体柱11进行刻蚀工艺，形成多个彼此堆叠的半导体柱10。在一些实施例中，可以采用自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patterning)或者自对准多重成像技术(SADP，Self-aligned DoublePatterning)对基底100进行图形化处理。
在一些实施例中，在形成彼此堆叠半导体柱10之后，还包括，形成初始隔离结构14，初始隔离结构14将彼此堆叠的半导体柱10以及初始隔离层12包覆在内，用于隔离半导体柱10与半导体结构中的其它导电元件。
图7对应于图2中aa’方向的剖面结构示意图；图8对应于图2中bb’方向的剖面结构示意图；图9对应于图2中aa’方向的剖面结构示意图；图10对应于图2中bb’方向的剖面结构示意图；图11对应于图2中aa’方向的剖面结构示意图；图12对应于图2中bb’方向的剖面结构示意图。
参考图7至图12，在一些实施例中，还包括：形成第一介质层106，第一介质层106环绕半导体柱10侧面，且至少部分第一介质层106环绕第一源漏区102与沟道区101之间的半导体柱10侧面；形成第二介质层107，第二介质层107环绕半导体柱10侧面，第二介质层107与第一介质层106位于第一源漏区102的相对两侧，且第二介质层107环绕至少部分第一掺杂区104的半导体柱10侧面。
第一介质层106一方面起到隔离第一源漏区102与沟道区101的作用，另一方面起到支撑作用。由于导电柱相对于基底100水平放置，因此设置第一介质层106以及第二介质层107环绕半导体柱10侧面设置，使得第一介质层106以及第二介质层107起到支撑半导体柱10的作用，防止半导体柱10在基底100上发生断裂或者坍塌等问题。
设置第二介质层107环绕半导体柱10设置，使得第二介质层107也能够起到支撑半导体柱10的作用。此外，设置第二介质层107与第一介质层106相对设置，并分别位于第一源漏区102的相对两侧。也就是说，第二介质层107至少覆盖第一源漏区102与第一掺杂区104之间的半导体柱10侧面，具体地，在一些实施例中，第二介质层107可以位于第一源漏区102与半导体柱10的端面之间，如此，可以防止第一源漏区102的半导体柱10可能与接地柱105接触而导致第一源漏区102接地的问题。
在一些实施例中，可以在形成第一源漏区102的步骤前形成第一介质层106和第二介质层107，形成第一介质层106以及第二介质层107的方法包括：
参考图3至图6，在基底100上形成堆叠的初始半导体柱11；形成初始隔离层12，初始隔离层12位于相邻的初始半导体柱11之间，并对部分初始隔离层12以及部分初始半导体柱11进行刻蚀形成半导体柱10。
参考图7以及图8，对预设区域的初始隔离层12进行刻蚀，形成间隔的第一隔离槽15以及第二隔离槽16，第一隔离槽15露出部分基底100顶面，且第二隔离槽16露出部分基底100顶面，且在沿第一隔离槽15指向第二隔离槽16的方向上，第一隔离槽15的宽度小于第二隔离槽16的宽度；值得注意的是，由于形成的第一介质层106与第二介质层107需要环绕预设区域的半导体柱10侧面，因此，这里进行刻蚀时，仅对预设区域的初始隔离层12进行刻蚀，而不刻蚀预设区域的半导体柱10。具体地，在一些实施例中，由于初始隔离层12的材料为锗化硅，半导体柱10的材料为硅，因此，可以利用刻蚀工艺对初始隔离层12与半导体柱10的不同刻蚀比，实现选择性刻蚀。刻蚀工艺可以选择干法刻蚀或者湿法刻蚀中的任一种。设置第一隔离槽15以及第二隔离槽16露出基底100表面，即刻蚀工艺同时刻蚀堆叠的多层初始隔离层12，从而在第一隔离槽15以及第二隔离槽16中形成第一介质层106以及第二介质层107时，形成的第一介质层106可以环绕堆叠设置的多层半导体柱10的侧面，且第二介质层107可以环绕堆叠设置的多层半导体柱10的侧面，使得第一介质层106以及第二介质层107可以对多层半导体柱10起到支撑作用。
形成的第一隔离槽15的宽度小于第二隔离槽16的宽度，如此，当在第一隔离槽15中形成第一介质层106，且在第二隔离槽16中形成第二介质层107时，使得形成的第一介质层106的厚度小于形成的第二介质层107的厚度。设置第二介质层107的厚度比第一介质层106的厚度更大，从而可以保证后续形成的第一源漏区102不会穿过第二介质层107，从而使得第二介质层107可以较好地隔离第一源漏区102与露出的第一掺杂区104的半导体端面，避免第一源漏区102接地的问题。
参考图9以及图10，在第一隔离槽15中形成第一介质层106；以及，在第二隔离槽16中形成第二介质层107。在一些实施例中，可以采用沉积工艺在第一隔离槽15以及第二隔离槽16中分别沉积第一介质层106和第二介质层107的材料，沉积工艺可以为热氧化工艺或原子层沉积工艺中的任一种；采用CMP(Chemical Mechanical Polishing，化学机械研磨)工艺对沉积的第一介质层106和第二介质层107的材料进行机械研磨，以使形成的第一介质层106与第二介质层107的顶面平整。
参考图11以及图12，形成第一隔离结构17，第一隔离结构17将每一初始半导体柱11包覆，并采用CMP工艺对位于初始隔离结构14顶面的第一介质层以及第二介质层进行处理，以使第一介质层以及第二介质层与初始隔离结构14顶面齐平；在一些实施例中，形成第一隔离结构17的方法可以包括：对初始隔离层12进行刻蚀，以去除初始隔离层12，露出半导体柱10的顶面以及侧面；在去除初始隔离层12之后，在初始隔离层12的原有位置形成第一隔离结构17，第一隔离结构17包覆半导体柱10的侧面，在一些实施例中，第一隔离结构17的材料可以与初始隔离结构14的材料相同，即均为氧化硅材料，氧化硅材料具有较好的绝缘作用，使得第一隔离结构17起到较好的隔离作用。
图13对应于图2中aa’方向的剖面结构示意图；图14对应于图2中bb’方向的剖面结构示意图。
参考图13以及图14，刻蚀部分第一隔离结构17，以露出待形成第一源漏区102的半导体柱10侧面，具体地，可以对第一方向X(参考图2)上的部分半导体柱10侧面的第一隔离结构17进行刻蚀，以露出第一方向X上的部分半导体柱10侧面，剩余部分半导体柱10仍然被剩余部分第一隔离结构17包覆在内。如此，当后续在采用掺杂工艺对半导体柱10侧面进行掺杂工艺时，只有露出表面的部分半导体柱10侧面会被掺杂，而被剩余部分第一隔离结构17包覆在内的半导体柱10则不会被掺杂，从而可以将第一方向X上的部分半导体柱10转化为第一源漏区102。具体地，在一些实施例中，对部分第一隔离结构17进行刻蚀的工艺包括：对第一隔离结构17表面进行图形化处理，以定义出待形成第一源漏区102位置；对图形化的第一隔离结构17进行刻蚀工艺，露出待形成第一源漏区102的半导体柱10侧面。具体地，在一些实施例中，可以采用SAQP工艺或者SADP工艺对基底100进行图形化处理。
在一些实施例中，当形成第一介质层106与第二介质层107时，可以刻蚀第一介质层106与第二介质层107之间的第一隔离结构17，并露出部分基底100顶面。如此，在后续对半导体柱10进行掺杂工艺时，仅对位于第一介质层106与第二介质层107之间的半导体柱10侧面进行掺杂工艺，从而使得形成的第一源漏区102可以位于第一介质层106与第二介质层107之间，使得第一介质层106与第二介质层107起到隔离第一源漏区102的作用。此外，还露出部分基底100顶面，如此，使得刻蚀工艺暴露出对多个堆叠的半导体柱10侧面，使得在进行掺杂工艺时，可以同时对多个堆叠的半导体柱10侧面同时进行掺杂，有利于节省工艺流程。
图15对应于图2中aa’方向的剖面结构示意图；图16对应于图2中bb’方向的剖面结构示意图。
参考图15以及图16，对待形成第一源漏区102的半导体柱10侧面进行掺杂工艺，形成初始第一源漏区，初始第一源漏区具有第一掺杂离子；可以理解的是，基于掺杂工艺原因，在实际进行掺杂工艺时，第一源漏区102的推阱深度较大，因此，部分第一掺杂离子还会扩散至被剩余部分第一隔离结构17所包覆的半导体柱10中。
在一些实施例中，当在第一介质层106与第二介质层107之间的半导体柱10侧面进行刻蚀工艺时，第一掺杂离子还扩散至部分第一介质层106与部分第二介质层107对应的半导体柱10中，使得形成的第一源漏区102还位于部分第一介质层106以及部分第二介质层107所对应的半导体柱10中。基于此，可以设置形成的第一介质层106与第二介质层107的厚度较大，从而防止形成的第一源漏区102穿过第一介质层106以及第二介质层107。
在一些实施例中，掺杂工艺为等离子体扩散工艺。相较于例子注入工艺而言，等离子体扩散工艺在半导体柱10中的掺杂深度较浅，从而使得对第一源漏区102的推阱深度不至于过大，从而为后续形成环绕第一源漏区102的第一掺杂区104预留较多的空间。
对初始第一源漏区的半导体柱10进行退火处理，以将初始第一源漏区转化为第一源漏区102。在扩散工艺之后，对初始第一源漏区的半导体柱10进行退火处理，从而可以修复掺杂工艺过程中的离子掺杂过程带来的晶格缺陷，使得形成的第一源漏区102具有较好的性能。
图17对应于图2中aa’方向的剖面结构示意图；图18以及图19对应于图2中bb’方向的剖面结构示意图。
参考图17至图19，在一些实施例中，形成第一掺杂区104的方法包括：形成第二隔离结构18，第二隔离结构18包覆第一源漏区102的半导体柱10侧面，从而在后续对第一源漏区102之外的半导体柱10进行掺杂工艺时，第二隔离结构18起到保护第一源漏区102，防止第一源漏区102的半导体柱10被掺杂其它掺杂离子的问题。
具体地，参考图17以及图18，形成第二隔离结构18的方法可以包括：采用沉积工艺在第一源漏区102对应的半导体柱10侧面沉积第二隔离结构18的材料，第二隔离结构18的材料包覆堆叠设置的每一第一源漏区102的半导体柱10侧面；采用CMP工艺对沉积的第二隔离结构18的材料进行机械研磨，以使形成的第二隔离结构18的顶面与隔离结构的顶面齐平。在一些实施例中，第二隔离结构18的材料可以与第一隔离结构17的材料相同。
参考图19，刻蚀部分第一隔离结构17，以露出待形成第一掺杂区104的半导体柱10侧面；在一些实施例中，刻蚀部分第一隔离结构17(参考图17)的工艺包括：对第一隔离结构17表面进行图形化处理，以定义出待形成第一掺杂区104位置；对图形化的第一隔离结构17进行刻蚀工艺，露出待形成第一掺杂区104的半导体柱10侧面。具体地，在一些实施例中，可以采用SAQP工艺或者SADP工艺对基底100进行图形化处理。
对待形成第一掺杂区104的半导体柱10侧面进行掺杂工艺，形成初始第一掺杂区，初始第一掺杂区具有第二掺杂离子；在一些实施例中，可以采用等离子体扩散工艺对待形成第一掺杂区104的半导体柱10进行掺杂。
对初始第一掺杂区的半导体柱10进行退火工艺，以将初始第一掺杂区转化为第一掺杂区104，第一掺杂离子类型与第二掺杂离子类型不同。具体地，在掺杂工艺时，掺杂的第二掺杂离子类型与第一掺杂离子类型不同，使得第一源漏区102在作为晶体管的源极工作时，第一掺杂区104不会对第一源漏区102产生干扰，从而保证半导体结构的正常运行。
在一些实施例中，半导体柱10露出第一掺杂区104的半导体柱10的端面。还包括：接地柱105，接地柱105与露出的第一掺杂区104的半导体柱10端面电连接，且接地柱105用于接地。形成接地柱105，可以防止由于半导体结构的尺寸过小以及集成度过高而导致第一掺杂区104的半导体柱10无法顺利接地的问题。形成接地柱105的方法可以包括：刻蚀部分隔离结构，形成第一通孔，第一通孔露出半导体柱10的端面，采用沉积工艺在接地柱105中形成接地柱105，接地柱105的材料可以为掺杂Si、掺杂Ge、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、银(Ag)、金(Au)、硅化钨(WSi)、硅化钴(CoSi)、硅化钛(TiSi)中的任一者或其组合。
在一些实施例中，形成沟道区101的方法可以包括：在形成第一掺杂区104之后，形成第三隔离结构，第三隔离结构包覆第一掺杂区104的半导体柱10侧面；对待形成沟道区101的半导体柱10侧面的隔离结构进行刻蚀，露出待形成沟道区101的半导体柱10侧面以及第一掺杂区104的端面，使得后续形成的沟道区101可以与第一掺杂区104接触，进而沟道区101中堆积的电荷可以经由第一掺杂区104泄放至地端；对待形成沟道区101的半导体柱10进行掺杂工艺。在一些实施例中，沟道区101中的掺杂离子类型可以与第一掺杂区104中的掺杂离子类型相同，从而有利于沟道区101中堆积的电荷传输至第一掺杂区104中，并被泄放至地端。
上述实施例提供的半导体结构的制备方法中，形成的第一掺杂区104与沟道区101相接，使得沟道区101中的电荷可以传输至第一掺杂区104中，且第一掺杂区104接地，使得沟道区101中堆积的电荷可以经由第一掺杂区104泄放，从而抑制浮体效应。且形成的第一掺杂区104的掺杂离子类型与第一源漏极的掺杂离子类型不同，从而当第一源漏区102在工作时，不会受到第一掺杂区104中掺杂离子的干扰，保持半导体结构的正常性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的半导体柱，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的第一源漏区以及第二源漏区；
所述半导体柱还包括：第一掺杂区，所述第一掺杂区的半导体柱环绕所述第一源漏区的半导体柱的部分侧面，且所述第一掺杂区的半导体柱与所述沟道区的半导体柱相接，所述第一掺杂区的掺杂离子类型与所述第一源漏区的掺杂离子类型不同，所述第一掺杂区的半导体柱用于与地端电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述沟道区的掺杂离子类型与所述第一掺杂区的掺杂离子类型相同。
3.根据权利要求2所述的半导体结构，其特征在于，所述沟道区与所述第一掺杂区中的掺杂离子类型为P型，所述第一源漏区与所述第二源漏区中的掺杂离子类型为N型，且所述第一源漏区作为晶体管的源极。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体柱露出所述第一源漏区的半导体柱的部分侧面，且所述半导体柱露出所述第一掺杂区的半导体柱的端面。
5.根据权利要求4所述的半导体结构，其特征在于，还包括：接地柱，所述接地柱与露出的所述第一掺杂区的半导体柱端面电连接。
6.根据权利要求1或5所述的半导体结构，其特征在于，还包括：
第一介质层，所述第一介质层环绕所述半导体柱侧面，且至少部分所述第一介质层环绕所述第一源漏区与所述沟道区之间的半导体柱侧面；
第二介质层，所述第二介质层环绕所述半导体柱侧面，所述第二介质层与所述第一介质层位于所述第一源漏区的相对两侧，且所述第二介质层环绕至少部分所述第一掺杂区的半导体柱侧面。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一源漏区朝向所述第一介质层的半导体柱侧面与所述第一介质层朝向所述第一源漏区的侧面齐平，所述第一源漏区朝向所述第二介质层的半导体柱侧面与所述第二介质层朝向所述第一源漏区的侧面齐平。
8.根据权利要求6所述的半导体结构，其特征在于，部分所述第一介质层位于部分所述第一源漏区的半导体柱表面，部分所述第二介质层位于部分所述第一源漏区的半导体柱表面。
9.根据权利要求6所述的半导体结构，其特征在于，在第二方向上，所述第一介质层的厚度小于所述第二介质层的厚度，所述第二方向为所述沟道区指向所述第一源漏区的方向。
10.根据权利要求6所述的半导体结构，其特征在于，所述第一介质层的厚度为1nm～200nm，所述第二介质层的厚度为30nm～500nm。
11.根据权利要求1或4所述的半导体结构，其特征在于，所述第一源漏区在第一方向上的厚度与所述半导体柱在第一方向上的厚度之比小于2/3，所述第一方向为所述第一源漏区指向所述第一掺杂区的方向，且所述第一方向垂直于所述半导体柱的延伸方向。
12.根据权利要求1或4所述的半导体结构，其特征在于，还包括：位线，所述位线与露出的所述第一源漏区的半导体柱侧面电连接。
13.根据权利要求1所述的半导体结构，其特征在于，在沿所述半导体柱的延伸方向上，所述第一源漏区半导体柱的尺寸大于所述第二源漏区的半导体柱的尺寸。
14.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成半导体柱，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的第一源漏区以及第二源漏区；
还包括：在所述半导体柱中形成第一掺杂区，所述第一掺杂区的半导体柱环绕所述第一源漏区的半导体柱的部分侧面，且所述第一掺杂区的半导体柱与所述沟道区的半导体柱相接，所述第一掺杂区的掺杂离子类型与所述第一源漏区的掺杂离子类型不同，且所述第一掺杂区的半导体柱用于与地端电连接。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述半导体柱的数量为多个，且多个所述半导体柱堆叠设置，形成所述第一源漏区的方法包括：
在所述基底上形成堆叠的半导体柱；
形成第一隔离结构，所述第一隔离结构包覆所述半导体柱侧面；
刻蚀部分所述第一隔离结构，以露出待形成第一源漏区的半导体柱侧面；
对所述待形成第一源漏区的半导体柱侧面进行掺杂工艺，形成初始第一源漏区，所述初始第一源漏区具有第一掺杂离子；
对所述初始第一源漏区的半导体柱进行退火处理，以将所述初始第一源漏区转化为所述第一源漏区。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述掺杂工艺为等离子体掺杂工艺。
17.根据权利要求15所述的半导体结构的制备方法，其特征在于，形成所述第一掺杂区的方法包括：
形成第二隔离结构，所述第二隔离结构包覆所述第一源漏区的半导体柱侧面；
刻蚀部分所述第一隔离结构，以露出待形成第一掺杂区的半导体柱侧面；
对所述待形成第一掺杂区的半导体柱侧面进行掺杂工艺，形成初始第一掺杂区，所述初始第一掺杂区具有第二掺杂离子；
对所述初始第一掺杂区的半导体柱进行退火工艺，以将所述初始第一掺杂区转化为第一掺杂区，所述第一掺杂离子类型与所述第二掺杂离子类型不同。
18.根据权利要求15所述的半导体结构的制备方法，其特征在于，还包括：
形成第一介质层，所述第一介质层环绕所述半导体柱侧面，且至少部分所述第一介质层环绕所述第一源漏区与所述沟道区之间的半导体柱侧面；
形成第二介质层，所述第二介质层环绕所述半导体柱侧面，所述第二介质层与所述第一介质层位于所述第一源漏区的相对两侧，且所述第二介质层环绕至少部分所述第一掺杂区的半导体柱侧面。
19.根据权利要求18所述的半导体结构的制备方法，其特征在于，在形成所述第一源漏区的步骤前形成所述第一介质层以及所述第二介质层，形成所述第一介质层以及所述第二介质层的方法包括：
在所述基底上形成堆叠的初始半导体柱；
形成初始隔离层，所述初始隔离层位于相邻的所述初始半导体柱之间；
对预设区域的所述初始隔离层进行刻蚀，形成间隔的第一隔离槽以及第二隔离槽，所述第一隔离槽露出部分所述基底顶面，且所述第二隔离槽露出部分所述基底顶面，且在沿所述第一隔离槽指向所述第二隔离槽的方向上，所述第一隔离槽的宽度小于所述第二隔离槽的宽度；
在所述第一隔离槽中形成所述第一介质层；以及，
在所述第二隔离槽中形成所述第二介质层。
20.根据权利要求18所述的半导体结构的制备方法，其特征在于，所述刻蚀部分所述第一隔离结构为：刻蚀所述第一介质层与所述第二介质层之间的所述第一隔离结构，并露出部分所述基底顶面。
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