JP2925312B2 - 半導体基板の製造方法 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えば誘電体分離構造の半導体装置に適用
される半導体基板の製造方法に関する。
される半導体基板の製造方法に関する。
（従来の技術） 従来から半導体集積回路の回路素子を形成する際に、
他の回路素子と分離された島状になった回路素子を形成
するために、例えば周囲（側面と底面）をある誘電体に
より完全に包囲する構造の誘電体分離方式がある。これ
はＰ−Ｎ接合分離方式では素子分離耐圧が200V以上取れ
なかったものが500V以上取ることができ、寄生素子動作
によりラッチアップ現象が発生する問題もなく、高集積
化が容易であるという利点があって多く用いられるよう
になってきている。
他の回路素子と分離された島状になった回路素子を形成
するために、例えば周囲（側面と底面）をある誘電体に
より完全に包囲する構造の誘電体分離方式がある。これ
はＰ−Ｎ接合分離方式では素子分離耐圧が200V以上取れ
なかったものが500V以上取ることができ、寄生素子動作
によりラッチアップ現象が発生する問題もなく、高集積
化が容易であるという利点があって多く用いられるよう
になってきている。
第４図にこの様な誘電体分離構造を有する半導体装置
の一例の断面を示す図である。図中、１は第１の半導体
基板であり、これは上層側の半導体層２に半導体活性層
を形成し、下層側に例えばの二酸化シリコン（SiO2）の
絶縁膜（誘電体膜）３を形成するものである。４は第２
の半導体基板であり、これは前記絶縁膜３の下層となる
ように接着されている。前記半導体層２及びこの上層に
回路素子5,6の要部が形成されており、半導体層２に高
濃度ｐ型シリコン層７が形成され、この上層にｐ型シリ
コン層８、更に上層にｎ型シリコン層９が形成されてい
る。
の一例の断面を示す図である。図中、１は第１の半導体
基板であり、これは上層側の半導体層２に半導体活性層
を形成し、下層側に例えばの二酸化シリコン（SiO2）の
絶縁膜（誘電体膜）３を形成するものである。４は第２
の半導体基板であり、これは前記絶縁膜３の下層となる
ように接着されている。前記半導体層２及びこの上層に
回路素子5,6の要部が形成されており、半導体層２に高
濃度ｐ型シリコン層７が形成され、この上層にｐ型シリ
コン層８、更に上層にｎ型シリコン層９が形成されてい
る。
なおｐ型シリコン層８とｎ型シリコン層９の間には一
部に高濃度ｎ型シリコン層10が形成されている。またｎ
型シリコン層９の上面部にはｐ型シリコン層11と高濃度
ｎ型シリコン層12及び高濃度ｐ型シリコン層13が離間し
て形成され、さらにｐ型シリコン層11と高濃度ｐ型シリ
コン層13の上面部にはそれぞれ高濃度ｎ型シリコン層1
4,15が形成されている。
部に高濃度ｎ型シリコン層10が形成されている。またｎ
型シリコン層９の上面部にはｐ型シリコン層11と高濃度
ｎ型シリコン層12及び高濃度ｐ型シリコン層13が離間し
て形成され、さらにｐ型シリコン層11と高濃度ｐ型シリ
コン層13の上面部にはそれぞれ高濃度ｎ型シリコン層1
4,15が形成されている。
そして回路素子5,6は底面が絶縁膜３で分離され、側
面が四方に溝を設けることによって回路素子5,6間及び
他の回路素子と分離している。つまり四方の溝の両側面
に沿って例えばSiO2の絶縁膜（誘電体膜）16,17で囲
み、その中に多結晶シリコン層18が形成されていて、絶
縁膜の中に多結晶シリコン層が介在した壁のような構造
により周囲を取り囲み、各回路素子を分離している。
面が四方に溝を設けることによって回路素子5,6間及び
他の回路素子と分離している。つまり四方の溝の両側面
に沿って例えばSiO2の絶縁膜（誘電体膜）16,17で囲
み、その中に多結晶シリコン層18が形成されていて、絶
縁膜の中に多結晶シリコン層が介在した壁のような構造
により周囲を取り囲み、各回路素子を分離している。
この様な誘電体分離構造を有する半導体装置を形成す
るには、半導体基板として特に重要な項目は、半導体層
２、中でも直接回路素子の要部が形成される半導体層の
ｎ型シリコン層９が平坦性よく、また層厚が均一かつ正
確に制御されていなければならないことである。例えば
所定厚を５μｍとするとするとバラツキは±５％即ち±
0.75μｍが望ましい。そして半導体層の精度が悪い場合
には回路素子の特性が均一なものとならないとか、ある
いは回路素子間の分離が完全に行えず、素子分離耐圧が
十分に取れなくなり素子間で同通してしまう等の影響が
出てしまう。
るには、半導体基板として特に重要な項目は、半導体層
２、中でも直接回路素子の要部が形成される半導体層の
ｎ型シリコン層９が平坦性よく、また層厚が均一かつ正
確に制御されていなければならないことである。例えば
所定厚を５μｍとするとするとバラツキは±５％即ち±
0.75μｍが望ましい。そして半導体層の精度が悪い場合
には回路素子の特性が均一なものとならないとか、ある
いは回路素子間の分離が完全に行えず、素子分離耐圧が
十分に取れなくなり素子間で同通してしまう等の影響が
出てしまう。
次に上記のような従来の半導体基板の製造方法につい
て、第５図を参照して説明する。
て、第５図を参照して説明する。
第５図（ａ）において、ｐ型シリコン基板19の表面に
高濃度ｐ型シリコン層７を拡散によって形成し、その後
表面にを酸化し絶縁膜３を形成する。
高濃度ｐ型シリコン層７を拡散によって形成し、その後
表面にを酸化し絶縁膜３を形成する。
同図（ｂ）において、高濃度ｐ型シリコン層７が形成
された側の絶縁膜３の表面に第２の半導体基板４を接着
する。
された側の絶縁膜３の表面に第２の半導体基板４を接着
する。
同図（ｃ）において、第２の半導体基板４が接着され
ていない側のｐ型シリコン基板19の面を研磨し、所定厚
のｐ型シリコン層８を形成する。
ていない側のｐ型シリコン基板19の面を研磨し、所定厚
のｐ型シリコン層８を形成する。
同図（ｄ）において、ｐ型シリコン層８の上面に所望
の不純物濃度のｎ型シリコン層20を、（所定厚＋40μ
ｍ）の厚さになるまでエピタキシャル成長させる。
の不純物濃度のｎ型シリコン層20を、（所定厚＋40μ
ｍ）の厚さになるまでエピタキシャル成長させる。
同図（ｅ）において、上表面からｎ型シリコン層20及
びｐ型シリコン層８、高濃度ｐ型シリコン層７を、KOH
系エッチング液により絶縁膜３までエッチングしてＶ溝
21を形成し、続いてＶ溝21の側壁面とｎ型シリコン層20
の表面を酸化して絶縁膜22を形成する。
びｐ型シリコン層８、高濃度ｐ型シリコン層７を、KOH
系エッチング液により絶縁膜３までエッチングしてＶ溝
21を形成し、続いてＶ溝21の側壁面とｎ型シリコン層20
の表面を酸化して絶縁膜22を形成する。
同図（ｆ）において、Ｖ溝21の内部とｎ型シリコン層
20の表面の絶縁膜22上に多結晶シリコン層23を形成す
る。
20の表面の絶縁膜22上に多結晶シリコン層23を形成す
る。
同図（ｇ）において、多結晶シリコン層23の上表面か
らｎ型シリコン層20の上の絶縁膜22の下までを荒研削に
て削り落とす。
らｎ型シリコン層20の上の絶縁膜22の下までを荒研削に
て削り落とす。
同図（ｈ）において、ｎ型シリコン層20を所定厚にな
るまで研磨してｎ型シリコン層９を形成する。なおこれ
によりＶ溝21の側面には絶縁膜16,17が形成される。ま
た上記の製造方法ではｐ型シリコン層８とｎ型シリコン
層９の間の高濃度ｎ型シリコン層10の形成工程について
は省略している。
るまで研磨してｎ型シリコン層９を形成する。なおこれ
によりＶ溝21の側面には絶縁膜16,17が形成される。ま
た上記の製造方法ではｐ型シリコン層８とｎ型シリコン
層９の間の高濃度ｎ型シリコン層10の形成工程について
は省略している。
この様な製造方法で形成される従来の半導体基板にお
いては、シリコン基板19及び第２の半導体基板４に平坦
性の良いものを使用しても、ｎ型シリコン層20を荒研削
した後にｎ型シリコン層９を形成しているために厚さの
バラツキが大きなものとなってしまう。つまり第３図に
横軸に面内バラツキ、縦軸に度数をとって上記の従来の
方法によるもののバラツキを右側に示すように、口径が
100mmφ所定厚を15μｍとして形成したｎ型シリコン層
９の厚さを測定すると、面内バラツキは良いものでも３
μｍ（±10％）と大きくな値となっており、バラツキ範
囲も大きなものとなっていてバラツキ値の面内分布の平
均値は４μｍ（±13.3％）である。このように面内バラ
ツキを±５％に納めて完全な誘電体分離構造を実現する
半導体基板を得ることは非常に困難なことであった。
いては、シリコン基板19及び第２の半導体基板４に平坦
性の良いものを使用しても、ｎ型シリコン層20を荒研削
した後にｎ型シリコン層９を形成しているために厚さの
バラツキが大きなものとなってしまう。つまり第３図に
横軸に面内バラツキ、縦軸に度数をとって上記の従来の
方法によるもののバラツキを右側に示すように、口径が
100mmφ所定厚を15μｍとして形成したｎ型シリコン層
９の厚さを測定すると、面内バラツキは良いものでも３
μｍ（±10％）と大きくな値となっており、バラツキ範
囲も大きなものとなっていてバラツキ値の面内分布の平
均値は４μｍ（±13.3％）である。このように面内バラ
ツキを±５％に納めて完全な誘電体分離構造を実現する
半導体基板を得ることは非常に困難なことであった。
また所定厚のｎ型シリコン層９を形成するために、後
工程の研削や研磨の取り代としてエピタキシャル成長を
所定厚、例えば15μｍに対し余分に40μｍも厚く成長さ
せる必要があり、コストアップの要因となっている。
工程の研削や研磨の取り代としてエピタキシャル成長を
所定厚、例えば15μｍに対し余分に40μｍも厚く成長さ
せる必要があり、コストアップの要因となっている。
（発明が解決しようとする課題） 上記のような状況に鑑みて本発明はなされたもので、
その目的とするところは活性な半導体層、中でも直接回
路素子の要部が形成される半導体層が平坦性よく、また
層厚が均一かつ正確に制御されて形成できる製造性の良
い半導体基板の製造方法を提供することにある。
その目的とするところは活性な半導体層、中でも直接回
路素子の要部が形成される半導体層が平坦性よく、また
層厚が均一かつ正確に制御されて形成できる製造性の良
い半導体基板の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体基板の製造方法は、２枚の半導体基板
を、これら半導体基板の少なくとも一方の面に形成した
第１の誘導対膜を間に介在させて接着する第１の工程
と、接着した半導体基板の少なくとも一方面を研磨して
第１の誘電体膜上に所定厚の第１の半導体層を形成する
第２の工程と、第１の半導体層上にエピタキシャル成長
により所定厚の第２の半導体層を形成する第３の工程
と、第２の半導体層の表面から第１の誘電体膜に至る深
さの溝を第１及び第２の半導体層に形成し、溝の側面と
第２の半導体層の上面に第２の誘電体膜を形成する第４
の工程と、溝を埋めつくすようにしながら第２の誘電体
膜上に充填物を堆積する第５の工程と、第２の誘電体膜
と充填物に対する研磨速度比が1/5以下の研磨剤を用
い、第２の半導体層が露出せず前記所定厚のまま残るよ
うに該充填物を前記溝部分を除いて研磨して除去し、第
２の半導体層上の第２の誘電体膜を露出させる第６の工
程と、第６の工程で露出した第２の半導体層上の第２の
誘電体膜を除去する第７の工程とを備えたことを特徴と
するものである。
を、これら半導体基板の少なくとも一方の面に形成した
第１の誘導対膜を間に介在させて接着する第１の工程
と、接着した半導体基板の少なくとも一方面を研磨して
第１の誘電体膜上に所定厚の第１の半導体層を形成する
第２の工程と、第１の半導体層上にエピタキシャル成長
により所定厚の第２の半導体層を形成する第３の工程
と、第２の半導体層の表面から第１の誘電体膜に至る深
さの溝を第１及び第２の半導体層に形成し、溝の側面と
第２の半導体層の上面に第２の誘電体膜を形成する第４
の工程と、溝を埋めつくすようにしながら第２の誘電体
膜上に充填物を堆積する第５の工程と、第２の誘電体膜
と充填物に対する研磨速度比が1/5以下の研磨剤を用
い、第２の半導体層が露出せず前記所定厚のまま残るよ
うに該充填物を前記溝部分を除いて研磨して除去し、第
２の半導体層上の第２の誘電体膜を露出させる第６の工
程と、第６の工程で露出した第２の半導体層上の第２の
誘電体膜を除去する第７の工程とを備えたことを特徴と
するものである。
（作用） 上記のように構成された半導体基板の製造方法では、
エタピキシャル成長により層厚等が正確に制御して形成
された半導体層と誘電体分離を行うための溝とに誘電体
膜を形成し、さらにこれらに充填物を堆積し、その後誘
電体膜と充填物に対する研磨速度比が1/5以下の研磨剤
で堆積した充填物を研磨することで、半導体上の充填物
が全て除去される前に誘電体膜が一部でも除去されない
よう明確に加工でき、余分なエピタキシャル成長を行わ
ずに厚さ等が正確な半導体層を得ることができる。
エタピキシャル成長により層厚等が正確に制御して形成
された半導体層と誘電体分離を行うための溝とに誘電体
膜を形成し、さらにこれらに充填物を堆積し、その後誘
電体膜と充填物に対する研磨速度比が1/5以下の研磨剤
で堆積した充填物を研磨することで、半導体上の充填物
が全て除去される前に誘電体膜が一部でも除去されない
よう明確に加工でき、余分なエピタキシャル成長を行わ
ずに厚さ等が正確な半導体層を得ることができる。
（実施例） 以下に本発明の一実施例を第１図乃至第３図を参照し
て説明する。
て説明する。
第１図は本実施例を工程順に示す工程図で、第２図は
研磨速度比に対する加工歩留を示す特性図で、第３図は
面内バラツキに対する度数を示す特性図である。
研磨速度比に対する加工歩留を示す特性図で、第３図は
面内バラツキに対する度数を示す特性図である。
第１図（ａ）において、例えば直径125mmφ，厚さ625
μm,結晶方位（100），比抵抗90〜100Ω・cmのｐ型シリ
コン基板25の少なくとも一方の鏡面研磨面に、加速電圧
40keV,ドーズ量２×1015cm-2でほう素（Ｂ）をイオン注
入して所望の層厚の高濃度ｐ型シリコン層26を形成す
る。
μm,結晶方位（100），比抵抗90〜100Ω・cmのｐ型シリ
コン基板25の少なくとも一方の鏡面研磨面に、加速電圧
40keV,ドーズ量２×1015cm-2でほう素（Ｂ）をイオン注
入して所望の層厚の高濃度ｐ型シリコン層26を形成す
る。
同図（ｂ）において、高濃度ｐ型シリコン層26を形成
したｐ型シリコン基板25を酸化して厚さ１μｍの二酸化
シリコン（SiO2）の絶縁膜（誘電体膜）27を両表面に形
成する。
したｐ型シリコン基板25を酸化して厚さ１μｍの二酸化
シリコン（SiO2）の絶縁膜（誘電体膜）27を両表面に形
成する。
同図（ｃ）において、高濃度ｐ型シリコン層26が形成
された側の絶縁膜27の表面に、第２の半導体基板28例え
ば直径125mmφ，厚さ625μm,結晶方位（100），比抵抗
１〜100Ω・cmのｎ型シリコン基板（シリコンウエハを
用いる場合には結晶方位，比抵抗，形等の制限はない）
の少なくとも一方の鏡面研磨した面、すなわち互いに鏡
面研磨した面どうしを大気中，室温で接合し、その後、
1100℃のN2:O2＝4:1（容積比）の雰囲気ガス中で２時間
の熱処理を施し、ｐ型シリコン基板25と第２の半導体基
板28とを接着する。なお、接合は真空中でもまた静電圧
力（両基板に電圧を印加）によってもよい。
された側の絶縁膜27の表面に、第２の半導体基板28例え
ば直径125mmφ，厚さ625μm,結晶方位（100），比抵抗
１〜100Ω・cmのｎ型シリコン基板（シリコンウエハを
用いる場合には結晶方位，比抵抗，形等の制限はない）
の少なくとも一方の鏡面研磨した面、すなわち互いに鏡
面研磨した面どうしを大気中，室温で接合し、その後、
1100℃のN2:O2＝4:1（容積比）の雰囲気ガス中で２時間
の熱処理を施し、ｐ型シリコン基板25と第２の半導体基
板28とを接着する。なお、接合は真空中でもまた静電圧
力（両基板に電圧を印加）によってもよい。
同図（ｄ）において、ｐ型シリコン基板25を露出した
絶縁膜27の表面側からグラインダー等によって荒研削加
工し、さらに通常のシリコン基板の鏡面加工で用いられ
る例えば機械化学研磨（mechano−chemical polishin
g）で鏡面研磨加工する。この加工によって第２の半導
体基板28が接着された絶縁膜27上に、高濃度ｐ型シリコ
ン層26とｐ型シリコン層29とをこれらの合計の層厚が40
μｍとなるように形成する。
絶縁膜27の表面側からグラインダー等によって荒研削加
工し、さらに通常のシリコン基板の鏡面加工で用いられ
る例えば機械化学研磨（mechano−chemical polishin
g）で鏡面研磨加工する。この加工によって第２の半導
体基板28が接着された絶縁膜27上に、高濃度ｐ型シリコ
ン層26とｐ型シリコン層29とをこれらの合計の層厚が40
μｍとなるように形成する。
同図（ｅ）において、ｐ型シリコン層29の上表面に所
定のパターンを形成したパターニング層30を公知の手段
で形成する。
定のパターンを形成したパターニング層30を公知の手段
で形成する。
同図（ｆ）において、パターニング層30の開孔領域に
酸化アンチモン（Sb2O3）の固体拡散源を用いた通常の
拡散方法で不純物拡散を行う。すなわち、N2雰囲気ガス
中で、1250℃,60分間（固体拡散源は950℃に保持されて
いる）の不純物拡散を行い、これによりシート抵抗20Ω
／□の高濃度ｎ型シリコン層31を形成する。その後パタ
ーニング層30を除去する。
酸化アンチモン（Sb2O3）の固体拡散源を用いた通常の
拡散方法で不純物拡散を行う。すなわち、N2雰囲気ガス
中で、1250℃,60分間（固体拡散源は950℃に保持されて
いる）の不純物拡散を行い、これによりシート抵抗20Ω
／□の高濃度ｎ型シリコン層31を形成する。その後パタ
ーニング層30を除去する。
同図（ｇ）において、ｐ型シリコン層29及び高濃度ｎ
型シリコン層31の上面に低濃度ｎ型シリコン層32をエピ
タキシャル成長させる。すなわち、トリクロロシラン
（SiHCl3）ガスを用い、1140℃で層厚15μｍ、比抵抗７
〜９Ω/cmの低濃度ｎ型シリコン層32をエピタキシャル
成長させる。
型シリコン層31の上面に低濃度ｎ型シリコン層32をエピ
タキシャル成長させる。すなわち、トリクロロシラン
（SiHCl3）ガスを用い、1140℃で層厚15μｍ、比抵抗７
〜９Ω/cmの低濃度ｎ型シリコン層32をエピタキシャル
成長させる。
同図（ｈ）において、低濃度ｎ型シリコン層32の上表
面に所定のパターンを形成したパターニング層33を公知
の手段で形成する。
面に所定のパターンを形成したパターニング層33を公知
の手段で形成する。
同図（ｉ）において、上表面から低濃度ｎ型シリコン
層32及びｐ型シリコン層29、高濃度ｐ型シリコン層26、
KOH系エッチング液により絶縁膜27の上までエッチング
してＶ溝34を形成し、その後パターニング層33を除去す
る。
層32及びｐ型シリコン層29、高濃度ｐ型シリコン層26、
KOH系エッチング液により絶縁膜27の上までエッチング
してＶ溝34を形成し、その後パターニング層33を除去す
る。
同図（ｊ）において、Ｖ溝34の側壁面と低濃度ｎ型シ
リコン層32の上表面を酸化して厚さ１μｍのSiO2の絶縁
膜（誘導体膜）35を形成する。
リコン層32の上表面を酸化して厚さ１μｍのSiO2の絶縁
膜（誘導体膜）35を形成する。
同図（ｋ）において、絶縁膜35が形成されたＶ溝34の
内部を埋めつくすように、多結晶シリコン層36を低濃度
ｎ型シリコン層32上の絶縁膜35の上面を含めて堆積す
る。すなわち、SiHCl3ガスを用い、1100℃で層厚80μｍ
の多結晶シリコン層36をエピタキシャル成長させる。
内部を埋めつくすように、多結晶シリコン層36を低濃度
ｎ型シリコン層32上の絶縁膜35の上面を含めて堆積す
る。すなわち、SiHCl3ガスを用い、1100℃で層厚80μｍ
の多結晶シリコン層36をエピタキシャル成長させる。
同図（ｌ）において、低濃度ｎ型シリコン層32の絶縁
膜35上の多結晶シリコン層36の層厚が10μｍとなるまで
グラインダー等によって平面状に荒研削加工を行う。こ
の時の多結晶シリコン層36の厚さの面内バラツキ５μｍ
以下程度に仕上げておく。
膜35上の多結晶シリコン層36の層厚が10μｍとなるまで
グラインダー等によって平面状に荒研削加工を行う。こ
の時の多結晶シリコン層36の厚さの面内バラツキ５μｍ
以下程度に仕上げておく。
その後、荒研削された多結晶シリコン層36の表面を、
通常のシリコン基板の鏡面研磨加工で用いられる例えば
機械化学研磨（mechano−chemical polishing）により
鏡面研磨加工する。そして鏡面研磨加工は絶縁膜35上の
多結晶シリコン層36が削除されるまで行う。
通常のシリコン基板の鏡面研磨加工で用いられる例えば
機械化学研磨（mechano−chemical polishing）により
鏡面研磨加工する。そして鏡面研磨加工は絶縁膜35上の
多結晶シリコン層36が削除されるまで行う。
この研磨加工に際し、研磨剤は二酸化シリコンと多結
晶シリコンとでの研磨速度比が1/5以下であるものを用
いる。これはシリコン基板の上の厚さ１μｍの二酸化シ
リコン膜上に多結晶シリコン層を堆積し、この多結晶シ
リコン層の上面を厚さの面内バラツキが５μｍ以下程度
になるよう荒研削したものを用い、多結晶シリコン層側
から研磨速度比の異なる各研磨剤を用いて鏡面研磨加工
したときに下層のシリコン基板が露出せずに加工できる
歩留を実験して得た知見に基づいている。すなわち、第
２図に横軸に二酸化シリコンと多結晶シリコンとの研磨
速度比を取り、縦軸に加工歩留をとって示すように、研
磨速度比が1/5以下の場合には下層のシリコン基板が露
出する前に多結晶シリコン層が全て除去され、加工歩留
が高く、略100％の水準にある。また研磨速度比が1/5を
超える場合には多結晶シリコン層が全て除去せされる前
に二酸化シリコン膜が一部除去され、下層のシリコン基
板が露出し研磨されてしまう。この多結晶シリコン層が
全て除去されたか否かの点が加工工程で容易に判別でき
ることから、研磨速度比を1/5以下に選定している。
晶シリコンとでの研磨速度比が1/5以下であるものを用
いる。これはシリコン基板の上の厚さ１μｍの二酸化シ
リコン膜上に多結晶シリコン層を堆積し、この多結晶シ
リコン層の上面を厚さの面内バラツキが５μｍ以下程度
になるよう荒研削したものを用い、多結晶シリコン層側
から研磨速度比の異なる各研磨剤を用いて鏡面研磨加工
したときに下層のシリコン基板が露出せずに加工できる
歩留を実験して得た知見に基づいている。すなわち、第
２図に横軸に二酸化シリコンと多結晶シリコンとの研磨
速度比を取り、縦軸に加工歩留をとって示すように、研
磨速度比が1/5以下の場合には下層のシリコン基板が露
出する前に多結晶シリコン層が全て除去され、加工歩留
が高く、略100％の水準にある。また研磨速度比が1/5を
超える場合には多結晶シリコン層が全て除去せされる前
に二酸化シリコン膜が一部除去され、下層のシリコン基
板が露出し研磨されてしまう。この多結晶シリコン層が
全て除去されたか否かの点が加工工程で容易に判別でき
ることから、研磨速度比を1/5以下に選定している。
同図（ｍ）において、低濃度ｎ型シリコン層32上の絶
縁膜35をふっ化水素（HF）を用いて除去する。
縁膜35をふっ化水素（HF）を用いて除去する。
なおこれによりＶ溝34の側面に絶縁膜37,38を形成
し、内部に多結晶シリコン層36を形成した誘電体分離構
造の分離部分が形成される。
し、内部に多結晶シリコン層36を形成した誘電体分離構
造の分離部分が形成される。
以上の工程を経て、所定の層厚を有する低濃度ｎ型シ
リコン層32等が形成された半導体基板を得る。
リコン層32等が形成された半導体基板を得る。
この得られた低濃度ｎ型シリコン層32は、鏡面研磨加
工されたｐ型シリコン層29の上に平坦性よく、均一かつ
正確に厚さを制御して形成した層をそのまま使用するた
めに、層厚は均一かつ正確なものである。
工されたｐ型シリコン層29の上に平坦性よく、均一かつ
正確に厚さを制御して形成した層をそのまま使用するた
めに、層厚は均一かつ正確なものである。
そして、これを確認するために上記の工程を経て得た
半導体基板を50枚について低濃度ｎ型シリコン層32の厚
さを測定し、その面内バラツキを測定した。測定結果は
第３図に横軸に面内バラツキ、縦軸に度数をとって左側
に示すように、本実施例のものでは面内バラツキが大き
なものでも15μｍ（±５％）以下であり、要求される±
５％以下という水準を満足する。またバラツキ値の面内
分布の平均値は0.94μｍ（±3.13％）で、バラツキは少
ないものとなっている。
半導体基板を50枚について低濃度ｎ型シリコン層32の厚
さを測定し、その面内バラツキを測定した。測定結果は
第３図に横軸に面内バラツキ、縦軸に度数をとって左側
に示すように、本実施例のものでは面内バラツキが大き
なものでも15μｍ（±５％）以下であり、要求される±
５％以下という水準を満足する。またバラツキ値の面内
分布の平均値は0.94μｍ（±3.13％）で、バラツキは少
ないものとなっている。
また上記の工程では、層厚15μｍの低濃度ｎ型シリコ
ン層32を形成するために、特に後工程の研削や研磨の取
り代を見込んでエピタキシャル成長を余分に厚く成長さ
せる必要がなく、所定の15μｍの厚さだけエピタキシャ
ル成長を行うため、コストの上昇を来すことがない。
ン層32を形成するために、特に後工程の研削や研磨の取
り代を見込んでエピタキシャル成長を余分に厚く成長さ
せる必要がなく、所定の15μｍの厚さだけエピタキシャ
ル成長を行うため、コストの上昇を来すことがない。
尚、本発明は上記した実施例にのみ限定されるもので
はなく、要旨を逸脱しない範囲内で適宜変更して実施し
得るものである。
はなく、要旨を逸脱しない範囲内で適宜変更して実施し
得るものである。
［発明の効果］ 以上の説明から明らかなように、本発明は、誘電体分
離構造を有する半導体基板を製造するに際し、エピタキ
シャル成長により形成された半導体層と誘電体分離を行
うための溝とに誘電体膜を形成し、さらにこれらに充填
物を堆積し、その後、誘電体膜と充填物に対する研磨速
度比が1/5以下の研磨剤で堆積した充填物を研磨するこ
とで、活性な半導体層が平坦性の良い、また層厚が均一
かつ正確に制御された状態で、良好な製造性のもとに得
られる効果を有する。
離構造を有する半導体基板を製造するに際し、エピタキ
シャル成長により形成された半導体層と誘電体分離を行
うための溝とに誘電体膜を形成し、さらにこれらに充填
物を堆積し、その後、誘電体膜と充填物に対する研磨速
度比が1/5以下の研磨剤で堆積した充填物を研磨するこ
とで、活性な半導体層が平坦性の良い、また層厚が均一
かつ正確に制御された状態で、良好な製造性のもとに得
られる効果を有する。
第１図は本発明の一実施例を示す工程図、第２図は研磨
剤の研磨速度比に対する加工歩留を示す特性図、第３図
は面内バラツキに対する度数を示す特性図、第４図は誘
電体分離構造を有する半導体装置を示す断面図、第５図
は従来例を示す工程図である。 25……ｐ型シリコン層、 26……高濃度ｐ型シリコン層、 27,35,37,38……絶縁膜（誘電体膜）、 28……第２の半導体基板、 29……ｐ型シリコン層、 32……低濃度ｎ型シリコン層、34……Ｖ溝、 36……多結晶シリコン層。
剤の研磨速度比に対する加工歩留を示す特性図、第３図
は面内バラツキに対する度数を示す特性図、第４図は誘
電体分離構造を有する半導体装置を示す断面図、第５図
は従来例を示す工程図である。 25……ｐ型シリコン層、 26……高濃度ｐ型シリコン層、 27,35,37,38……絶縁膜（誘電体膜）、 28……第２の半導体基板、 29……ｐ型シリコン層、 32……低濃度ｎ型シリコン層、34……Ｖ溝、 36……多結晶シリコン層。
Claims (1)
- 【請求項１】２枚の半導体基板を、これら半導体基板の
少なくとも一方の面に形成した第１の誘電体膜を間に介
在させて接着する第１の工程と、 接着した前記半導体基板の少なくとも一方面を研磨して
前記第１の誘電体膜上に所定厚の第１の半導体層を形成
する第２の工程と、 前記第１の半導体層上にエピタキシャル成長により所定
厚の第２の半導体層を形成する第３の工程と、 前記第２の半導体層の表面から前記第１の誘電体膜に至
る深さの溝を前記第１及び第２の半導体層に形成し、該
溝の側面と該第２の半導体層の上面に第２の誘電体膜を
形成する第４の工程と、 前記溝を埋めつくすようにしながら前記第２の誘電体膜
上に充填物を堆積する第５の工程と、 前記第２の誘電体膜と前記充填物に対する研磨速度比が
1/5以下の研磨剤を用い、前記第２の半導体層が露出せ
ず前記所定厚のまま残るように該充填物を前記溝部分を
除いて研磨して除去し、前記第２の半導体層上の該第２
の誘電体膜を露出させる第６の工程と、 第６の工程で露出した前記第２の半導体層上の前記第２
の誘電体膜を除去する第７の工程とを備えたことを特徴
とする半導体基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336706A JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
| EP91120294A EP0488230B1 (en) | 1990-11-30 | 1991-11-27 | Method of manufacturing a semiconductor substrate having a dielectric isolation structure |
| DE69132157T DE69132157T2 (de) | 1990-11-30 | 1991-11-27 | Verfahren zur Herstellung eines Halbleitersubstrates mit einer dielektrischen Isolationsstruktur |
| US07/800,074 US5352625A (en) | 1990-11-30 | 1991-11-29 | Method of manufacturing semiconductor substrate |
| KR1019910021681A KR950003899B1 (ko) | 1990-11-30 | 1991-11-29 | 반도체 기판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336706A JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206757A JPH04206757A (ja) | 1992-07-28 |
| JP2925312B2 true JP2925312B2 (ja) | 1999-07-28 |
Family
ID=18301953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336706A Expired - Fee Related JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5352625A (ja) |
| EP (1) | EP0488230B1 (ja) |
| JP (1) | JP2925312B2 (ja) |
| KR (1) | KR950003899B1 (ja) |
| DE (1) | DE69132157T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612438A1 (en) * | 1991-11-15 | 1994-08-31 | Analog Devices, Inc. | Process for fabricating insulation-filled deep trenches in semiconductor substrates |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| DE19639026C1 (de) * | 1996-09-23 | 1998-04-09 | Siemens Ag | Selbstjustierte nichtflüchtige Speicherzelle |
| JPH10209293A (ja) * | 1997-01-22 | 1998-08-07 | Sony Corp | 半導体装置の製造方法 |
| US6080042A (en) * | 1997-10-31 | 2000-06-27 | Virginia Semiconductor, Inc. | Flatness and throughput of single side polishing of wafers |
| KR100905470B1 (ko) | 2002-11-20 | 2009-07-02 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 |
| US20070042563A1 (en) * | 2005-08-19 | 2007-02-22 | Honeywell International Inc. | Single crystal based through the wafer connections technical field |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979237A (en) * | 1972-04-24 | 1976-09-07 | Harris Corporation | Device isolation in integrated circuits |
| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| EP0398468A3 (en) * | 1989-05-16 | 1991-03-13 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
-
1990
- 1990-11-30 JP JP2336706A patent/JP2925312B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-27 EP EP91120294A patent/EP0488230B1/en not_active Expired - Lifetime
- 1991-11-27 DE DE69132157T patent/DE69132157T2/de not_active Expired - Fee Related
- 1991-11-29 KR KR1019910021681A patent/KR950003899B1/ko not_active IP Right Cessation
- 1991-11-29 US US07/800,074 patent/US5352625A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69132157T2 (de) | 2000-11-23 |
| EP0488230B1 (en) | 2000-05-03 |
| KR950003899B1 (ko) | 1995-04-20 |
| JPH04206757A (ja) | 1992-07-28 |
| EP0488230A2 (en) | 1992-06-03 |
| US5352625A (en) | 1994-10-04 |
| DE69132157D1 (de) | 2000-06-08 |
| EP0488230A3 (en) | 1993-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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