JPS58164239A - 誘電体分離基板及びその製造方法 - Google Patents
誘電体分離基板及びその製造方法Info
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- JPS58164239A JPS58164239A JP4690082A JP4690082A JPS58164239A JP S58164239 A JPS58164239 A JP S58164239A JP 4690082 A JP4690082 A JP 4690082A JP 4690082 A JP4690082 A JP 4690082A JP S58164239 A JPS58164239 A JP S58164239A
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- Japan
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- region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離基板及びその製造方法に係り１％に
高耐圧な集積回路装置を構成する場合に適した誘電体分
離基板及びその製造方法に関する。
高耐圧な集積回路装置を構成する場合に適した誘電体分
離基板及びその製造方法に関する。
従来、誘電体分離基板に於いて単結晶島と同じ導ｌ１１
ｗの高一度領域を単結晶島の底部及び側壁部に設けるこ
とはコレタタ直列抵抗を下げること。
ｗの高一度領域を単結晶島の底部及び側壁部に設けるこ
とはコレタタ直列抵抗を下げること。
２チラルＴｒ（ＤｋＦｌｌを上げること及び基板依存性
を低減すること等の為に重要である。
を低減すること等の為に重要である。
しかし、従来の高濃度領域は、堆結晶島の底部及び側壁
部でその厚さは同一であり、側壁部の高濃度領域が薄い
と、誘電体分離基板への拡散の電極取り出しの為の補償
拡散層と単結晶島側壁の高ｉＩＩ＃を領域との目合わせ
が困難となる欠点を有してい友。
部でその厚さは同一であり、側壁部の高濃度領域が薄い
と、誘電体分離基板への拡散の電極取り出しの為の補償
拡散層と単結晶島側壁の高ｉＩＩ＃を領域との目合わせ
が困難となる欠点を有してい友。
又、従来の技術で側壁部の高濃度領域を厚くすると、単
結晶島底部の高濃度領域も厚くなＶ％高耐圧化する為に
は単結晶島の深さをより深くする必要があり高集積化に
不利になると同時に深い異方性エツチング、厚い多結晶
８量の成長等が必要となり誘電体分離工程に無駄が多い
。
結晶島底部の高濃度領域も厚くなＶ％高耐圧化する為に
は単結晶島の深さをより深くする必要があり高集積化に
不利になると同時に深い異方性エツチング、厚い多結晶
８量の成長等が必要となり誘電体分離工程に無駄が多い
。
本発明の目的は従来のかかる欠点を除去した半導体装置
を除去した誘電体分離基板及びその製造方法を提供する
ことにある。
を除去した誘電体分離基板及びその製造方法を提供する
ことにある。
本発明によれば単結晶島をｎ型半導体とするとその底部
には薄いｎ＋領域が設けであるので単結晶島上面より拡
散されたＰ型半導体領域とｎ＋領の間隔を所定の高耐圧
を得る上で必要な距噛すなわち降伏電圧印加時にｎ型半
導体領域内に延びる空乏層幅ｍＫの距噛にすることＫよ
り高耐圧を実現でき単結晶島０＠さを仁とさら深くしな
いですむ、又、単結晶島側御の？領域は厚く取っである
ので単結晶上面よｐ拡散されるｎ＋補償拡散との目合わ
せが容易でＴｏｐ＃電停分電着分離基板げ王権である研
削、ポリッシュ工程で発生するパターン横方向のずれを
吸収でき歩留が向上する。すなわち、パーティカルｎｐ
ｎＴｒでは、コレクタ直列抵抗を下げること、ラテラル
ｐｎｐＴｒではｈＰｌが上がることが安定して歩留シ嵐
〈得られる。
には薄いｎ＋領域が設けであるので単結晶島上面より拡
散されたＰ型半導体領域とｎ＋領の間隔を所定の高耐圧
を得る上で必要な距噛すなわち降伏電圧印加時にｎ型半
導体領域内に延びる空乏層幅ｍＫの距噛にすることＫよ
り高耐圧を実現でき単結晶島０＠さを仁とさら深くしな
いですむ、又、単結晶島側御の？領域は厚く取っである
ので単結晶上面よｐ拡散されるｎ＋補償拡散との目合わ
せが容易でＴｏｐ＃電停分電着分離基板げ王権である研
削、ポリッシュ工程で発生するパターン横方向のずれを
吸収でき歩留が向上する。すなわち、パーティカルｎｐ
ｎＴｒでは、コレクタ直列抵抗を下げること、ラテラル
ｐｎｐＴｒではｈＰｌが上がることが安定して歩留シ嵐
〈得られる。
次に図面を参照して本発明について説明する。
第１図は従来の方法によって誘電体分離基板にｎｐｎ’
Ｉ’ｒを拡散しコンタクトの７ｔトリツクラフイーを終
了した段階の図で１は単結晶ｎ：ｇｓＩ２゜５は薄いｎ
＋領域、６は分離酸化膜７は多結晶基板、８Ｆｉ醗化膜
、９はＰベース領域、１０はｎエンツタ領域、１１はｎ
＋コレクタ補償拡散領斌である。この図でｎ＋コレクタ
補償拡散領域１１と単結晶底側面の？領域５とは単結晶
底側面のｎ＋領域が薄い為に接続されていない、従って
ｎｐｎ’Ｉ’ｒのコレクタ直列抵抗は高くなる。１１２
図は従来の方法によってａ電体分−基板にｎｐｎ’Ｉ’
ｒを拡散しコンタクトのフォトリソグラフィーを終了し
た段階の図で１２は厚いｎ＋領域を示している。このよ
うに単結晶島ｌの底面のｎ＋領域を厚くすると単結晶島
を深くする必要があり深い異方性エツチング厚い多結晶
８Ｉの成長等が必要となり誘電体分離工程に無駄が多く
なる。第３図も従来の方法により誘電体分離基板Ｋｎｐ
ｎＴｒを拡散し、コンタクトのフォトリソグラフィーを
終了した段階の図で１３はｎ＋コレクタ補償拡散領域で
あるが薄いｎ＋領域に接続する為に大きな窓明けを行な
うと研削ポリッシュ工程のバラツキより電極は多結晶Ｓ
ｉ−にはみ出してしまい、分離されねばならない素子間
にリークを生じてしまう。
Ｉ’ｒを拡散しコンタクトの７ｔトリツクラフイーを終
了した段階の図で１は単結晶ｎ：ｇｓＩ２゜５は薄いｎ
＋領域、６は分離酸化膜７は多結晶基板、８Ｆｉ醗化膜
、９はＰベース領域、１０はｎエンツタ領域、１１はｎ
＋コレクタ補償拡散領斌である。この図でｎ＋コレクタ
補償拡散領域１１と単結晶底側面の？領域５とは単結晶
底側面のｎ＋領域が薄い為に接続されていない、従って
ｎｐｎ’Ｉ’ｒのコレクタ直列抵抗は高くなる。１１２
図は従来の方法によってａ電体分−基板にｎｐｎ’Ｉ’
ｒを拡散しコンタクトのフォトリソグラフィーを終了し
た段階の図で１２は厚いｎ＋領域を示している。このよ
うに単結晶島ｌの底面のｎ＋領域を厚くすると単結晶島
を深くする必要があり深い異方性エツチング厚い多結晶
８Ｉの成長等が必要となり誘電体分離工程に無駄が多く
なる。第３図も従来の方法により誘電体分離基板Ｋｎｐ
ｎＴｒを拡散し、コンタクトのフォトリソグラフィーを
終了した段階の図で１３はｎ＋コレクタ補償拡散領域で
あるが薄いｎ＋領域に接続する為に大きな窓明けを行な
うと研削ポリッシュ工程のバラツキより電極は多結晶Ｓ
ｉ−にはみ出してしまい、分離されねばならない素子間
にリークを生じてしまう。
＠４図は本発明による誘電体分離基板にｎｐｎＴｒを拡
散しコンタクトのフォトリングラフィを終了した段階の
図で２は底面のｎ＋領域％ １４Ｆｉ側面の厚いれ＋領
域である。
散しコンタクトのフォトリングラフィを終了した段階の
図で２は底面のｎ＋領域％ １４Ｆｉ側面の厚いれ＋領
域である。
このような形状を取るとｎ＋コレクタ補償拡散領域の窓
明けが小さくても４量面のｎ＋領域と接続でき又第３図
のように研削ポリッシュ工程でのバラツキがある′ＨＡ
度あつてもかまわない、従って。
明けが小さくても４量面のｎ＋領域と接続でき又第３図
のように研削ポリッシュ工程でのバラツキがある′ＨＡ
度あつてもかまわない、従って。
パーティカルｎｐｎＴｒではコレクタ直列抵抗を下げる
ことができラテラルｐｎｐＴｒでは効率よ＜ ｈＦＩｌ
を上げることができる。
ことができラテラルｐｎｐＴｒでは効率よ＜ ｈＦＩｌ
を上げることができる。
次に第５図（ａ）〜（ｆ）を用いて本発明の製造方法を
説明する。
説明する。
まず、第５図（ａ）のように単結晶ｎ型（１００）基板
ｌに拡散係数の小さなヒ素、アンチモン等のｎ＋領域２
を拡散又はイオン注入する０次に第５図（ｂ）のように
酸化膜３を設ける。さらにｓｊｌ！５（２）（Ｃ）のよ
うにフォトリソグラフィーにより選択的に酸化膜を除去
し、異方性エツチングによシ■溝４を設ける０次に第５
図（ｄ）（Ｄように酸化膜を残した状態でＶ＃ｌ０ＩＫ
拡散係数の大きなリン等Ｏｎ 領域５を拡散又はイオン
注入する。
ｌに拡散係数の小さなヒ素、アンチモン等のｎ＋領域２
を拡散又はイオン注入する０次に第５図（ｂ）のように
酸化膜３を設ける。さらにｓｊｌ！５（２）（Ｃ）のよ
うにフォトリソグラフィーにより選択的に酸化膜を除去
し、異方性エツチングによシ■溝４を設ける０次に第５
図（ｄ）（Ｄように酸化膜を残した状態でＶ＃ｌ０ＩＫ
拡散係数の大きなリン等Ｏｎ 領域５を拡散又はイオン
注入する。
次に第５図（ｅ）のように分離酸化膜６を設ける。
なお仁の酸化膜６＃ｉそＯ後除去しても除去しなくても
かまわない、そして第５図（ｆ）のように分離酸化膜６
の上に多結晶８１層７を４塩化シリコン又はトリクロル
クラン等のガスにより気相成長し、研削、ポリッシュし
て誘電体分離基板を得る。
かまわない、そして第５図（ｆ）のように分離酸化膜６
の上に多結晶８１層７を４塩化シリコン又はトリクロル
クラン等のガスにより気相成長し、研削、ポリッシュし
て誘電体分離基板を得る。
このように従来の製造方法に較べ初期単結晶ウェハース
にｎ＋拡散又はイオン注入を行う工程が増えただけで１
穐はきわめて簡単である。
にｎ＋拡散又はイオン注入を行う工程が増えただけで１
穐はきわめて簡単である。
なお、図面の説明では初期単結晶基板をａｌｌとし九が
Ｐ型でも単結晶島底面の高濃度半導体層をボロン等の拡
散係数の小さな不純物を用いて形成し、側面の高ＩＩＩ
ｗＩＬ半導体層をガリウム、アルミニウム等の拡散係数
の不純物を用いて形成すればよい、さらに相補型の誘電
体分離基板にも適用できるのは明らかである。
Ｐ型でも単結晶島底面の高濃度半導体層をボロン等の拡
散係数の小さな不純物を用いて形成し、側面の高ＩＩＩ
ｗＩＬ半導体層をガリウム、アルミニウム等の拡散係数
の不純物を用いて形成すればよい、さらに相補型の誘電
体分離基板にも適用できるのは明らかである。
第１図乃至第３図は各々従来の誘電体分離基板の断面図
、第４図は本発明の一実施例の誘電体分離基板の断面図
、第５図（Ｊｌ）乃至第５図（ｆ）は本発明の実亀例の
製造方法をその工程順に示、したＷｒＩｌｉ図である。 なお図において、ｌ・・・・・・−導電型半導体単結晶
層、２・・・・・・拡散係数の小さい不純物による高濃
度−導電型半導体単結晶層域、３＝６ｅ８・・・・・・
酸化Ｉ１．４・・・・・・分離溝、５・・・・・・拡散
係数の大きい不純物による高ａｍ−導電型半導体単結晶
領域％ ７・・・・・・多結晶半導体層、９・・・・・
・パーティカルトランジスタのベースｉ［域、ｔｏ・・
・・・・パーティカルトランジスタのエン、夕１［域、
１１，１３・・・・・・パーティカルトランジスタのコ
レクタ補償拡散領域、である。 浴 ＼ Ｎ も も 篤 Ｓ （θ） に
、第４図は本発明の一実施例の誘電体分離基板の断面図
、第５図（Ｊｌ）乃至第５図（ｆ）は本発明の実亀例の
製造方法をその工程順に示、したＷｒＩｌｉ図である。 なお図において、ｌ・・・・・・−導電型半導体単結晶
層、２・・・・・・拡散係数の小さい不純物による高濃
度−導電型半導体単結晶層域、３＝６ｅ８・・・・・・
酸化Ｉ１．４・・・・・・分離溝、５・・・・・・拡散
係数の大きい不純物による高ａｍ−導電型半導体単結晶
領域％ ７・・・・・・多結晶半導体層、９・・・・・
・パーティカルトランジスタのベースｉ［域、ｔｏ・・
・・・・パーティカルトランジスタのエン、夕１［域、
１１，１３・・・・・・パーティカルトランジスタのコ
レクタ補償拡散領域、である。 浴 ＼ Ｎ も も 篤 Ｓ （θ） に
Claims (1)
- （１） −導電型単結晶島が誘電体膜を介して多結晶
領域中に埋設されて基体を形成し、該基体の一方の主表
面には前記多結晶領域のみが、又他方の主表面には少な
くとも前記−導電型単結晶島と前記誘電体膜とが露出し
、単結晶島内には複数の反対導電型半導体領域が他方の
主表面に露出するように設けられ、−導電型の高濃度半
導体領域がその少くとも一部分が他方の主表面に露出す
るように単結晶島と前記誘電体膜の間に設けられ九誘電
体分離基板において一方導電型単結晶島の側壁部の高濃
度半導体領域が前記複数の反対導電型半導体領域の下側
の底面部の高濃度半導体領域よりも厚く選ばれているこ
とを特徴とする誘電体分離基板。 （ｚ ａ電停分−基板の製造方法において一導電型単結
晶半導体基板の一方の主表面にまず拡散係数の小さい一
導電型の不純物をイオン注入又は拡散して一方導電型単
結晶島の底面部の薄い高ａ度半導体層を形成し５分噛溝
形成後一方導電型単結晶島の底面部を酸化膜で保護して
拡散係数の大きな一導電型の不＃！Ｉ吻をイオン注入又
は拡散して一方導電型単結晶の側壁部に厚い高濃饗半導
体層を形成することを特徴とする誘電体分離基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4690082A JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4690082A JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164239A true JPS58164239A (ja) | 1983-09-29 |
| JPH0421343B2 JPH0421343B2 (ja) | 1992-04-09 |
Family
ID=12760235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4690082A Granted JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164239A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166540A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| JPH02112096A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electric Works Ltd | Ｉｃ化された感知器 |
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5326687A (en) * | 1976-08-25 | 1978-03-11 | Nec Corp | Manu facture of integration-type thyristor matrix |
-
1982
- 1982-03-24 JP JP4690082A patent/JPS58164239A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5326687A (en) * | 1976-08-25 | 1978-03-11 | Nec Corp | Manu facture of integration-type thyristor matrix |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166540A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| US4948742A (en) * | 1987-09-08 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JPH02112096A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electric Works Ltd | Ｉｃ化された感知器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421343B2 (ja) | 1992-04-09 |
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