JPH02230755A - 誘電体分離基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路に用いられる誘電体分離基板
の製造方法に関するものである。

（従来の技術） 従来の誘電体分離基板の製造゜方法としては例えば特開
昭５７　−　４５２４２号公報等に示すものがあり、第
２図はこのような従来の製造方法を示す工程断面図であ
る．この第２図に基づいて製造方法を説明すると、先ず
、第２図（ａｌに示すように、例えば（１００）結晶方
位面を有する単結晶シリコン基板１の主表面に所望の深
さを有する■溝２を異方性エッチング技術を用いて形成
する． 次に、第２図山》に示すように■溝２を含む単結晶シリ
コン基板ｌの表面に絶縁膜３を形成し、その後、第２図
（Ｃｌに示すように、この絶縁膜３を介在させて単結晶
シリコン基板１上に支持体層となる多結晶シリコン層４
を、該単結晶シリコン基仮１と同等の厚さまで成長させ
る。そして多結晶シリコン層４を、単結晶シリコン基仮
１の底面と平行になるよう第２図ｔｃ）中のＡ−Ａ線で
示した位置まで除去することによって第２図Ｆｄｌに示
す状態を得る． 次に、単結晶シリコン基仮１を反対側の主表面から第２
図ｆｄｌ中のＢ−Ｂ線の位置まで研磨除去する。この研
磨量は通常３００′μ以上あり、従って効率よく行うた
めに荒研磨または研削により第２図（Ｉ！）の状態まで
研磨除去し、更にこの工程で生じた加工歪層を取除く目
的も含めて仕上げ研磨（メカ・ケミカル・ボリンシュで
化学エソチング作用を主体とし、かつ微小粒子による機
械的作用を合わせ持つ）を行う．また、この仕上げ研磨
量は通常１０〜３０Ｉ！ａである。このようにして第２
図（ｆｌに示すような単結晶シリコン島１ａ，ｌｂ，ｌ
ｃが互いに絶縁膜２で分離かつそれぞれが包囲された状
態を得る。これ以後の工程は通常の拡散，ＣＶＤ，ホト
リソ技術を用いて素子を形成し、半導体集積回路を得る
。

（発明が解決しようとする課題） しかしながら、上記製造工程中、第２図（Ｃｌに示す多
結晶シリコン層４を形成する工程において、多結晶シリ
コンが堆積中に収縮しながら成長するため、多結晶シリ
コン層４に成長応力が生し、この成長応力によって単結
晶シリコン基板ｌが湾曲するという状態が発生する。そ
の結果、研磨工程（第２図（ｅｌｉｆｌ）で、誘電体分
離基板全体に対しての単結晶シリコン島１ａ〜ＩＣの厚
さを均一に制御することが困難となり、しばしば研磨不
足による分離不良や、逆に研磨過多による単結晶シリコ
ン島１ａ〜ＩＣ領域の面積の不足を招き、接合耐圧低下
等の内蔵素子電気特性への悪影響を及ぼし、歩留り低下
の要因となっていた。

また、内蔵素子μ成領域の設計に際して、研磨過多を考
慮した内蔵素子形成領域と分離領域間との距離を設定し
ているため、単結晶シリコン島ｌ　ａ　−　１　ｃのサ
イズが必要以上に大きくなり、チップ縮小化への妨げと
もなっていた。

この発明は、以上述べた誘電体分離基板の分離精度の低
下による内蔵素子特性の低下およびチップ縮小化への障
害となる問題点を除去し、歩留り向上およびチップ縮小
化を図ることのできる誘電体分離基板の製造方法を提供
するものである。

（課題を解決するための手段） この発明は誘電体分離基板の製造方法において、先ず半
導体基板の一方側表面にＰ型半導体層を形成してこれを
多孔質半導体層に変質させ、更にこの多孔質半導体層上
にＮ型単結晶半導体層を形成して部分的に該多孔質半導
体層に到達するまでエッチングし、その後表面に第１の
絶縁体層を形成すると共に、多孔質半導体層を第２の絶
縁体層に変質させる。そして、第１の絶縁体層上に支持
体層を形成し、その後半導体基板の他方側表面より第２
の絶縁体層まで除去し、更に第２の絶縁体層をエッチン
グ除去するようにしたものである．（作　用） この発明によれば、単結晶半導体島領域の表面となる第
２の絶縁体層をエッチング除去して隣接する華結晶半導
体島領域を分離するようにしたので、単結晶半導体島の
表面積および深さはＮ型単結晶半導体層のエッチング時
の精度でそのまま形成される。このため形成される島領
域の精度が高く、従来のように研磨ばらつきを考慮する
必要がない。従って、内蔵素子特性の安定した半導体集
積回路が作成可能となり、またチップ縮小化が実現でき
る。

（実施例） 第１図はこの発明の一実施例による誘電体分離基板の製
造方法を示す工程断面図である。この製造方法は、先ず
第１図＋ａｌに示すように、例えば（１００）結晶方位
面を有するＮ型単結晶シリコン基＋（ｆ）ｌの一方側の
表面に、例えば接合深さ２μ、不純物濃度Ｉ　Ｑ　２’
　ｃｔｓ　−　’以上の高濃度のＰ型拡散ＪＷ１２を形
成する。

次に第１図（ｂｌに示すように、Ｐ型拡敗層ｌ２を陽極
化成することにより多孔質シリコン層１３に変質させる
。この時、多孔質シリコン層１３の結晶性は陽極化成の
条件に大きく左右されるため、結晶性を保持するには高
濃度弗化水素酸水溶液で低電流密度による陽極化成を行
う必要がある。例えば、５０％弗化水素酸水溶液、陽極
化成電流密度５ｎ＋Ａ／ｃｎ！にて約４０分陽極処理す
ることにより、上記の多孔質シリコン層１３が実現でき
る。

続いて第１図［Ｃｌに示すように、多孔質シリコン層１
３上に所望の厚さのＮ型単結晶シリコン層１４を形成す
る．この場合多孔質シリコンは高温処理（　＞　１００
０℃）を行うと内部の孔の再配列が起り、多孔質本来の
特徴を失うため、低温エビタキシャル成長が必要となる
。このため例えばモノシランのプラズマ分解法により７
５０℃〜８５０℃の基板温度でシリコンのエビタキシャ
ル成長を行う。

その後第１図Ｆｄｌに示すように、Ｎ型単結晶シリコン
層１４上を酸化して通常のホトリソ，エッチングにより
マスク材１５のパターンを形成し、このマスク材ｌ５を
マスクとしてＮ型単結晶シリコン層１４のシリコン露出
部を、例えば異方性エッチング液としてＫＯＨ水溶液を
用いて異方性エッチングし、多孔譬シリコン層１３が完
全に露出するようＶＪ１６を形成する．この場合、多孔
質シリコン層ｌ３は高４度Ｐ型拡敗層であるため、異方
性エッチング液としてＫＯＨ水溶液を用いた場合、エッ
チング停止層として作用する。

次に上記マスク材１５を除去した後、第１図（ｅｌに示
すようにＮ型単結晶シリコン層ｌ４のエッチングされた
表面および残りの表面に分離酸化膜１７を形成すると同
時に、多孔質シリコン層１３を熱酸化膜１８に変質させ
る。この場合、多孔質シリコン層１３は酸化速度が極め
て速いため、露出していない部分も十分に酸化され、後
にＮ型単結晶島となる領域は酸化膜１７．１８で包囲さ
れる。

その後第１図（ｆ）に示すように、分離酸化膜ｌ７を介
在させてＮ型単結晶シリコン層ｌ４上に、支持体層とし
て例えば多結晶シリコン層１９をほぼＮ型単結晶シリコ
ン基板１ｌと同等の厚さまで成長させる。

そして、Ｎ型単結晶シリコン基板１の底面と平行になる
ように多結晶シリコン層ｌ９を第１図（ｆ）中のｃ−ｃ
ｖＡで示した位置まで除去する。その後、Ｎ型単結晶シ
リコン基仮ｌ１の他方側の表面からＤ−Ｄ線で示した位
置まで研削除去し、更に上記Ｖｌｌ６形成時と同様のシ
リコンエッチング液にて熱酸化膜１８までエッチング除
去し、第１図Ｆｇｌに示す状態を得る。

しかる後、熱酸化膜１８をエッチング除去することによ
って第１図ｆｈｌに示すように、分離酸化膜１７で囲ま
れた単結晶シリコン島２ｏを有する誘電体分離基板が完
成する。

また、これ以後の工程は通常の拡散，ＣＶＤホトリソ技
術を用いて素子を形成し、最終的な半導体集積回路を得
る。

このように上記実施例では、最終的にＮ型単結晶シリコ
ン基仮１１と熱酸化膜ｌ８を研削とエッチングにて除去
し、隣接する単結晶シリコン島２ｏを分離するようにし
たので、素子分離精度がウェハのそりの影響を受けず、
従来の、シリコン基板を研磨してシリコン島領域を分離
させることによって生じる分離不良等の問題を一掃する
ことができる．また、単結晶シリコン島２ｏの表面積は
、エピタキシャル成長のＮ型単結晶シリコン層１４の厚
さと異方性エッチングのホトリソ精度にて決定され、非
常に高精度となるため、従来のように研磨過多を考慮し
て設計する必要がない。例えば、内蔵素子形成領域と分
離領域間の寸法を、研磨ばラツキ（＝　１　０　Ｒ）と
分離領域に対するホトリソ合せ余裕（＝　１　０　／ｌ
Ｉ）　トを考慮し”’Ｃ　２　０　ｐｔ−以上設定して
いた従来に比べ、実施例ではホトリソ合せ余裕のみを考
慮すればよいため１０Ｉ！ｆｆｉ以下に設定することが
できる．また、隣接する素子分Ａｌｔ　８Ｎ域間の寸法
は、研磨ばらつきを考慮して１０〜２０メ麿設定してい
た従来に比べ、Ｎ型単結晶シリコン層１４の厚さと異方
性エッチングのホトリソ精度にて決まり、５　ｅｔａ以
下に設定できるため、単結晶シリコン島２０の縮小化が
可能で、大幅なチップ縮小化を図ることができる。更に
、単結晶シリコン島２０の厚さは、Ｎ型単結晶シリコン
層ｌ４の厚さによって決定され、一般的なＰＮ接合分離
によって得られる素子と同程度の優れた精度で提供でき
るため、内蔵素子特性の安定した高品質の半導体集積回
路が作成可能となる． （発明の効果） 以上詳細に説明したようにこの発明によれば、半導体基
板上に多孔質層を介して単結晶半導体層を形成し、この
単結晶半導体層をエソチングして表面に第１の絶縁層を
形成すると共に多孔質層を第２の絶縁体層に変質させ、
しかる後半導体基板および第２の絶縁体層を除去するこ
とで誘電体分離基板を形成するようにしたので、従来の
研磨による研磨不足や研磨過多の問題が一掃され、優れ
た素子分離特性が得られ、歩留り向上を図ることができ
る。また、単結晶半導体島領域の表面積は単結晶半導体
層の厚さとエッチングの精度にて決定されるため高精度
となり、従来に比べて単結晶半導体島領域の縮小化が図
れ、大幅なチノプ縮小化が実現できる。更に、単結晶半
導体島の厚さは一般的なＰＮ接合分離によって得られる
素子と同程度の優れた精度となるため、内蔵素子特性の
安定した高品質の半導体集積回路が作成可能となる．

【図面の簡単な説明】

第１図はこの発明の一実施例による誘電体分離基板の製
造方法を示す工程断面図、第２図は従来の誘電体分離基
板の製造方法を示す工程断面図である。 １１・・・Ｎ型単結晶シリコン基板、１２・・・Ｐ型拡
敗層、ｌ３・・・多孔質シリコン層、１４・・・Ｎ型単
結晶シリコン層、ｌ７・・・分離酸化膜、１８・・・熱
酸化膜、１９・・・多結晶シリコン層、２０・・・単結
晶シリコン島。 第１図 第１図 第 図 イ芝粱の製ｄ乞工程鰭の 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板の一方側の表面にＰ型半導体層を形成
   する工程と、 （ｂ）前記Ｐ型半導体層を多孔質半導体層に変質させる
   工程と、 （ｃ）前記多孔質半導体層上にＮ型単結晶半導体層を形
   成する工程と、 （ｄ）前記Ｎ型単結晶半導体層を部分的に前記多孔質半
   導体層に到達するまでエッチングする工程と（ｅ）エッ
   チングされたＮ型単結晶半導体層の表面に第１の絶縁体
   層を形成し、かつ前記多孔質半導体層を第２の絶縁体層
   に変質させる工程と、（ｆ）前記第１の絶縁体層の表面
   に支持体層を形成する工程と、 （ｇ）前記半導体基板の他方側の表面より前記第２の絶
   縁体層まで除去する工程と、 （ｈ）前記第２の絶縁体層をエッチング除去する工程と
   、 を順次施すことを特徴とする誘電体分離基板の製造方法
   。